JPH09121124A - ダブルバランス型ミキサ回路 - Google Patents

ダブルバランス型ミキサ回路

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JPH09121124A
JPH09121124A JP7278180A JP27818095A JPH09121124A JP H09121124 A JPH09121124 A JP H09121124A JP 7278180 A JP7278180 A JP 7278180A JP 27818095 A JP27818095 A JP 27818095A JP H09121124 A JPH09121124 A JP H09121124A
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Japan
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transistor
signal
input
input signal
circuit
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JP7278180A
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Inventor
Masayuki Kawakami
雅之 川上
Yoshiyasu Tsuruoka
義保 鶴岡
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】 【課題】 携帯電話機をはじめとする移動体通信機器に
おける高周波部に使用される周波数変換器として用いて
好適なダブルバランス型ミキサ回路に関し、電源電圧の
低電圧化に十分対応しながら、入力を容易にすることを
目的とする。 【解決手段】 第１入力信号を差動接続される第１トラ
ンジスタＱ１１及び第２トランジスタＱ１２からなる第
１差動対回路１１に入力するとともに、第２入力信号を
差動接続される第３トランジスタＱ１３及び第４トラン
ジスタＱ１４からなる第２差動対回路１２に入力して、
第１トランジスタＱ１１及び第３トランジスタＱ１３の
ドレインまたはコレクタどうしの接続部または第２トラ
ンジスタＱ１２及び第４トランジスタＱ１４のドレイン
またはコレクタどうしの接続部から、第１入力信号及び
第２入力信号の和または差の周波数情報を有する出力信
号を出力するように構成する。

Description

【発明の詳細な説明】
【０００１】（目次） 発明の属する技術分野 従来の技術（図５，図６） 発明が解決しようとする課題 課題を解決するための手段 発明の実施の形態 ・第１実施形態の説明（図１） ・第２実施形態の説明（図２） ・第３実施形態の説明（図３） ・第４実施形態の説明（図４） ・その他 発明の効果
【０００２】
【発明の属する技術分野】本発明は、携帯電話機をはじ
めとする移動体通信機器における高周波部に使用される
周波数変換器として用いて好適なダブルバランス型ミキ
サ回路に関する。
【０００３】
【従来の技術】携帯電話機のための送受信ブロック図を
示すと、例えば図６のようになるが、この図６に示すよ
うに、携帯電話機は、アンテナ１０１，送受信共用器１
０２，送信系１０３，受信系１０４とをそなえて構成さ
れている。ここで、送信系１０３は、変調部１０５，周
波数変換器としてのアップコンバータ１０６，増幅器１
０７等をそなえて構成されており、受信系１０４は、低
雑音増幅器１０８，周波数変換器としてのダウンコンバ
ータ１０９，復調器１１０等をそなえて構成されてい
る。
【０００４】なお、アップコンバータ１０６はミキサ回
路１０６Ａと局部発信器１０６Ｂとで構成され、ダウン
コンバータ１０９はミキサ回路１０９Ａと局部発信器１
０９Ｂとで構成されている。このような構成により、送
信に際しては、送信信号は、変調部１０５で変調された
のち、この変調部１０５で変調されたＩＦ信号（中間周
波信号）はアップコンバータ１０６でＬＯ信号（ローカ
ル信号；局部発信器出力）を用いてＲＦ信号（ラジオ周
波数信号）に周波数変換され、更に増幅器１０７で増幅
され、送受信共用器１０２を経由して、アンテナ１０１
から電波として送信される一方、受信に際しては、アン
テナ１０１で受信された信号は、送受信共用器１０２を
経由して、低雑音増幅器１０８で増幅され、更にこの低
雑音増幅器１０８からのＲＦ信号はダウンコンバータ１
０９でＬＯ信号を用いてＩＦ信号に周波数変換されたの
ち、復調器１１０で復調されるようになっている。
【０００５】ところで、かかる携帯電話機では、アップ
コンバータ１０６やダウンコンバータ１０９のミキサ回
路１０６Ａ，１０９Ａに、ダブルバランス型ミキサ回路
が使用されている。現在、移動体通信で使用されている
ダブルバランス型ミキサ回路は、Ｓｉバイポーラトラン
ジスタによるギルバートセルの構成をとっている。
【０００６】かかるギルバートセルは、図５に示すよう
に、差動接続される２つのトランジスタＱ５１，Ｑ５２
と、差動接続される２つのトランジスタＱ５３，Ｑ５４
と、差動接続される２つのトランジスタＱ５５，Ｑ５６
とをそなえ、トランジスタＱ５１，Ｑ５２：Ｑ５３，Ｑ
５４の各エミッタどうしを相互にそれぞれ接続し、トラ
ンジスタＱ５１，Ｑ５２のエミッタどうしの接続部とト
ランジスタＱ５５のコレクタとを接続するとともに、ト
ランジスタＱ５３，Ｑ５４のエミッタどうしの接続部と
トランジスタＱ５６のコレクタとを接続し、トランジス
タＱ５５，Ｑ５６のエミッタはそれぞれ抵抗Ｒ５１，Ｒ
５２を介して接地されている。なお、トランジスタＱ５
５，Ｑ５６のエミッタ間は、抵抗Ｒ５３を介して接続さ
れている。これにより、トランジスタを縦に２段積み重
ねエミッタは抵抗を介して接地する回路構成となってい
る。
【０００７】なお、トランジスタＱ５２，Ｑ５３のベー
ス間は共にコンデンサＣ５１を介して接地され、トラン
ジスタＱ５６のベースはコンデンサＣ５２を介して接地
されている。また、トランジスタＱ５１〜Ｑ５４のコレ
クタには、それぞれインダクタンスＬ５１，Ｌ５２を介
して電源電圧Ｖｃｃが印加され、トランジスタＱ５１〜
Ｑ５４のベースには、それぞれ抵抗Ｒ５５〜Ｒ５７を介
して電源電圧Ｖｂ２が印加され、トランジスタＱ５５，
Ｑ５６のベースには、それぞれ抵抗Ｒ５８，Ｒ５９を介
して電源電圧Ｖｂ１が印加されている。
【０００８】このような構成により、上段トランジスタ
Ｑ５１，Ｑ５４のベースを通じてＬＯ信号（ローカル信
号）を入力し、下段トランジスタＱ５５のベースにコン
デンサＣ５３を介してＲＦ信号（ラジオ周波数信号）又
はＩＦ信号（中間周波信号）を入力すると、上段トラン
ジスタＱ５２，Ｑ５４のコレクタからは、コンデンサＣ
５４を介してＩＦ信号またはＲＦ信号が出力される。こ
れにより、このダブルバランス型ミキサ回路は、ダウン
コンバータまたはアップコンバータの機能を発揮するこ
とになる。なお、ＲＦ信号，ＬＯ信号を入力とし、ＩＦ
信号を出力としたときは、このミキサ回路は、ダウンコ
ンバータとして機能することになる。またＩＦ信号，Ｌ
Ｏ信号を入力とし、ＲＦ信号を出力としたときは、この
ミキサ回路は、アップコンバータとして機能することに
なる。
【０００９】
【発明が解決しようとする課題】ところで、近年、携帯
電話機を小型化したいとの要請が強く、このために、種
々の角度から見直しが進められているが、例えば、搭載
バッテリ数を減らすことができれば、小型化を推進でき
る。このために、例えば電源電圧を５Ｖから３Ｖに低電
圧化することが考えられる。即ち、数年前まで５Ｖだっ
た携帯電話の電源電圧も現在では３Ｖとなっており、今
後更に低電圧化の要求が高まると予測される。
【００１０】しかしながら、上記のような従来のダブル
バランス型ミキサ回路としてのギルバートセルでは、上
記のようにトランジスタを縦に２段積み重ねた回路構成
となっているので、３Ｖ以下の低電圧源を使用した場
合、トランジスタ１個あたりのＶＣＥが十分にとれない
ために、回路の動作が困難になるおそれがあるという課
題がある。
【００１１】なお、特開昭６２−７９６７４号公報の第
１図に開示された回路のように、トランジスタを縦に２
段積み重ねることなく、２つの差動対回路を並設したも
のも提案されているが、このような回路では、次のよう
な課題がある。即ち、この回路では、トランジスタのソ
ースから信号を直接入力する構成になっているが、実際
はアイソレーションのための何らかの回路を介して信号
を入力する必要がある。また、２波分配入力方式を採用
しているので、大きな入力パワーを必要とする。これに
より、この回路では、入力が難しいという課題がある。
【００１２】本発明は、このような課題に鑑み創案され
たもので、電源電圧の低電圧化に十分対応しながら、入
力を容易にした、ダブルバランス型ミキサ回路を提供す
ることを目的とする。
【００１３】
【課題を解決するための手段】このため、本発明のダブ
ルバランス型ミキサ回路は、差動接続される第１トラン
ジスタ及び第２トランジスタからなる第１差動対回路
と、差動接続される第３トランジスタ及び第４トランジ
スタからなる第２差動対回路とをそなえ、該第１トラン
ジスタのソースまたはエミッタと該第２トランジスタの
ソースまたはエミッタとを接続するとともに、該第３ト
ランジスタのソースまたはエミッタと該第４トランジス
タのソースまたはエミッタとを接続し、該第１トランジ
スタのドレインまたはコレクタと該第３トランジスタの
ドレインまたはコレクタとを接続するとともに、該第２
トランジスタのドレインまたはコレクタと該第４トラン
ジスタのドレインまたはコレクタとを接続し、上記の第
１トランジスタ及び第３トランジスタのドレインまたは
コレクタどうしの接続部と、上記の第２トランジスタ及
び第４トランジスタのドレインまたはコレクタどうしの
接続部とをリークキャンセル用キャパシタを介して接続
し、第１入力信号を該第１差動対回路に入力するととも
に、第２入力信号を該第２差動対回路に入力して、上記
の第１トランジスタ及び第３トランジスタのドレインま
たはコレクタどうしの接続部または上記の第２トランジ
スタ及び第４トランジスタのドレインまたはコレクタど
うしの接続部から、上記の第１入力信号及び第２入力信
号の和または差の周波数情報を有する出力信号を出力す
るように構成されていることを特徴としている（請求項
１）。
【００１４】また、本発明は、請求項１記載の回路構成
に加えて、上記の第１トランジスタ，第２トランジス
タ，第３トランジスタ及び第４トランジスタのゲートま
たはベースが、それぞれ抵抗またはインダクタンスを介
して接地されている（請求項２）。また、本発明は、請
求項１記載の回路構成に加えて、上記の第１トランジス
タ，第２トランジスタ，第３トランジスタ及び第４トラ
ンジスタのゲートまたはベースが、それぞれ抵抗または
インダクタンスを介して電源に接続されている（請求項
３）。
【００１５】さらに、本発明は、請求項１記載の回路構
成に加えて、上記の第１トランジスタ及び第２トランジ
スタのソースまたはエミッタどうしの接続部が抵抗を介
して接地されるとともに、上記の第３トランジスタ及び
第４トランジスタのソースまたはエミッタどうしの接続
部が抵抗を介して接地されている（請求項４）。また、
本発明は、請求項１記載の回路構成に加えて、上記の第
１トランジスタ及び第３トランジスタのドレインまたは
コレクタどうしの接続部がインダクタまたは抵抗を介し
て電源に接続されるとともに、上記の第２トランジスタ
及び第４トランジスタのドレインまたはコレクタどうし
の接続部がインダクタまたは抵抗を介して電源に接続さ
れている（請求項５）。
【００１６】さらに、本発明は、請求項５記載の回路構
成に加えて、上記の第１トランジスタ及び第３トランジ
スタのドレインまたはコレクタどうしの接続部へ電圧を
供給するための電源と、上記の第２トランジスタ及び第
４トランジスタのドレインまたはコレクタどうしの接続
部へ電圧を供給するための電源とが共用化されている
（請求項６）。
【００１７】また、本発明は、請求項１記載の回路構成
に加えて、第１入力信号を該第１差動対回路における上
記の第１トランジスタ及び第２トランジスタのうちの一
方のトランジスタのゲートまたはベースに入力するとと
もに、第２入力信号を該第２差動対回路における上記の
第３トランジスタ及び第４トランジスタのうちの一方の
トランジスタのゲートまたはベースに入力した場合、上
記の第１トランジスタ及び第２トランジスタのうちの他
方のトランジスタのゲートまたはベースが、該第１入力
信号の周波数に関し低インピーダンスのキャパシタを介
して接地されるとともに、上記の第３トランジスタ及び
第４トランジスタのうちの他方のトランジスタのゲート
またはベースが、該第２入力信号の周波数に関し低イン
ピーダンスのキャパシタを介して接地されている（請求
項７）。
【００１８】さらに、本発明は、請求項１記載の回路構
成に加えて、第１入力信号を該第１差動対回路における
上記の第１トランジスタ及び第２トランジスタのうちの
一方のトランジスタのゲートまたはベースに入力すると
ともに、第２入力信号を該第２差動対回路における上記
の第３トランジスタ及び第４トランジスタのうちの一方
のトランジスタのゲートまたはベースに入力した場合、
上記の第１トランジスタ及び第２トランジスタのうちの
他方のトランジスタのゲートまたはベースに、該第１入
力信号を反転した第１反転入力信号を入力するととも
に、上記の第３トランジスタ及び第４トランジスタのう
ちの他方のトランジスタのゲートまたはベースに、該第
２入力信号を反転した第２反転入力信号を入力するよう
に構成されている（請求項８）。
【００１９】また、本発明は、請求項８記載の回路構成
において、上記の第１トランジスタ及び第２トランジス
タのうちの一方のトランジスタのゲートまたはベース
と、上記の第１トランジスタ及び第２トランジスタのう
ちの他方のトランジスタのゲートまたはベースとが、第
１位相反転回路を介して接続されるとともに、上記の第
３トランジスタ及び第４トランジスタのうちの一方のト
ランジスタのゲートまたはベースと、上記の第３トラン
ジスタ及び第４トランジスタのうちの他方のトランジス
タのゲートまたはベースとが、第２位相反転回路を介し
て接続されている（請求項９）。
【００２０】さらに、本発明は、請求項１記載の回路構
成に加えて、 該リークキャンセル用キャパシタが、上
記の第１入力信号，第２入力信号及び出力信号のいずれ
の周波数に関しても低インピーダンスのキャパシタで構
成されていることを特徴としている（請求項１０）。
【００２１】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。 （ａ）第１実施形態の説明 さて、本実施形態にかかるダブルバランス型ミキサ回路
も、前記した携帯電話機のアップコンバータやダウンコ
ンバータのミキサ回路として使用されるものであるが、
図１は本発明の第１実施形態を示す電気回路図である。
【００２２】この図１に示すように、第１実施形態にか
かるダブルバランス型ミキサ回路は、差動接続される第
１トランジスタとしてのディプレッションモード電界効
果トランジスタ（以下、ディプレッションモード電界効
果トランジスタをＤモードＦＥＴという）Ｑ１１及び第
２トランジスタとしてのＤモードＦＥＴＱ１２からなる
第１差動対回路１１と、差動接続されるＤモードＦＥＴ
（第３トランジスタ）Ｑ１３及びＤモードＦＥＴ（第４
トランジスタ）Ｑ１４からなる第２差動対回路１２とを
そなえている。
【００２３】そして、ＤモードＦＥＴＱ１１のソースと
ＤモードＦＥＴＱ１２のソースとが接続され更に抵抗Ｒ
１１を介して接地されるとともに、ＤモードＦＥＴＱ１
３のソースとＤモードＦＥＴＱ１４のソースとが接続さ
れ更に抵抗Ｒ１２を介して接地されている。即ち、Ｄモ
ードＦＥＴＱ１１及びＱ１２のソースどうしの接続部が
抵抗Ｒ１１を介して接地されるとともに、ＤモードＦＥ
ＴＱ１３及びＱ１４のソースどうしの接続部が抵抗Ｒ１
２を介して接地されていることになる。
【００２４】また、ＤモードＦＥＴＱ１１のドレインと
ＤモードＦＥＴＱ１３のドレインとが接続されるととも
に、ＤモードＦＥＴＱ１２のドレインとＤモードＦＥＴ
Ｑ１４のドレインとが接続されており、更に、Ｄモード
ＦＥＴＱ１１及びＱ１３のドレインどうしの接続部と、
ＤモードＦＥＴＱ１２及びＱ１４のドレインどうしの接
続部とがリークキャンセル用キャパシタＣ１１を介して
接続されている。
【００２５】さらに、ＤモードＦＥＴＱ１１，Ｑ１４の
ゲートが、それぞれ抵抗Ｒ１３，Ｒ１４（またはインダ
クタンスでもよい）を介して接地されるとともに、Ｄモ
ードＦＥＴＱ１２，Ｑ１３のゲートが、それぞれ抵抗Ｒ
１５，Ｒ１６（またはインダクタンスでもよい）及びコ
ンデンサＣ１２，Ｃ１３を介して接地されている。ま
た、ＤモードＦＥＴＱ１１及びＤモードＦＥＴＱ１３の
ドレインどうしの接続部がインダクタＬ１１（または抵
抗）を介して電源１３に接続されるとともに、Ｄモード
ＦＥＴＱ１２及びＱ１４のドレインどうしの接続部がイ
ンダクタＬ１２（または抵抗）を介して電源１３に接続
されている。これにより、ＤモードＦＥＴＱ１１及びＱ
１３のドレインどうしの接続部へ電圧を供給するための
電源と、ＤモードＦＥＴＱ１２及びＱ１４のドレインど
うしの接続部へ電圧を供給するための電源とが共用化さ
れていることになる。
【００２６】そして、第１入力信号として、ＲＦ信号ま
たはＩＦ信号が整合回路１４を介して第１差動対回路１
１を構成するＤモードＦＥＴＱ１１のゲートに入力され
るとともに、第２入力信号として、ＬＯ信号が整合回路
１５を介して第２差動対回路１２を構成するＤモードＦ
ＥＴＱ１２のゲートに入力されるようになっており、後
述する原理から、ＤモードＦＥＴＱ１１及びＱ１３のド
レインどうしの接続部（又は後述するように、Ｄモード
ＦＥＴＱ１２及びＱ１４のドレインどうしの接続部でも
よい）から、整合回路１６を介して、ＲＦ信号またはＩ
Ｆ信号及びＬＯ信号の和または差の周波数情報を有する
出力信号（ＩＦ信号またはＲＦ信号）が出力されるよう
に構成されている。なお、整合回路１４〜１６はインピ
ーダンス整合をとる回路である。
【００２７】なお、上記のコンデンサＣ１２は、ＲＦ信
号またはＩＦ信号の周波数に関し低インピーダンスのキ
ャパシタとして構成されており、コンデンサＣ１３は、
ＬＯ信号の周波数に関し低インピーダンスのキャパシタ
として構成されている。これにより、ＤモードＦＥＴＱ
１２，Ｑ１３のゲートはキャパシタＣ１２，Ｃ１３によ
り高周波的に接地されていることになる。
【００２８】また、リークキャンセル用キャパシタＣ１
１は、ＲＦ信号，ＩＦ信号，ＬＯ信号、即ち、上記の第
１入力信号，第２入力信号及び出力信号のいずれの周波
数に関しても、低インピーダンスのキャパシタとして構
成されている。なお、電源１３の周辺には、電源１３と
並列的に、高周波的に接地するコンデンサＣ１４，１５
が設けられるとともに、ノイズカット用の電解コンデン
サＣ１６が設けられている。
【００２９】上述の構成により、図１に示す回路におい
て、ＤモードＦＥＴＱ１１のゲートに整合回路１４を介
してＲＦ信号またはＩＦ信号を入力すると、ＤモードＦ
ＥＴＱ１１のドレインからは信号ｆＲＦ１が出力され、
ＤモードＦＥＴＱ１２のドレインからは信号ｆＲＦ１と
位相が反転した信号ｆＲＦ２が出力される。同様にＤモ
ードＦＥＴＱ１４とＱ１３のドレインからの出力信号
（ＤモードＦＥＴＱ１４については信号ｆＬＯ１、Ｄモ
ードＦＥＴＱ１３についてはは信号ｆＬＯ２）も、互い
に位相は反転する。
【００３０】そして、ＤモードＦＥＴＱ１１とＱ１３の
ドレインの接続端では、ＤモードＦＥＴＱ１１から出力
した信号ｆＲＦ１とＤモードＦＥＴＱ１３から出力した
信号ｆＬＯ２により周波数変換が行なわれ、２つの信号
の周波数の和と差の成分をもった信号ｆＩＦ１とｆＩＦ
１′が出力される。また、同様にＤモードＦＥＴＱ１２
とＱ１４のドレインの接続端でも周波数変換が行なわ
れ、２つの信号の周波数の和と差の成分をもった信号ｆ
ＩＦ２とｆＩＦ２′が出力される。
【００３１】上記周波数変換された信号ｆＩＦ１，ｆＩ
Ｆ１′とｆＩＦ２，ｆＩＦ２′とＤモードＦＥＴＱ１１
からの出力信号ｆＲＦ１，ＤモードＦＥＴＱ１３からの
出力信号ｆＬＯ２，ＤモードＦＥＴＱ１２とＱ１４から
の出力信号ｆＲＦ２とｆＬＯ１は、ＤモードＦＥＴＱ１
１とＱ１３のドレインの接続端とＤモードＦＥＴＱ１２
とＱ１４のドレインの接続端を結ぶキャパシタＣ１１に
より合成される。
【００３２】ここで、信号ｆＩＦ１とｆＩＦ２と、信号
ｆＩＦ１′とｆＩＦ２′とはそれぞれ位相は同じであ
り、合成した場合、振幅は３ｄＢ上がる。一方、信号ｆ
ＲＦ１とｆＲＦ２、信号ｆＬＯ１とｆＬＯ２はそれぞれ
位相が反転しているため、振幅は打ち消し合う。よっ
て、出力端には周波数変換された成分のみが現れるので
ある。
【００３３】なお、図１に示す回路において、例えばＲ
Ｆ信号とＬＯ信号とを入力してＩＦ信号を出力できるこ
とを数式を用いて説明すると、次のようになる。まず、
ＲＦ信号をＲＦ＝ｅ0 ｓｉｎωSｔとし、ＲＦ信号の反
転信号をＲＦ＝−ｅ0 ｓｉｎωSｔとし、ＬＯ信号をＬ
Ｏ＝ｅ1 ｓｉｎωOｔとし、ＬＯ信号の反転信号ＬＯ＝
−ｅ1 ｓｉｎωOｔ とすると、 ＲＦ・ＬＯ＝ｅ0 ｓｉｎωSｔ・（−ｅ1 ｓｉｎωOｔ） ＝−ｅ0 ｅ1 ・１／２〔ｓｉｎ（ωS＋ωO）ｔ −ｓｉｎ（ωS−ωO）ｔ〕 ＲＦ・ＬＯ＝−ｅ0 ｓｉｎωSｔ・（ｅ1 ｓｉｎωOｔ） ＝−ｅ0 ｅ1 ・１／２〔ｓｉｎ（ωS＋ωO）ｔ −ｓｉｎ（ωS−ωO）ｔ〕 また、出力ポートでは、ＲＦ，ＲＦ，ＬＯ，ＬＯのリー
クとＲＦ・ＬＯとＲＦ・ＬＯが合成されるすなわち ＲＦ＋ＲＦ＋ＬＯ＋ＬＯ＋ＲＦ・ＬＯ＋ＲＦ・ＬＯ ＝−ｅ0 ｅ1 〔ｓｉｎ（ωS＋ωO）ｔ−ｓｉｎ（ωS−ωO）ｔ〕 となって、ＲＦ信号またはＩＦ信号及びＬＯ信号の和ま
たは差の周波数情報を有する出力信号（ＩＦ信号または
ＲＦ信号）が出力されることがわかる。
【００３４】なお、ＲＦ信号，ＬＯ信号を入力とし、Ｉ
Ｆ信号を出力としたときは、このミキサ回路は、ダウン
コンバータとして機能することになる一方、ＩＦ信号，
ＬＯ信号を入力とし、ＲＦ信号を出力としたときは、こ
のミキサ回路は、アップコンバータとして機能すること
になる。このようにして、電源電圧の低電圧化（３Ｖ）
に十分対応しながら、入力を容易にした、ダブルバラン
ス型ミキサ回路を提供することができるのである。
【００３５】また、ＤモードＦＥＴを用いているので、
１電源自己バイアス回路にて簡素な構成のダブルバラン
ス型ミキサ回路を構成することもできる。 （ｂ）第２実施形態の説明 この第２実施形態にかかるダブルバランス型ミキサ回路
も、前記した携帯電話機のアップコンバータやダウンコ
ンバータのミキサ回路として使用されるものであるが、
この第２実施形態にかかるダブルバランス型ミキサ回路
は、トランジスタとして、ＤモードＦＥＴまたはエンハ
ンスメントモード電界効果トランジスタ（以下、このエ
ンハンスメントモード電界効果トランジスタをＥモード
ＦＥＴというが、上記のＤモードＦＥＴ及びＥモードＦ
ＥＴで区別をつけない場合は、単にＦＥＴという）を使
用するとともに、ＦＥＴのドレイン用の電源２３のほか
に、ＦＥＴのゲート用の電源２７を用いて、２電源回路
構成にしたものである。
【００３６】すなわち、ＦＥＴＱ２１〜Ｑ２４のドレイ
ンにインダクタンスＬ２１，Ｌ２２を介して共通の電源
２３が接続されるとともに、ＦＥＴＱ２１〜Ｑ２４のゲ
ートに抵抗Ｒ２３〜Ｒ２６を介して共通の電源２７が接
続されているのである。なお、本回路を構成する素子等
は、前記した第１実施形態のものと同じである。すなわ
ち、差動対回路２１，２２は差動対回路１１，１２と同
様の構成，機能を有し、整合回路２４〜２６は整合回路
１４〜１６と同様の構成，機能を有し、抵抗Ｒ２１〜Ｒ
２６は抵抗Ｒ１１〜Ｒ１６と同様の機能を有し、コンデ
ンサＣ２１〜Ｃ２６はコンデンサＣ１１〜Ｃ１６と同様
の機能を有し、インダクタンスＬ２１，Ｌ２２はインダ
クタンスＬ１１，Ｌ１２と同様の機能を有する。
【００３７】上述の構成により、図２に示す回路におい
て、ＦＥＴＱ２１のゲートに整合回路２４を介してＲＦ
信号またはＩＦ信号を入力するとともに、ＦＥＴＱ２４
のゲートに整合回路２５を介してＬＯ信号を入力する
と、前述の第１実施形態で示した回路と同様の原理、動
作により、出力端には周波数変換された信号ＩＦ信号ま
たはＲＦ信号が出力されるのである。
【００３８】なお、この場合も、ＲＦ信号，ＬＯ信号を
入力とし、ＩＦ信号を出力としたときは、このミキサ回
路は、ダウンコンバータとして機能することになる一
方、ＩＦ信号，ＬＯ信号を入力とし、ＲＦ信号を出力と
したときは、このミキサ回路は、アップコンバータとし
て機能することになる。このようにして、この第２実施
形態のおいても、電源電圧の低電圧化（３Ｖ）に十分対
応しながら、入力を容易にした、ダブルバランス型ミキ
サ回路を提供することができるのである。
【００３９】さらに、この第２実施形態にかるダブルバ
ランス型ミキサ回路では、２電源回路構成になっている
ので、電源２７をオンオフすることにより、回路全体の
消費電流を制御することができ、これにより、パワーセ
ーブという点で寄与しうる利点がある。 （ｃ）第３実施形態の説明 この第３実施形態にかかるダブルバランス型ミキサ回路
も、前記した携帯電話機のアップコンバータやダウンコ
ンバータのミキサ回路として使用されるものであるが、
この第３実施形態にかかるダブルバランス型ミキサ回路
は、トランジスタとして、バイポータトランジスタを使
用するとともに、バイポータトランジスタＱ３１〜Ｑ３
４のコレクタ用の電源３３のほかに、バイポータトラン
ジスタＱ３１〜Ｑ３４のベース用の電源３７を用いて、
前記の第２実施形態と同様、２電源回路構成にしたもの
である。
【００４０】なお、本回路を構成する素子等も、前記し
た第１，第２実施形態のものと同じである。すなわち、
差動対回路３１，３２は差動対回路１１，１２；２１，
２２と同様の構成，機能を有し、整合回路３４〜３６は
整合回路１４〜１６；２４〜２６と同様の構成，機能を
有し、抵抗Ｒ３１〜Ｒ３６は抵抗Ｒ１１〜Ｒ１６；Ｒ２
１〜Ｒ２６と同様の機能を有し、コンデンサＣ３１〜Ｃ
３６はコンデンサＣ１１〜Ｃ１６；Ｃ２１〜Ｃ２６と同
様の機能を有し、インダクタンスＬ３１，Ｌ３２はイン
ダクタンスＬ１１，Ｌ１２；Ｌ２１，Ｌ２２と同様の機
能を有するのである。
【００４１】上述の構成により、この図３に示す回路に
おいても、バイポータトランジスタＱ３１のゲートに整
合回路３４を介してＲＦ信号またはＩＦ信号を入力する
とともに、バイポータトランジスタＱ３４のゲートに整
合回路３５を介してＬＯ信号を入力すると、前述の第
１，第２実施形態で示した回路と同様の原理、動作によ
り、出力端には周波数変換された信号ＩＦ信号またはＲ
Ｆ信号が出力されるのである。
【００４２】なお、この場合も、ＲＦ信号，ＬＯ信号を
入力とし、ＩＦ信号を出力としたときは、このミキサ回
路は、ダウンコンバータとして機能することになる一
方、ＩＦ信号，ＬＯ信号を入力とし、ＲＦ信号を出力と
したときは、このミキサ回路は、アップコンバータとし
て機能することになる。このようにして、この第３実施
形態のおいても、電源電圧の低電圧化（３Ｖ）に十分対
応しながら、入力を容易にした、ダブルバランス型ミキ
サ回路を提供することができるほか、前記の第２実施形
態と同様に、２電源回路構成になっているので、電源３
７をオンオフすることにより、回路全体の消費電流を制
御して、パワーセーブという点で寄与しうる利点もあ
る。
【００４３】（ｄ）第４実施形態の説明 この第４実施形態にかかるダブルバランス型ミキサ回路
も、前記した携帯電話機のアップコンバータやダウンコ
ンバータのミキサ回路として使用されるものであるが、
この第４実施形態にかかるダブルバランス型ミキサ回路
は、ＲＦ信号またはＩＦ信号（第１入力信号）を第１差
動対回路４１におけるＤモードＦＥＴＱ４１のゲートに
入力するとともに、ＬＯ信号（第２入力信号）を第２差
動対回路４２におけるＤモードＦＥＴＱ４４のゲートに
入力し、更にＤモードＦＥＴＱ４２のゲートに、ＲＦ信
号またはＩＦ信号を反転した信号を入力するとともに、
ＤモードＦＥＴＱ４３のゲートに、ＬＯ信号を反転した
信号を入力するようにしたものである。
【００４４】このため、この第４実施形態では、Ｄモー
ドＦＥＴＱ４１のゲートと、ＤモードＦＥＴＱ４２のゲ
ートとが、整合回路４４，第１位相反転回路としての移
相器４７，整合回路４４′（この整合回路４４′は整合
回路４４と同様の構成，機能を有する）を介して接続さ
れるとともに、ＤモードＦＥＴＱ４４のゲートと、Ｄモ
ードＦＥＴＱ４３のゲートとが、整合回路４５，第２位
相反転回路としての移相器４８，整合回路４５′（この
整合回路４５′は整合回路４５と同様の構成，機能を有
する）を介して接続されている。なお、移相器４７，４
８は信号位相を調整して、ＲＦ信号若しくはＩＦ信号ま
たはＬＯ信号を反転した信号を出力しうるものである。
【００４５】なお、本回路を構成する素子等は、向かい
合うトランジスタに逆相の信号を入力する点を除けば、
前記した第１実施形態のものと同じである。すなわち、
差動対回路４１，４２は差動対回路１１，１２と同様の
構成，機能を有し、整合回路４４〜４６は整合回路１４
〜１６と同様の構成，機能を有し、抵抗Ｒ４１〜Ｒ４６
は抵抗Ｒ１１〜Ｒ１６と同様の機能を有し、コンデンサ
Ｃ４４〜Ｃ４６はコンデンサＣ１４〜Ｃ１６と同様の機
能を有し、インダクタンスＬ４１，Ｌ４２はインダクタ
ンスＬ１１，Ｌ１２と同様の機能を有する。
【００４６】上述の構成により、図４に示す回路におい
て、ＤモードＦＥＴＱ４１のゲートに整合回路４４を介
してＲＦ信号またはＩＦ信号を入力するとともに、Ｄモ
ードＦＥＴＱ４２のゲートに移相器４７，整合回路４
４′を介してＲＦ信号またはＩＦ信号を反転した信号を
入力する一方、ＤモードＦＥＴＱ４４のゲートに整合回
路４５を介してＬＯ信号を入力するとともに、Ｄモード
ＦＥＴＱ４３のゲートに移相器４８，整合回路４５′を
介してＬＯ信号を反転した信号を入力すると、前述の第
１実施形態で示した回路とほぼ同様の原理、動作によ
り、出力端には周波数変換された信号ＩＦ信号またはＲ
Ｆ信号が出力される。
【００４７】なお、この場合も、ＲＦ信号，ＬＯ信号を
入力とし、ＩＦ信号を出力としたときは、このミキサ回
路は、ダウンコンバータとして機能することになる一
方、ＩＦ信号，ＬＯ信号を入力とし、ＲＦ信号を出力と
したときは、このミキサ回路は、アップコンバータとし
て機能することになる。このように、本実施形態によれ
ば、電源電圧の低電圧化（３Ｖ）に十分対応しながら、
入力を容易にした、ダブルバランス型ミキサ回路を提供
することができる。
【００４８】また、前記の第１実施形態では、対向する
トランジスタに逆相の信号を入力することなしに、リー
クキャンセル用の信号を作り出していたが、この第４実
施形態では、対向するトランジスタに逆相の信号を入力
して、リークキャンセル用の信号を作り出しているの
で、位相がきれいに反転したものを使用することがで
き、これにより、リークキャンセル量を大きくすること
ができる。
【００４９】なお、この第４実施形態では、トランジス
タとしてＤモードＦＥＴを使用しているが、パイポーラ
トランジスタを使用することもできる。この場合、ＦＥ
Ｔのソースはパイポーラトランジスタのエミッタに対応
させ、ＦＥＴのドレインはパイポーラトランジスタのコ
レクタに対応させ、ＦＥＴのゲートはパイポーラトラン
ジスタのベースに対応させるようにして、接続すればよ
い。
【００５０】（ｅ）その他 なお、前述の実施形態では、第１トランジスタＱ１１〜
Ｑ４１及び第３トランジスタＱ１３〜Ｑ４３のドレイン
またはコレクタどうしの接続部から第１入力信号及び第
２入力信号の和または差の周波数情報を有する出力信号
を出力するように構成されたものが開示されているが、
第２トランジスタＱ１２〜Ｑ４２及び第４トランジスタ
Ｑ１４〜Ｑ４４のドレインまたはコレクタどうしの接続
部から、上記の第１入力信号及び第２入力信号の和また
は差の周波数情報を有する出力信号を出力するようにす
ることも、勿論可能である。
【００５１】
【発明の効果】以上詳述したように、本発明のダブルバ
ランス型ミキサ回路によれば、第１入力信号を差動接続
される第１トランジスタ及び第２トランジスタからなる
第１差動対回路に入力するとともに、第２入力信号を差
動接続される第３トランジスタ及び第４トランジスタか
らなる第２差動対回路に入力して、第１トランジスタ及
び第３トランジスタのドレインまたはコレクタどうしの
接続部または第２トランジスタ及び第４トランジスタの
ドレインまたはコレクタどうしの接続部から、第１入力
信号及び第２入力信号の和または差の周波数情報を有す
る出力信号を出力するように構成されているので、電源
電圧の低電圧化に十分対応しながら、入力を容易にし
た、ダブルバランス型ミキサ回路を提供できる利点があ
る。
【００５２】また、第１トランジスタ及び第３トランジ
スタのドレインまたはコレクタどうしの接続部へ電圧を
供給するための電源と、第２トランジスタ及び第４トラ
ンジスタのドレインまたはコレクタどうしの接続部へ電
圧を供給するための電源とを共用化したり、第１トラン
ジスタ，第２トランジスタ，第３トランジスタ及び第４
トランジスタのゲートまたはベースを、それぞれ抵抗ま
たはインダクタンスを介して接地して、１電源自己バイ
アス回路構成にしたりすることにより、簡素な構成のダ
ブルバランス型ミキサ回路を構成することもできる。
【００５３】さらに、第１トランジスタ，第２トランジ
スタ，第３トランジスタ及び第４トランジスタのゲート
またはベースを、それぞれ抵抗またはインダクタンスを
介して電源に接続することにより、トランジスタのドレ
インまたはコレクタ用の電源のほかに、トランジスタの
ゲートまたはベース用の電源を用いて、２電源回路構成
にすることもでき、このようにすれば、トランジスタの
ゲートまたはベース用の電源をオンオフすることによ
り、回路全体の消費電流を制御することができ、これに
より、パワーセーブという点で寄与しうる利点もある。
【００５４】また、第１入力信号を第１差動対回路にお
ける第１トランジスタ及び第２トランジスタのうちの一
方のトランジスタのゲートまたはベースに入力するとと
もに、第２入力信号を第２差動対回路における第３トラ
ンジスタ及び第４トランジスタのうちの一方のトランジ
スタのゲートまたはベースに入力した場合、第１トラン
ジスタ及び第２トランジスタのうちの他方のトランジス
タのゲートまたはベースに、第１入力信号を反転した第
１反転入力信号を入力するとともに、第３トランジスタ
及び第４トランジスタのうちの他方のトランジスタのゲ
ートまたはベースに、第２入力信号を反転した第２反転
入力信号を入力するように構成することもでき、このよ
うにすれば、位相がきれいに反転したものを使用するこ
とができ、これにより、リークキャンセル量を大きくで
きる利点がある。
【図面の簡単な説明】
【図１】本発明の第１実施形態を示す電気回路図であ
る。
【図２】本発明の第２実施形態を示す電気回路図であ
る。
【図３】本発明の第３実施形態を示す電気回路図であ
る。
【図４】本発明の第４実施形態を示す電気回路図であ
る。
【図５】従来例を示す電気回路図である。
【図６】携帯電話機のための送受信ブロック図である。
【符号の説明】
１１，１２，２１，２２，３１，３２，４１，４２ 差
動対回路 １３，２３，３３，４３ 電源 １４〜１６，２４〜２６，３４〜３６，４４〜４６，４
４′，４５′ 整合回路 ２７，３７ 電源 １０１ アンテナ １０２ 送受信共用器 １０３ 送信系 １０４ 受信系 １０５ 変調部 １０６ アップコンバータ １０６Ａ ミキサ回路 １０６Ｂ 局部発信器 １０７ 増幅器 １０８ 低雑音増幅器 １０９ ダウンコンバータ １０９Ａ ミキサ回路 １０９Ｂ 局部発信器 １１０ 復調器 Ｃ１１〜Ｃ１６，Ｃ２１〜Ｃ２６，Ｃ３１〜Ｃ３６，Ｃ
４４〜Ｃ４６，Ｃ５１〜Ｃ５３ コンデンサ Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２２，Ｌ３１，Ｌ３２，Ｌ
４１，Ｌ４２，Ｌ５１，Ｌ５２ インダクタンス Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２４，Ｑ３１〜Ｑ３４，Ｑ
４１〜Ｑ４４，Ｑ５１〜Ｑ５６ トランジスタ Ｒ１１〜Ｒ１６，Ｒ２１〜Ｒ２６，Ｒ３１〜Ｒ３６，Ｒ
４１〜Ｒ４６，Ｒ５１〜Ｒ５９ 抵抗

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 差動接続される第１トランジスタ及び第
    ２トランジスタからなる第１差動対回路と、差動接続さ
    れる第３トランジスタ及び第４トランジスタからなる第
    ２差動対回路とをそなえ、 該第１トランジスタのソースまたはエミッタと該第２ト
    ランジスタのソースまたはエミッタとを接続するととも
    に、該第３トランジスタのソースまたはエミッタと該第
    ４トランジスタのソースまたはエミッタとを接続し、 該第１トランジスタのドレインまたはコレクタと該第３
    トランジスタのドレインまたはコレクタとを接続すると
    ともに、該第２トランジスタのドレインまたはコレクタ
    と該第４トランジスタのドレインまたはコレクタとを接
    続し、 上記の第１トランジスタ及び第３トランジスタのドレイ
    ンまたはコレクタどうしの接続部と、上記の第２トラン
    ジスタ及び第４トランジスタのドレインまたはコレクタ
    どうしの接続部とをリークキャンセル用キャパシタを介
    して接続し、 第１入力信号を該第１差動対回路に入力するとともに、
    第２入力信号を該第２差動対回路に入力して、上記の第
    １トランジスタ及び第３トランジスタのドレインまたは
    コレクタどうしの接続部または上記の第２トランジスタ
    及び第４トランジスタのドレインまたはコレクタどうし
    の接続部から、上記の第１入力信号及び第２入力信号の
    和または差の周波数情報を有する出力信号を出力するよ
    うに構成されていることを特徴とする、ダブルバランス
    型ミキサ回路。
  2. 【請求項２】 上記の第１トランジスタ，第２トランジ
    スタ，第３トランジスタ及び第４トランジスタのゲート
    またはベースが、それぞれ抵抗またはインダクタンスを
    介して接地されていることを特徴とする、請求項１記載
    のダブルバランス型ミキサ回路。
  3. 【請求項３】 上記の第１トランジスタ，第２トランジ
    スタ，第３トランジスタ及び第４トランジスタのゲート
    またはベースが、それぞれ抵抗またはインダクタンスを
    介して電源に接続されていることを特徴とする、請求項
    １記載のダブルバランス型ミキサ回路。
  4. 【請求項４】 上記の第１トランジスタ及び第２トラン
    ジスタのソースまたはエミッタどうしの接続部が抵抗を
    介して接地されるとともに、上記の第３トランジスタ及
    び第４トランジスタのソースまたはエミッタどうしの接
    続部が抵抗を介して接地されていることを特徴とする、
    請求項１記載のダブルバランス型ミキサ回路。
  5. 【請求項５】 上記の第１トランジスタ及び第３トラン
    ジスタのドレインまたはコレクタどうしの接続部がイン
    ダクタまたは抵抗を介して電源に接続されるとともに、
    上記の第２トランジスタ及び第４トランジスタのドレイ
    ンまたはコレクタどうしの接続部がインダクタまたは抵
    抗を介して電源に接続されていることを特徴とする、請
    求項１記載のダブルバランス型ミキサ回路。
  6. 【請求項６】 上記の第１トランジスタ及び第３トラン
    ジスタのドレインまたはコレクタどうしの接続部へ電圧
    を供給するための電源と、上記の第２トランジスタ及び
    第４トランジスタのドレインまたはコレクタどうしの接
    続部へ電圧を供給するための電源とが共用化されている
    ことを特徴とする、請求項５記載のダブルバランス型ミ
    キサ回路。
  7. 【請求項７】 第１入力信号を該第１差動対回路におけ
    る上記の第１トランジスタ及び第２トランジスタのうち
    の一方のトランジスタのゲートまたはベースに入力する
    とともに、第２入力信号を該第２差動対回路における上
    記の第３トランジスタ及び第４トランジスタのうちの一
    方のトランジスタのゲートまたはベースに入力した場
    合、 上記の第１トランジスタ及び第２トランジスタのうちの
    他方のトランジスタのゲートまたはベースが、該第１入
    力信号の周波数に関し低インピーダンスのキャパシタを
    介して接地されるとともに、 上記の第３トランジスタ及び第４トランジスタのうちの
    他方のトランジスタのゲートまたはベースが、該第２入
    力信号の周波数に関し低インピーダンスのキャパシタを
    介して接地されていることを特徴とする、請求項１記載
    のダブルバランス型ミキサ回路。
  8. 【請求項８】 第１入力信号を該第１差動対回路におけ
    る上記の第１トランジスタ及び第２トランジスタのうち
    の一方のトランジスタのゲートまたはベースに入力する
    とともに、第２入力信号を該第２差動対回路における上
    記の第３トランジスタ及び第４トランジスタのうちの一
    方のトランジスタのゲートまたはベースに入力した場
    合、 上記の第１トランジスタ及び第２トランジスタのうちの
    他方のトランジスタのゲートまたはベースに、該第１入
    力信号を反転した第１反転入力信号を入力するととも
    に、 上記の第３トランジスタ及び第４トランジスタのうちの
    他方のトランジスタのゲートまたはベースに、該第２入
    力信号を反転した第２反転入力信号を入力することを特
    徴とする、請求項１記載のダブルバランス型ミキサ回
    路。
  9. 【請求項９】 上記の第１トランジスタ及び第２トラン
    ジスタのうちの一方のトランジスタのゲートまたはベー
    スと、上記の第１トランジスタ及び第２トランジスタの
    うちの他方のトランジスタのゲートまたはベースとが、
    第１位相反転回路を介して接続されるとともに、 上記の第３トランジスタ及び第４トランジスタのうちの
    一方のトランジスタのゲートまたはベースと、上記の第
    ３トランジスタ及び第４トランジスタのうちの他方のト
    ランジスタのゲートまたはベースとが、第２位相反転回
    路を介して接続されていることを特徴とする、請求項８
    記載のダブルバランス型ミキサ回路。
  10. 【請求項１０】 該リークキャンセル用キャパシタが、
    上記の第１入力信号，第２入力信号及び出力信号のいず
    れの周波数に関しても低インピーダンスのキャパシタで
    構成されていることを特徴とする、請求項１記載のダブ
    ルバランス型ミキサ回路。
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