JP2633231B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2633231B2 JP2633231B2 JP60220688A JP22068885A JP2633231B2 JP 2633231 B2 JP2633231 B2 JP 2633231B2 JP 60220688 A JP60220688 A JP 60220688A JP 22068885 A JP22068885 A JP 22068885A JP 2633231 B2 JP2633231 B2 JP 2633231B2
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- JP
- Japan
- Prior art keywords
- transistor
- connection terminals
- mixer
- double
- semiconductor device
- Prior art date
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- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、VHF〜SHFという高周波で使用する半導体装
置、詳しくは、ダブルバランスドに適する電界効果トラ
ンジスタ（以下、GaAs FETと略す）に関するものであ
る。
置、詳しくは、ダブルバランスドに適する電界効果トラ
ンジスタ（以下、GaAs FETと略す）に関するものであ
る。
従来の技術 ダブルバランスドミキサは、各種無線機器や通信機器
に、周波数変換器や変復調器，位相比較器などに多用さ
れている。このダブルバランスドミキサでは、４つの素
子間の性能上のばらつきを極力小さくすることが、歪成
分の除去，局発レベルの抑圧に重要である。このため、
モノリシック集積回路（IC）で構成するのが有利であ
る。しかし、従来のSiモノリシックICでは、500MHz位の
周波数までしかカバーするものがないのが現状である。
このようなSiモノリシックICは、ダイオードクワッド、
あるいは、バイポーラトランジスタ・クワッドで構成さ
れている。
に、周波数変換器や変復調器，位相比較器などに多用さ
れている。このダブルバランスドミキサでは、４つの素
子間の性能上のばらつきを極力小さくすることが、歪成
分の除去，局発レベルの抑圧に重要である。このため、
モノリシック集積回路（IC）で構成するのが有利であ
る。しかし、従来のSiモノリシックICでは、500MHz位の
周波数までしかカバーするものがないのが現状である。
このようなSiモノリシックICは、ダイオードクワッド、
あるいは、バイポーラトランジスタ・クワッドで構成さ
れている。
ダブルバランスドミキサの性能として要求されるの
は、歪成分が小さいこと、変換損失が小さいこと、低い
局発レベルで動作すること、ミキサを構成する各素子間
の特性上のばらつきの小さいこと、広帯域に動作するこ
となどである。
は、歪成分が小さいこと、変換損失が小さいこと、低い
局発レベルで動作すること、ミキサを構成する各素子間
の特性上のばらつきの小さいこと、広帯域に動作するこ
となどである。
発明が解決しようとする問題点 しかしながら、現状のICは、これらすべての点にわた
って、ユーザの要求を完全に満してはおらず、さらに優
れた性能のミキサICが要望されていた。
って、ユーザの要求を完全に満してはおらず、さらに優
れた性能のミキサICが要望されていた。
問題点を解決するための手段 そこで本発明は上記目的達成のため本発明は、単一基
板上の４個のGaAs FETを用いて、ダブルバランス差動対
結合のミキサICを構成するものである。
板上の４個のGaAs FETを用いて、ダブルバランス差動対
結合のミキサICを構成するものである。
すなわち、本発明は、要約するに、半導体基板上に４
個の電界効果トランジスタをそなえ、そのうち第1,第２
の電界効果トランジスタの各ソース同志、第3,第４の電
界効果トランジスタの各ソース同志、第1,同第３の電界
効果トランジスタの各ドレイン同志、前記第2,第４の電
界効果トランジスタの各ドレイン同志、前記第1,同第４
の電界効果トランジスタの各ゲート同志および前記第2,
同第３の電界効果トランジスタの各ゲート同志を、それ
ぞれ、共通接続し、前記各共通接続部を、パッケージの
中心部から放射状に配置された各リードの内端に接続し
た構成の半導体装置である。
個の電界効果トランジスタをそなえ、そのうち第1,第２
の電界効果トランジスタの各ソース同志、第3,第４の電
界効果トランジスタの各ソース同志、第1,同第３の電界
効果トランジスタの各ドレイン同志、前記第2,第４の電
界効果トランジスタの各ドレイン同志、前記第1,同第４
の電界効果トランジスタの各ゲート同志および前記第2,
同第３の電界効果トランジスタの各ゲート同志を、それ
ぞれ、共通接続し、前記各共通接続部を、パッケージの
中心部から放射状に配置された各リードの内端に接続し
た構成の半導体装置である。
作用 本発明によると、パッケージの中心部から放射状に配
置された各リードピンに、ダブルバランス差動対結合の
それぞれの端子を接続したことによって、位相反転後の
２つの信号線路間の位相差を小さくでき、RF信号抑圧，
局部発振信号抑圧等の効果が大きい。
置された各リードピンに、ダブルバランス差動対結合の
それぞれの端子を接続したことによって、位相反転後の
２つの信号線路間の位相差を小さくでき、RF信号抑圧，
局部発振信号抑圧等の効果が大きい。
実 施 例 本発明を実施例に基づいて説明する。
本発明の実施例装置の等価回路図を第１図に示す。同
図の等価回路で示すように、４個のGaAs FETをダブルバ
ランス構造に配線し、第２図の平面配置図のように、１
チップ上にモノリシック集積化している。個々のGaAs F
ETのゲート電極１の長さおよび幅はそれぞれ１μｍおよ
び300μｍである。また、相互コンダクタンス（gm）
は、40ms程度、ピンチオフ電圧は０〜−2.0Vである。
図の等価回路で示すように、４個のGaAs FETをダブルバ
ランス構造に配線し、第２図の平面配置図のように、１
チップ上にモノリシック集積化している。個々のGaAs F
ETのゲート電極１の長さおよび幅はそれぞれ１μｍおよ
び300μｍである。また、相互コンダクタンス（gm）
は、40ms程度、ピンチオフ電圧は０〜−2.0Vである。
活性層２は、半絶縁性基板４に、Siイオンを注入して
形成した。ゲート電極１の材料は、Ti/Pt/Au,ソース・
ドレインのオーミック電極３の材料はAuGe/Ni/Auであ
る。本実施例では、第３図（ａ），（ｂ）の平面図，側
面図に示すように、６ピンのプラスチックパッケージに
封入した。このときリードピンの配置は、それぞれが第
２図に示す２つのゲート端子G1,G2,ソース端子S1,S2お
よびドレイン端子D1,D2の各入力端子と第３図に示す各
リードンピン５〜10とが5:G2,6:S1,7:S2,8:D2,9:D1,10:
G1の関係に相対するように配置接続され、位相反転回路
との接続が容易なようにした。また、各リードピン５〜
10は、パッケージの中心部から放射状に配し、相互間の
角度は90゜以内にした。
形成した。ゲート電極１の材料は、Ti/Pt/Au,ソース・
ドレインのオーミック電極３の材料はAuGe/Ni/Auであ
る。本実施例では、第３図（ａ），（ｂ）の平面図，側
面図に示すように、６ピンのプラスチックパッケージに
封入した。このときリードピンの配置は、それぞれが第
２図に示す２つのゲート端子G1,G2,ソース端子S1,S2お
よびドレイン端子D1,D2の各入力端子と第３図に示す各
リードンピン５〜10とが5:G2,6:S1,7:S2,8:D2,9:D1,10:
G1の関係に相対するように配置接続され、位相反転回路
との接続が容易なようにした。また、各リードピン５〜
10は、パッケージの中心部から放射状に配し、相互間の
角度は90゜以内にした。
第３図に示すパッケージは、２つのソース,2つのゲー
ト,2つのドレインの各端子と接続された各ピンがパッケ
ージ、すなわち、プラスチック封止体11の中心から放射
状に形成されており、従って、位相反転回路後の２つの
信号線路間の位相差を小さくでき、特にミキサ回路に有
効である。また、RF信号抑圧，局部発振信号抑圧などに
も有利である。また、２つのリードの角度が90゜以下に
なっているため、バランの出力を接続するのが容易とい
うメリットもある。
ト,2つのドレインの各端子と接続された各ピンがパッケ
ージ、すなわち、プラスチック封止体11の中心から放射
状に形成されており、従って、位相反転回路後の２つの
信号線路間の位相差を小さくでき、特にミキサ回路に有
効である。また、RF信号抑圧，局部発振信号抑圧などに
も有利である。また、２つのリードの角度が90゜以下に
なっているため、バランの出力を接続するのが容易とい
うメリットもある。
このようなダブルバランスドGaAs FETミキサICは、第
４図に示す測定回路によって測定した。第４図では、局
部発振信号（Lo）をゲートに、BF信号をソースに、IF信
号をドレインから、それぞれ、位相反転回路として３つ
のバランを介して入力している。ICへのバイアスは、ド
レイン電圧VD,ゲートバイアスVGを、それぞれ、チョー
クコイルを介して、印加している。出力レベルは、スペ
クトルアナライザで観測した。局発入力信号レベルは、
測定時は出力インピーダンス50Ωの信号発生器（SG）を
使用するため、ICからの反射レベルも確認できるように
してある。
４図に示す測定回路によって測定した。第４図では、局
部発振信号（Lo）をゲートに、BF信号をソースに、IF信
号をドレインから、それぞれ、位相反転回路として３つ
のバランを介して入力している。ICへのバイアスは、ド
レイン電圧VD,ゲートバイアスVGを、それぞれ、チョー
クコイルを介して、印加している。出力レベルは、スペ
クトルアナライザで観測した。局発入力信号レベルは、
測定時は出力インピーダンス50Ωの信号発生器（SG）を
使用するため、ICからの反射レベルも確認できるように
してある。
このような回路で、ドレイン電圧を3V,局発信号を入
力しないときのドレイン電圧が3mAとなるようにバイア
ス回路を設定し、局発信号を印加したときのミキサ特性
を測定した。その結果、1000MHzまでの広帯域にわたっ
て変換損失0dB,IMインターセプトポイント＋20dBmが得
られた。局発入力レベルは＋０〜3dBmという低電力で動
作することが確認された。また、局発レベル抑圧比も、
−20dBと良好な値を示した。
力しないときのドレイン電圧が3mAとなるようにバイア
ス回路を設定し、局発信号を印加したときのミキサ特性
を測定した。その結果、1000MHzまでの広帯域にわたっ
て変換損失0dB,IMインターセプトポイント＋20dBmが得
られた。局発入力レベルは＋０〜3dBmという低電力で動
作することが確認された。また、局発レベル抑圧比も、
−20dBと良好な値を示した。
発明の効果 本発明によれば、低い局部発振信号レベルで動作する
と共に、局発レベル抑圧比も小さく、また、広帯域にわ
たって、変換損失も小さくなるほど高性能な特性を発揮
する半導体装置を実現することができる。
と共に、局発レベル抑圧比も小さく、また、広帯域にわ
たって、変換損失も小さくなるほど高性能な特性を発揮
する半導体装置を実現することができる。
第１図は本発明のダブルバランスドミキサICの等価回路
図、第２図はモノリシックGaAsミキサICの平面配置図、
第３図（ａ），（ｂ）は本ICのプラスチックパッケージ
の平面図，側面図、第４図は本ICの評価用測定回路図で
ある。 ５〜10……リードピン、11……プラスチック封止体、
S1,S2……ソース端子、G1,G2……ゲート端子、D1,D2…
…ドレイン端子。
図、第２図はモノリシックGaAsミキサICの平面配置図、
第３図（ａ），（ｂ）は本ICのプラスチックパッケージ
の平面図，側面図、第４図は本ICの評価用測定回路図で
ある。 ５〜10……リードピン、11……プラスチック封止体、
S1,S2……ソース端子、G1,G2……ゲート端子、D1,D2…
…ドレイン端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 上田 昌幸 門真市大字門真1006番地 松下電器産業 株式会社内 (72)発明者 郷田 和秀 門真市大字門真1006番地 松下電器産業 株式会社内 (56)参考文献 特開 昭60−183764（ＪＰ，Ａ) 特開 昭58−31583（ＪＰ，Ａ) 特開 昭56−162542（ＪＰ，Ａ) 特開 昭60−7210（ＪＰ，Ａ) 特開 昭56−164565（ＪＰ，Ａ) 実開 昭56−96721（ＪＰ，Ｕ) 実開 昭58−25050（ＪＰ，Ｕ) 実開 昭60−96846（ＪＰ，Ｕ) 特公 昭48−26192（ＪＰ，Ｂ２)
Claims (1)
- 【請求項１】半導体基板と、前記半導体内に配置された
第１〜第４の各トランジスタと、前記第２のトランジス
タと前記第３のトランジスタ及び前記第１のトランジス
タと前記第４のトランジスタのそれぞれのソース共通接
続端子S1及びS2と、前記第１のトランジスタと前記第２
のトランジスタ及び前記第３のトランジスタと前記第４
のトランジスタの各ゲート共通接続端子G1及びG2と、前
記第１のトランジスタと前記第３のトランジスタ及び前
記第２のトランジスタと前記第４のトランジスタの各ド
レイン共通接続端子D1及びD2と、前記各共通接続端子を
相隣るように配置してリードに接続し、前記同一種類の
共通接続端子間のリードが90度以下の角度で同等長さ及
び同等形状で放射状に配置されたダブルバランスドミキ
サ用の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60220688A JP2633231B2 (ja) | 1985-10-03 | 1985-10-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60220688A JP2633231B2 (ja) | 1985-10-03 | 1985-10-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6279674A JPS6279674A (ja) | 1987-04-13 |
| JP2633231B2 true JP2633231B2 (ja) | 1997-07-23 |
Family
ID=16754921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60220688A Expired - Lifetime JP2633231B2 (ja) | 1985-10-03 | 1985-10-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2633231B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09121124A (ja) * | 1995-10-25 | 1997-05-06 | Fujitsu Ltd | ダブルバランス型ミキサ回路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5030475B2 (ja) * | 1971-08-09 | 1975-10-01 | ||
| JPS5696721U (ja) * | 1979-12-26 | 1981-07-31 | ||
| JPS56162542A (en) * | 1980-05-19 | 1981-12-14 | Nec Corp | Exclusive or circuit using field effect transistor |
| JPS56164565A (en) * | 1980-05-22 | 1981-12-17 | Yasukawa Seiki Kk | Lead frame and manufacture thereof |
| JPS5825050U (ja) * | 1981-08-11 | 1983-02-17 | 株式会社東芝 | 集積回路パツケ−ジのリ−ド端子配設構造 |
| JPS5831583A (ja) * | 1981-08-19 | 1983-02-24 | Mitsubishi Electric Corp | 半導体論理回路装置 |
| JPS607210A (ja) * | 1983-06-24 | 1985-01-16 | Matsushita Electric Ind Co Ltd | ダブルバランスドミキサ装置 |
| JPS6096846U (ja) * | 1983-12-09 | 1985-07-02 | 日本電気株式会社 | 半導体集積回路装置 |
| JPS60183764A (ja) * | 1984-03-02 | 1985-09-19 | Oki Electric Ind Co Ltd | ＧａＡｓ論理回路装置 |
-
1985
- 1985-10-03 JP JP60220688A patent/JP2633231B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6279674A (ja) | 1987-04-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |