JPH09128296A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH09128296A JPH09128296A JP7285611A JP28561195A JPH09128296A JP H09128296 A JPH09128296 A JP H09128296A JP 7285611 A JP7285611 A JP 7285611A JP 28561195 A JP28561195 A JP 28561195A JP H09128296 A JPH09128296 A JP H09128296A
- Authority
- JP
- Japan
- Prior art keywords
- data
- cache memory
- processor
- memory
- main memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】キャッシュメモリのヒット率の向上とデータ処
理時間の短縮。 【解決手段】使用頻度の低いデータ配列の読みだし処理
を大量に行う場合、処理開始前に必要なデータのアドレ
スをメインメモリ３のデータ転送用コントローラ７に知
らせメインメモリ３からキャシュメモリ２へのデータ転
送を先行的に行う。
理時間の短縮。 【解決手段】使用頻度の低いデータ配列の読みだし処理
を大量に行う場合、処理開始前に必要なデータのアドレ
スをメインメモリ３のデータ転送用コントローラ７に知
らせメインメモリ３からキャシュメモリ２へのデータ転
送を先行的に行う。
Description
【０００１】
【発明の属する技術分野】本発明はデータ処理装置に関
する。
する。
【０００２】
【従来の技術】マイクロコンピュータ等のデータ処理装
置では、高速のプロセッサから低速のメインメモリを切
り離してデータの読みだしを高速にするために、プロセ
ッサとメインメモリとの間にキャッシュメモリと称すバ
ッファメモリを設ける。このキャッシュメモリには、メ
インメモリに記憶されているデータの使用頻度の高いデ
ータ、あるいは最近使用されたデータが格納されてお
り、プロセッサによるデータの読み出しの際にはこのキ
ャッシュメモリを参照し、データがキャッシュメモリに
格納されていない場合のみメインメモリにアクセスを行
うことにより、データ読みだしの所要時間を短縮する。
置では、高速のプロセッサから低速のメインメモリを切
り離してデータの読みだしを高速にするために、プロセ
ッサとメインメモリとの間にキャッシュメモリと称すバ
ッファメモリを設ける。このキャッシュメモリには、メ
インメモリに記憶されているデータの使用頻度の高いデ
ータ、あるいは最近使用されたデータが格納されてお
り、プロセッサによるデータの読み出しの際にはこのキ
ャッシュメモリを参照し、データがキャッシュメモリに
格納されていない場合のみメインメモリにアクセスを行
うことにより、データ読みだしの所要時間を短縮する。
【０００３】
【発明が解決しようとする課題】上述のような従来の構
成ではメインメモリの一部の使用頻度の高いデータがキ
ャッシュメモリにコピーして格納されているので、使用
頻度の高いデータのアクセスが多い場合はプロセッサに
よる全メモリアクセス回数に対するキャッシュメモリの
アクセス数、即ちヒット率は高くなるが、次々と新しい
データ処理を行わなければならない場合はほとんどミス
ヒットになってしまい処理の高速化がなされないという
問題がある。
成ではメインメモリの一部の使用頻度の高いデータがキ
ャッシュメモリにコピーして格納されているので、使用
頻度の高いデータのアクセスが多い場合はプロセッサに
よる全メモリアクセス回数に対するキャッシュメモリの
アクセス数、即ちヒット率は高くなるが、次々と新しい
データ処理を行わなければならない場合はほとんどミス
ヒットになってしまい処理の高速化がなされないという
問題がある。
【０００４】また、例えば画像処理のフィルタリングの
ような大量のデータ演算が必要とされ、同一のデータが
ある一定の複数回アクセスされる場合、従来では画像メ
モリからラインバッファに画像データが転送され積和演
算後に結果を出力する並列処理が行われており、これに
はフィルタリング専用の回路を必要としているが、マト
リクスが大きくなり局所領域が大きくなるのに応じて、
画像処理演算部の回路が大きくなるか、もしくは演算速
度が遅くなるという問題が生じる。
ような大量のデータ演算が必要とされ、同一のデータが
ある一定の複数回アクセスされる場合、従来では画像メ
モリからラインバッファに画像データが転送され積和演
算後に結果を出力する並列処理が行われており、これに
はフィルタリング専用の回路を必要としているが、マト
リクスが大きくなり局所領域が大きくなるのに応じて、
画像処理演算部の回路が大きくなるか、もしくは演算速
度が遅くなるという問題が生じる。
【０００５】本発明は次々と新しいデータ処理を行わな
ければならない場合、ほとんどミスヒットになってしま
い処理の高速化がなされないという問題を解決すべく、
処理が終了し再利用されないデータのキャッシュメモリ
への格納を防ぎ、データをメインメモリから先行読み出
しし必要な時に当該データを先にキャッシュメモリに存
在させることによりプロセッサの処理の高速化を図り、
また従来専用回路を用いていた画像処理演算では、専用
回路を使用せず、画像処理演算が開始されると画像デー
タを予めキャッシュメモリに格納しておき、設定された
ある一定の回数アクセスされた画像データではその画像
データを廃棄しさらなる画像データを次々にキャッシュ
メモリに取り込む事により、画像処理演算部を小型化し
画像処理速度を高速にするデータ処理装置の提供を目的
とする。
ければならない場合、ほとんどミスヒットになってしま
い処理の高速化がなされないという問題を解決すべく、
処理が終了し再利用されないデータのキャッシュメモリ
への格納を防ぎ、データをメインメモリから先行読み出
しし必要な時に当該データを先にキャッシュメモリに存
在させることによりプロセッサの処理の高速化を図り、
また従来専用回路を用いていた画像処理演算では、専用
回路を使用せず、画像処理演算が開始されると画像デー
タを予めキャッシュメモリに格納しておき、設定された
ある一定の回数アクセスされた画像データではその画像
データを廃棄しさらなる画像データを次々にキャッシュ
メモリに取り込む事により、画像処理演算部を小型化し
画像処理速度を高速にするデータ処理装置の提供を目的
とする。
【０００６】
【課題を解決するための手段】本発明のデータ処理装置
は、再利用されないデータ列の処理であることを示すフ
ラグと、再利用されないデータの処理が終了しキャッシ
ュメモリに格納されたデータが不必要となったことを示
すフラグと、前記フラグにより不必要と認識したデータ
を廃棄し、前記データが格納されていたキャッシュメモ
リ内のレジスタにメインメモリ内のデータを前記プロセ
ッサからの命令の有無に関わらず予め前記キャッシュメ
モリに転送するコントローラと、データの使用回数が一
意的に決まっている処理では、データのアクセス回数を
設定可能にするためにカウンタを設けた事を特徴とす
る。
は、再利用されないデータ列の処理であることを示すフ
ラグと、再利用されないデータの処理が終了しキャッシ
ュメモリに格納されたデータが不必要となったことを示
すフラグと、前記フラグにより不必要と認識したデータ
を廃棄し、前記データが格納されていたキャッシュメモ
リ内のレジスタにメインメモリ内のデータを前記プロセ
ッサからの命令の有無に関わらず予め前記キャッシュメ
モリに転送するコントローラと、データの使用回数が一
意的に決まっている処理では、データのアクセス回数を
設定可能にするためにカウンタを設けた事を特徴とす
る。
【０００７】図１は本発明によるデータ処理装置のブロ
ック図を示す。従来のキャッシュメモリを有するデータ
処理装置に、キャッシュメモリ２とメインメモリ３の転
送データを監視するデータ監視回路６とデータ転送を担
う転送用コントローラ７とを設ける。次々と新しいデー
タの読みだし処理を行う場合は、プロセッサは処理の開
始前に必要なデータ列の最初のアドレスと最後のアドレ
スを転送用コンローラに知らせる。転送用コントローラ
はプロセッサが必要としているデータのアドレスを保持
しておきアドレス内のデータをメインメモリからキャッ
シュメモリに転送する。キャッシュメモリに転送された
データが再び使われない場合、データが一度プロセッサ
に読み出された事をデータ監視回路が認識し、データを
キャッシュメモリに格納せずにメインメモリに戻す。デ
ータ監視回路はキャッシュメモリ内に空きアドレスが出
来た事を転送用コントローラにデータ線１０４として送
出し、データ線１０４を受け取った転送用コントローラ
は更なる必要とされているデータをメインメモリからキ
ャッシュメモリに転送する。最初に転送用コントローラ
に設定されたアドレスのデータが全て転送されるまで
は、転送用コントローラはメインメモリからキャッシュ
メモリにデータを転送し続け、プロセッサからの要求に
先行してメインメモリ内のデータをキャッシュメモリに
格納する事が可能である。よって次々と新たなデータの
読みだしを行う場合、プロセッサからの要求があってか
らメインメモリからキャッシュメモリにデータが転送さ
れていた従来に比べヒット率が向上し処理速度が高速に
なる。
ック図を示す。従来のキャッシュメモリを有するデータ
処理装置に、キャッシュメモリ２とメインメモリ３の転
送データを監視するデータ監視回路６とデータ転送を担
う転送用コントローラ７とを設ける。次々と新しいデー
タの読みだし処理を行う場合は、プロセッサは処理の開
始前に必要なデータ列の最初のアドレスと最後のアドレ
スを転送用コンローラに知らせる。転送用コントローラ
はプロセッサが必要としているデータのアドレスを保持
しておきアドレス内のデータをメインメモリからキャッ
シュメモリに転送する。キャッシュメモリに転送された
データが再び使われない場合、データが一度プロセッサ
に読み出された事をデータ監視回路が認識し、データを
キャッシュメモリに格納せずにメインメモリに戻す。デ
ータ監視回路はキャッシュメモリ内に空きアドレスが出
来た事を転送用コントローラにデータ線１０４として送
出し、データ線１０４を受け取った転送用コントローラ
は更なる必要とされているデータをメインメモリからキ
ャッシュメモリに転送する。最初に転送用コントローラ
に設定されたアドレスのデータが全て転送されるまで
は、転送用コントローラはメインメモリからキャッシュ
メモリにデータを転送し続け、プロセッサからの要求に
先行してメインメモリ内のデータをキャッシュメモリに
格納する事が可能である。よって次々と新たなデータの
読みだしを行う場合、プロセッサからの要求があってか
らメインメモリからキャッシュメモリにデータが転送さ
れていた従来に比べヒット率が向上し処理速度が高速に
なる。
【０００８】また画像処理でも専用の画像処理演算回路
を用いずに大量のデータ演算の処理が可能である。画像
処理演算では１画像データの使用回数が予め決まってい
る場合があり、１画像データの使用回数を設定可能にす
べくキャッシュメモリにカウンタ５０を付加する（図
２）。図２は本発明のデータ処理装置のメインメモリに
並列に画像メモリ８を設け、画像処理演算を可能にした
データ処理装置のブロック図を示す。前述したようにプ
ロセッサは画像処理演算開始前に必要なデータ列の先頭
と最後のアドレスを転送用コントローラに知らせ、また
１画像データの使用回数をカウンタ５０に設定する。画
像メモリからキャッシュメモリに転送されたデータは、
設定された回数読み出されるまでは１処理が終了しても
キャッシュメモリにデータが保持される。設定回数読み
出されたデータはデータ監視回路が不必要と判定しキャ
ッシュメモリには格納されずメインメモリにもどされ次
なるプロセッサが必要としているデータを画像メモリか
らキャッシュメモリに転送する。
を用いずに大量のデータ演算の処理が可能である。画像
処理演算では１画像データの使用回数が予め決まってい
る場合があり、１画像データの使用回数を設定可能にす
べくキャッシュメモリにカウンタ５０を付加する（図
２）。図２は本発明のデータ処理装置のメインメモリに
並列に画像メモリ８を設け、画像処理演算を可能にした
データ処理装置のブロック図を示す。前述したようにプ
ロセッサは画像処理演算開始前に必要なデータ列の先頭
と最後のアドレスを転送用コントローラに知らせ、また
１画像データの使用回数をカウンタ５０に設定する。画
像メモリからキャッシュメモリに転送されたデータは、
設定された回数読み出されるまでは１処理が終了しても
キャッシュメモリにデータが保持される。設定回数読み
出されたデータはデータ監視回路が不必要と判定しキャ
ッシュメモリには格納されずメインメモリにもどされ次
なるプロセッサが必要としているデータを画像メモリか
らキャッシュメモリに転送する。
【０００９】
【発明の実施の形態】本発明の一実施例について図１お
よび図２を用いて説明する。図１は本発明の一実施例の
ブロック図を示し、２はプロセッサ１とメインメモリ３
に介在するキャシュメモリであり、メインメモリの最近
使われたデータの一部を格納している。またキャッシュ
メモリは４ウェイで、３ウェイはメインメモリからの読
みだし専用キャッシュとし、１ウェイがメインメモリへ
のライトバック専用キャッシュとする。プロセッサから
これから必要とするデータの先頭と最後のアドレスがデ
ータ線１０１として転送用コントローラ７に送出され
る。信号１０１を受け取った転送用コントローラはプロ
セッサが必要としているデータ列の先頭と最後のアドレ
スを保持するレジスタを持ち、先頭のアドレスのデータ
から順次メインメモリからキャッシュメモリにデータを
転送する。メインメモリからキャッシュメモリへのデー
タ転送と並列してプロセッサはキャッシュメモリからデ
ータの読みだしを行う。プロセッサは処理するデータが
一度しか使われることがない場合は予めデータ監視回路
に信号線１０２として伝え、データ監視回路はキャッシ
ュメモリ内のデータが一度読み出されキャッシュメモリ
に保持する必要がない事を判断すると、データをキャッ
シュメモリのライトバック専用キャッシュに格納する。
読みだし専用キャッシュに空きのアドレスが出来るとデ
ータ監視回路は信号線１０４で転送用コントローラに情
報を伝え、転送用コントローラは更なるプロセッサが必
要としているデータをメインメモリからキャッシュメモ
リへと転送を続ける。
よび図２を用いて説明する。図１は本発明の一実施例の
ブロック図を示し、２はプロセッサ１とメインメモリ３
に介在するキャシュメモリであり、メインメモリの最近
使われたデータの一部を格納している。またキャッシュ
メモリは４ウェイで、３ウェイはメインメモリからの読
みだし専用キャッシュとし、１ウェイがメインメモリへ
のライトバック専用キャッシュとする。プロセッサから
これから必要とするデータの先頭と最後のアドレスがデ
ータ線１０１として転送用コントローラ７に送出され
る。信号１０１を受け取った転送用コントローラはプロ
セッサが必要としているデータ列の先頭と最後のアドレ
スを保持するレジスタを持ち、先頭のアドレスのデータ
から順次メインメモリからキャッシュメモリにデータを
転送する。メインメモリからキャッシュメモリへのデー
タ転送と並列してプロセッサはキャッシュメモリからデ
ータの読みだしを行う。プロセッサは処理するデータが
一度しか使われることがない場合は予めデータ監視回路
に信号線１０２として伝え、データ監視回路はキャッシ
ュメモリ内のデータが一度読み出されキャッシュメモリ
に保持する必要がない事を判断すると、データをキャッ
シュメモリのライトバック専用キャッシュに格納する。
読みだし専用キャッシュに空きのアドレスが出来るとデ
ータ監視回路は信号線１０４で転送用コントローラに情
報を伝え、転送用コントローラは更なるプロセッサが必
要としているデータをメインメモリからキャッシュメモ
リへと転送を続ける。
【００１０】次に画像処理演算の場合の実施例を図２を
用いて示す。画像処理演算の場合はメインメモリと並列
に画像メモリを設ける。図２では画像データのアクセス
回数を設定可能にするためキャッシュコントローラの内
部にカウンタ５０を設ける。プロセッサ１はこれから行
われる画像処理演算の１画像データの使用回数を信号線
１０６としてカウンタ５０に伝え設定する。前述のよう
に画像処理演算開始前にプロセッサは転送用コントロー
ラに必要なデータ列の先頭と最後のアドレスをデータ線
１０１として伝え、転送用コントローラはアドレスをレ
ジスタに保持しアドレス内の画像データをキャッシュメ
モリに転送する。キャッシュメモリに転送された画像デ
ータは先に設定された使用回数をデータのタグとして付
加されプロセッサからの読みだし毎にカウンタの値が
（−１）される。１画像データの読みだし回数が設定値
に満たない場合は、データアクセス後も読みだし専用キ
ャッシュに画像データは保持されるが、読みだし回数が
設定値に達した時、即ちデータのカウンタが０になった
場合はデータ監視回路がデータが不必要になった事を認
識してライトバック専用キャッシュにデータを格納す
る。読み出し専用キャッシュに空きのアドレスが出来る
と、データ監視回路は信号線１０４で転送用コントロー
ラに情報を伝え、転送用コントローラは更なるプロセッ
サが必要としているデータをメインメモリからキャッシ
ュメモリへと転送を続ける。
用いて示す。画像処理演算の場合はメインメモリと並列
に画像メモリを設ける。図２では画像データのアクセス
回数を設定可能にするためキャッシュコントローラの内
部にカウンタ５０を設ける。プロセッサ１はこれから行
われる画像処理演算の１画像データの使用回数を信号線
１０６としてカウンタ５０に伝え設定する。前述のよう
に画像処理演算開始前にプロセッサは転送用コントロー
ラに必要なデータ列の先頭と最後のアドレスをデータ線
１０１として伝え、転送用コントローラはアドレスをレ
ジスタに保持しアドレス内の画像データをキャッシュメ
モリに転送する。キャッシュメモリに転送された画像デ
ータは先に設定された使用回数をデータのタグとして付
加されプロセッサからの読みだし毎にカウンタの値が
（−１）される。１画像データの読みだし回数が設定値
に満たない場合は、データアクセス後も読みだし専用キ
ャッシュに画像データは保持されるが、読みだし回数が
設定値に達した時、即ちデータのカウンタが０になった
場合はデータ監視回路がデータが不必要になった事を認
識してライトバック専用キャッシュにデータを格納す
る。読み出し専用キャッシュに空きのアドレスが出来る
と、データ監視回路は信号線１０４で転送用コントロー
ラに情報を伝え、転送用コントローラは更なるプロセッ
サが必要としているデータをメインメモリからキャッシ
ュメモリへと転送を続ける。
【００１１】
【発明の効果】本発明は再利用されないデータもしくは
画像処理演算などの使用回数が一意的に決まっているデ
ータの読みだし処理で、プロセッサが必要としているデ
ータ配列のアドレスを予めメインメモリ，キャッシュメ
モリ間のデータ転送コントローラに認識させ、プロセッ
サからの要求に先行してデータをキャシュメモリに用意
し、不必要になったデータはキャッシュメモリに保持せ
ずさらなるプロセッサが必要としているデータをキャッ
シュメモリに格納可能にすることにより、キャッシュメ
モリのヒット率が向上しデータ処理演算が高速になる。
また従来用いられている画像処理演算の専用回路を設け
る必要がなくなり画像処理演算回路を小型化する。
画像処理演算などの使用回数が一意的に決まっているデ
ータの読みだし処理で、プロセッサが必要としているデ
ータ配列のアドレスを予めメインメモリ，キャッシュメ
モリ間のデータ転送コントローラに認識させ、プロセッ
サからの要求に先行してデータをキャシュメモリに用意
し、不必要になったデータはキャッシュメモリに保持せ
ずさらなるプロセッサが必要としているデータをキャッ
シュメモリに格納可能にすることにより、キャッシュメ
モリのヒット率が向上しデータ処理演算が高速になる。
また従来用いられている画像処理演算の専用回路を設け
る必要がなくなり画像処理演算回路を小型化する。
【図１】本発明の全体構成を示すブロック図。
【図２】本発明の画像処理演算時の構成を示すブロック
図。
図。
【符号の説明】 １…プロセッサ、２…キャッシュメモリ、３…メインメ
モリ、６…データ監視回路、７…転送用コントローラ、
１０，１１…データバス、１０１，１０２，１０４，１
０５…データ線。
モリ、６…データ監視回路、７…転送用コントローラ、
１０，１１…データバス、１０１，１０２，１０４，１
０５…データ線。
Claims (2)
- 【請求項１】プロセッサによるデータ処理に際して、前
記プロセッサの処理時間を短縮するために、前記プロセ
ッサとメインメモリとの間にキャッシュメモリを備えた
データ処理装置において、再利用されないデータである
ことを示すフラグと、再利用されないデータの処理が終
了し前記キャッシュメモリに格納されたデータが不必要
となったことを示すフラグと、前記フラグにより不必要
と認識したデータを廃棄し、前記データが格納されてい
た前記キャッシュメモリ内のレジスタに前記メインメモ
リ内のデータを前記プロセッサからの命令の有無に関わ
らず予め前記キャッシュメモリに転送するコントローラ
とを備えたことを特徴とするデータ処理装置。 - 【請求項２】プロセッサによるデータ処理に際して、前
記プロセッサの処理時間を短縮するために前記プロセッ
サとメインメモリとの間にキャッシュメモリを備えたデ
ータ処理装置において、ある一定の処理においてデータ
の使用回数が一意的に決まる場合、データのアクセス回
数を設定可能にするためにカウンタを設けたことを特徴
とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7285611A JPH09128296A (ja) | 1995-11-02 | 1995-11-02 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7285611A JPH09128296A (ja) | 1995-11-02 | 1995-11-02 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09128296A true JPH09128296A (ja) | 1997-05-16 |
Family
ID=17693775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7285611A Pending JPH09128296A (ja) | 1995-11-02 | 1995-11-02 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09128296A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2427723A (en) * | 2005-06-29 | 2007-01-03 | Sigmatel Inc | Controlling clock speed in a system having plural master devices. |
| JP2011141831A (ja) * | 2010-01-08 | 2011-07-21 | Toshiba Corp | マルチコアシステム |
-
1995
- 1995-11-02 JP JP7285611A patent/JPH09128296A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2427723A (en) * | 2005-06-29 | 2007-01-03 | Sigmatel Inc | Controlling clock speed in a system having plural master devices. |
| GB2427723B (en) * | 2005-06-29 | 2010-11-17 | Sigmatel Inc | System and method of managing clock speed in an electronic device |
| JP2011141831A (ja) * | 2010-01-08 | 2011-07-21 | Toshiba Corp | マルチコアシステム |
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