JPH09128971A - 複数ポートメモリ - Google Patents

Abstract

(57)【要約】 【課題】 小さな占有面積で大きなスループットを実現
でき、１ポートＳＲＡＭのアクセス時間程度の待ち時間
でレジスタにデータを転送できる複数ポートメモリを提
供すること。 【解決手段】 ２ポートメモリを、２つの入力ポート(6
0,61)と２つの出力ポート(73,74)および１ポートＳＲＡ
Ｍ回路(406)で構成し、レジスタファイルへデータを転
送する出力ポートは出力ポート(73)に限定し、出力ポー
ト(74)はレジスタファイルへデータを転送しない出力専
用のポートとする。１ポートＳＲＡＭ回路への２回のア
クセスをパイプライン動作させて、２つの入力ポート(6
0,61)の受け付けたアクセスのうち、レジスタファイル
へデータを転送する必要があるアクセスを最初に実行
し、レジスタファイルへデータを転送する必要がないア
クセスを最初のアクセスから1/2サイクル遅らせて開始
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は時分割アクセス可能
な複数ポートメモリに関し、特に小さな占有面積で大き
なスループットを実現でき、ＳＲＡＭのアクセス時間程
度の待ち時間でレジスタファイルに読み出しデータを転
送可能な複数ポートメモリに関する。

【０００２】

【従来の技術】従来からＣＭＯＳマイクロプロセッサの
分野においては、スーパスケーラなどの並列処理技術の
導入や加工技術の微細化および回路的な工夫などにより
処理速度などの性能向上が試みられている。そして、既
に４命令以上の複数命令を同時発行できるマイクロプロ
セッサが発表されており、性能向上の手法としてスーパ
スケーラ方式、ＶＬＩＷ（Ｖery Ｌong Ｉnstruction
Ｗord）方式などの細粒度並列処理技術は今後重要な地
位を占めると予想される。また、デバイスの微細化や回
路的な工夫により動作周波数および集積度の向上も進め
られており、既に動作周波数が２００ＭＨｚから３００
ＭＨｚに達するＣＭＯＳマイクロプロセッサが発表され
ている。これらの高性能マイクロプロセッサの最大性能
を引き出すためには、演算速度に見合った命令およびデ
ータのメモリバンド幅を確保する必要があり、キャッシ
ュメモリシステムによって如何に実効のメモリバンド幅
を大きくできるかが、マイクロプロセッサの実効性能向
上の鍵となっている。このようなキャッシュメモリシス
テムの高性能化の要求に応える一つの方法として、メモ
リ回路の高速化を図ることが挙げられる。

【０００３】メモリ回路の高速化の試みとして、同期回
路を用いたメモリのアクセス時間の短縮とウエーブパイ
プライン動作の実現が提案されている。例えば、同期式
の高速ＣＭＯＳ ＳＲＡＭ回路として、米国特許第４，
９８５，６４３号明細書に記載されている回路、あるい
は、アイ イー イー イー ジャーナル オブ ソリッドス
テイト サーキッツ ボリューム26 ナンバー11 1991年
ページ1577-1585(IEEEJournal of Solid-State Circuit
s ,Vol. 26, No. 11, November 1991, pp. 1577-1585)
に記載されている回路が知られている。この従来のセル
フリセット回路は、回路をパルス動作させることによっ
て通常のＣＭＯＳ回路に比べ入力容量を１／２程度にし
て高速化を達成することができる。また、ウエーブパイ
プライン動作を取り入れることによって、実効チャネル
長０．５μｍのＣＭＯＳデバイスでアクセス時間約４ｎ
ｓ，サイクル時間２ｎｓの同期式ＳＲＡＭが実現されて
いた。さらに、従来のセルフリセット回路は、出力信号
のリセットのためのパルス(リセットパルス)を出力信号
から生成するため、信号の変化した回路にのみリセット
パルスが供給され、外部から一括してクロックを供給す
る方式のダイナミック回路に比べて無効なクロックによ
る電力消費がなく低電力化も達成されていた。

【０００４】メモリ回路の高速化の他の試みとしては、
例えば、アイ イー イー イー ジャーナル オブ ソリッ
ドステイト サーキッツ ボリューム30 ナンバー4 1995
年 ページ487-490(IEEE Journal of Solid-State Circu
its ,Vol. 30, No. 4, April1995, pp. 487-490)に記載
された回路が知られている。この従来のＣＭＯＳ ＳＲ
ＡＭ回路では、センス回路を２重化して安定なウエーブ
パイプライン動作を実現していた。

【０００５】スーパスケーラプロセッサのように、同時
に多数命令を発行できるマイクロプロセッサのキャッシ
ュメモリでは、同時発行命令数の増大に伴い、キャッシ
ュメモリにアクセスするload/store命令の複数同時実行
の要求が増している。このためにキャッシュメモリのア
クセスポートが複数必要となる。また、マルチプロセッ
サシステムのキャッシュメモリの一貫性を保証するため
のスヌーププロトコルに対応するためにもキャッシュの
タグメモリは複数ポートを備えることが望まれている。
既に、複数ポートを備えたキャッシュメモリを内蔵する
マイクロプロセッサや複数ポートを備えたキャッシュメ
モリチップが発表されている。複数ポートを備えたメモ
リ(すなわち、多ポートメモリ)を実現する方法として、
多ポートメモリセルを用いる方法、インタリーブによる
方法(バンク分割による方法)、時分割アクセスにより擬
似的に多ポートメモリを実現する方法などが知られてい
る。

【０００６】以上述べたような複数ポートを備えたキャ
ッシュメモリチップの例として、アイ エス エス シー
シー 1994年 ページ262-263(ISSCC, 1994, pp. 262-26
3)に記載された３ポートメモリが知られている。この従
来の３ポートメモリでは、内部のＣＭＯＳ ＳＲＡＭ回
路をパイプライン動作させることで、サイクル時間１５
ｎｓの期間に内部のＣＭＯＳ ＳＲＡＭ回路を３回アク
セス(時分割アクセス)するようにして、１ポートメモリ
セルを用いて擬似的な３ポートメモリを実現している。
この疑似的な３ポートメモリは、１ポートメモリセルを
用いることにより大幅な占有面積の低減を達成すること
ができる。

【０００７】キャッシュメモリシステムの高性能化の他
の試みとしては、キャッシュにプリフェッチ機能を持た
せる方法が挙げられる。例えば、アイ イー イー イー
マイクロ 1994年 8月 ページ59-67(IEEE Micro, August
1994, pp. 59-67)に記載されたものは、プリフェッチ
を行うことにより最初のアクセスによるキャッシュミス
を避けることを可能としてヒット率を改善している。し
かしながら、このようなキャッシュにプリフェッチ機能
を持たせる手法では、最悪の場合、キャッシュに必要な
スループットが主記憶のスループットの２倍に達してし
まうという問題があることも指摘されている（例えば、
情報処理学会論文誌 ボリューム34 ナンバー4 1993年
ページ669-680参照）。キャッシュのスループットを大
きくするためには、キャッシュメモリのポート数を増加
させる必要がある。

【０００８】

【発明が解決しようとする課題】上述したように、従来
の多ポートセルを用いた多ポートメモリには、占有面積
が大きくなるという問題があり、また、インタリーブに
よる多ポートメモリには、異なるポートから同一バンク
に同時にアクセスする場合に競合が発生し、実効スルー
プットが低下する問題があった。時分割アクセスによる
多ポートメモリには、上記の問題がなく、小さな占有面
積が実現でき、競合の問題もないので高いスループット
が得られる利点がある。しかしながら、従来の時分割ア
クセスによる多ポートメモリ回路(アイ エス エス シー
シー 1994年 ページ262-263(ISSCC, 1994, pp. 262-26
3)参照)には、次のような別の問題がある。

【０００９】図１３は従来の時分割アクセスによる多ポ
ートメモリ回路のアクセス概念図である。図１３を用い
て従来の多ポートメモリ回路の問題点を説明する。図１
３は２ポ-トメモリを実現する場合のアクセスの様子を
表わしている。図１３中の実線の矢印500,501,502,503
は内部の１ポートＳＲＡＭのアクセスを表わす。破線50
6,507,508,509はタイミング調整のための待ち時間を、
実線の矢印510,511は出力ポートから外部への信号の伝
達を、クロック31は２ポ-トメモリと外部との同期のた
めの基準クロック信号を表わしている。

【００１０】同図において、時刻0(および時刻2)に、入
力ポートAおよびBにアクセスするアドレスを供給し、時
刻2に出力ポートAおよびBにデータを出力する（ここ
で、サイクル時間は時刻0から時刻2までの期間とす
る）。内部の１ポートＳＲＡＭはアクセス500とアクセ
ス501の２回アクセスされ、２回目のアクセス501が終っ
てから、時刻2において、２度のアクセスで得られたデ
ータを出力ポートAおよびBに出力することになるので、
１回目のアクセスの結果は待ち時間508の間待つことに
なりアクセス時間が大きくなるという問題がある。つま
り、従来の時分割アクセスによる多ポートメモリではア
クセス時間が増大するという問題がある。

【００１１】一方、１回目のアクセスの待ち時間508を
なくすためには、パイプラインの１ステージの時間を半
分にすればよいが（図１３の例では、１サイクルは時刻
0から時刻2までの期間であるが、これを半分にして１サ
イクルを時刻0から時刻1までの期間とする）、これは、
メモリの出力を受け取るレジスタファイルなどの周辺回
路を２倍のサイクル周波数で動作させなくてはならなく
なる。さらに、高速化のために内部のＳＲＡＭをパイプ
ライン動作させることによって１回目のアクセス500と
２回目のアクセス501を重複させることも可能である
が、その場合はメモリ出力を受け取る回路の動作周波数
（タイミング）もそれに合わせなければならず、メモリ
のパイプライン化はレジスタファイルなどの周辺の回路
におよぼす影響が大きい。このように、メモリスループ
ットを改善するためにメモリを完全にパイプライン動作
させると、周辺の回路が複雑になるという問題がある。

【００１２】さらに、上述した問題以外に、多ポートメ
モリ回路の実際の用途に関して、次のような問題があ
る。例えば、１次キャッシュを例に挙げて説明すると、
実際に多数のメモリアクセスを同時に行なおうとする場
合、それら全てのアクセスがレジスタファイルへのロー
ド(load)命令のためのアクセスというわけではなく、レ
ジスタファイルへのデータの転送が必要ないメモリアク
セスが含まれている場合も多い。例えば、ストア(stor
e)命令のためのメモリへの書き込みや、キャッシュミス
後のリプレースのための書き込み（refillあるいはrelo
ad）、あるいはスヌープのためのタグの読み出し、ソフ
トウエアプリフェッチのためにキャッシュにプリフェッ
チしようとするデータが存在するかどうかを確認するた
めのキャッシュの読み出し(プリフェッチルックアッ
プ；pre-fetch lookup、ミスした場合に、そのデータを
キャッシュにプリフェッチする)、連想書き込みのため
のヒット判定のための読み出しなどは、レジスタファイ
ルへデータを転送する必要はない。

【００１３】２つのアクセスを同時に行なう場合につい
て考える。仮に、同時に行なわれる２つのアクセスのう
ち１つが、レジスタファイルへのロード(load)命令、も
う一方が、キャッシュミス後のリプレースのための書き
込みであるとする。このようなとき、図１３の方法で
は、入力ポートAあるいはBのどちらからアクセスしても
レジスタファイルへのデータの転送は時刻2まで待たな
ければならない。実際にデータを読み出す必要があるア
クセスは２つのアクセスの一方（レジスタファイルへの
load命令）だけなので、図１３のアクセス500にレジス
タファイルへのロード(load)命令のための読み出しを割
当て、アクセス501に書き込みのアクセスを割り当てれ
ば、時刻1の時点で、レジスタファイルへのデータの転
送が可能になるはずであるが、上述した従来の方法では
時刻2まで待たなければならない。このように、従来の
時分割アクセスによる多ポートメモリでは、実際の応用
まで含めた最適化が図られていないという問題がある。
本発明の第１の目的は、上記の問題を解決するために、
時分割アクセスによる複数ポートメモリ回路のアクセス
の順番の最適化を図り、レジスタファイルへのロード(l
oad)命令のための読み出しのアクセス時間の増大のな
い、時分割アクセスによる複数ポートメモリを提供する
ことにある。

【００１４】また、従来の高速メモリ回路(IEEE Journa
l of Solid-State Circuits, Vol.26,No. 11, November
1991, pp. 1577-1585、あるいはIEEE Journal of Soli
d-State Circuits,Vol. 30, No. 4, April 1995, pp. 4
87-490参照)では、ＣＭＯＳＳＲＡＭのウエーブパイプ
ライン動作を達成していたが、時分割アクセスによる複
数ポートメモリ回路への応用とその具体的な回路構成に
ついては触れられていない。本発明の第２の目的は、従
来のウエーブパイプラインＣＭＯＳ ＳＲＡＭを応用
し、従来回路では考慮されていない複数ポートメモリ回
路に好適な時分割アクセスの制御回路および内部のＳＲ
ＡＭ回路の具体的構成を提供することにある。

【００１５】

【課題を解決するための手段】上記第１の目的を達成す
るために、本発明の一実施形態（図２,図３）によれ
ば、２ポートメモリ（一般的に２以上のポートを持つ複
数ポートメモリでも可であるが簡単のために２ポートメ
モリの場合で示す）を、２つのアドレス入力ポート(60,
61)と２つのデータ出力ポート(73,74)および内部の１ポ
ートＳＲＡＭ回路(406)で構成し、レジスタファイルへ
データを転送する出力ポートは一方の出力ポート(73)に
限定し、もう一方の出力ポート(74)はレジスタファイル
へデータを転送しない出力専用のポートとする。内部の
１ポートＳＲＡＭ回路への２つの(時分割の)アクセス
(図３の500,501)は、パイプライン動作させて、２つの
アドレス入力ポート(60,61)の受け付けたアクセスのう
ち(時刻0、時刻2にアドレスを受け取るものとする)、レ
ジスタファイルへデータを転送する必要があるアクセス
(500)を最初に実行し(時刻0から時刻2)、レジスタファ
イルへデータを転送する必要がないアクセス(501)を最
初のアクセスから1/2サイクル遅らせて開始する(時刻
1)。

【００１６】レジスタファイルへデータを転送する必要
があるアクセス(500)が終了した時点(時刻2)で、レジス
タファイルへデータを転送する出力ポート(73)から、デ
ータを出力する(504)。２回目のアクセス(501)はレジス
タファイルへデータを転送する必要がないアクセス、例
えばstore命令のためのメモリへの書き込み、キャッシ
ュミス後のリプレースのための書き込み（refillあるい
はreload）、プリフェッチルックアップ(pre-fetch loo
kup)などに限定する。さらに多くのポートが必要な場合
は多ポートメモリセルと組み合わせる。

【００１７】上記第２の目的を達成するために、本発明
の一実施形態（図１,図４）によれば、２ポートメモリ
を構成する内部の１ポートＳＲＡＭ回路の入力回路(セ
レクタ)を、２入力１出力のマルチプレクサ(400,401)、
立ち下がり(あるいは立上り)時刻が(２ポートメモリの)
1/2サイクルずれた内部クロック信号(10,11)、該内部ク
ロック信号(10,11)とマルチプレクサ出力信号(50,51)の
論理を作るＰチャネルＭＯＳトランジスタ（あるいはＮ
チャネルＭＯＳトランジスタ、以下それぞれＰＭＯＳ,
ＮＭＯＳと略する）(200,201,202,203)、フリップフロ
ップ(インバータ300と301から構成される)およびリセッ
トトランジスタ(100)で構成する。

【００１８】内部クロック信号の一方(10)とマルチプレ
クサ出力信号の一方(50)の論理を作るＰＭＯＳ(200,20
1)と内部クロック信号のもう一方(11)とマルチプレクサ
出力のもう一方(51)の論理を作るＰＭＯＳ(202,203)を
並列に接続し、その出力(40)にフリップフロップ（イン
バータ300と301から構成される）、リセットトランジス
タ(100)のドレインを接続する。リセットトランジスタ
(100)のゲート電極(52)には出力(40)と同相で所定の時
刻遅れた信号(52)を加える。

【００１９】上記第１，第２の目的を達成するために、
本発明の一実施形態によれば、２ポートメモリを構成す
る内部の１ポートＳＲＡＭ回路への入力回路となるマル
チプレクサ(図１の400,401)の制御信号(30)を発生する
ために、図６に示すように、２つのポートからのアクセ
スのそれぞれがロード(load)命令であるかどうかを示す
信号(22,25)を、読み出しを示す信号（23,26），書き込
みを示す信号（24,27）とは別に設ける。ロード(load)
命令を示す信号(22,25)、読み出しを示す信号（23,2
6）、書き込みを示す信号（24,27）を用いて、２つの入
力ポートからのアクセスのどちらかがロード(load)命令
である場合はそのロード(load)命令を優先してアクセス
する(図３の500)。２つのポートからのアクセスがとも
にロード(load)命令である場合はどちらか一方にのみア
クセスを許し、もう一方は別サイクルに再度アクセスし
（図６,図７参照）、レジスタファイルへデータを転送
する出力ポート(73)からデータを出力する(504)。ま
た、レジスタファイルへデータを転送する必要がないア
クセス(501)は最初のアクセスから1/2サイクル遅らせて
開始する。

【００２０】

【発明の実施の形態】本発明の代表的な実施形態（図
２,図３）では、２ポートメモリを２つのアドレス入力
ポート(60,61)と２つのデータ出力ポート(73,74)および
内部の１ポートＳＲＡＭ回路(406)で構成することで、
占有面積を低減することができる。レジスタファイルへ
データを転送する出力ポートを一方の出力ポート(73)に
限定し、２つのアドレス入力ポート(60,61)の受け付け
たアクセスのうちレジスタファイルへデータを転送する
必要があるアクセス(500)を最初に実行し、さらにレジ
スタファイルへデータを転送する必要があるアクセス(5
00)が終了した時点で、レジスタファイルへデータを転
送する出力ポート(73)から、データを出力する(504)こ
とで、時分割アクセスを行ないながら、アドレスアクセ
ス時間とほぼ同じlatency(時刻0から時刻2の期間、ある
いは途中のサイクル時間)でレジスタファイルへデータ
を転送することが可能となる。

【００２１】内部の１ポートＳＲＡＭ回路への２つの
(時分割の)アクセス(500,501)のうち、レジスタファイ
ルへデータを転送する必要がないアクセス(501)を最初
のアクセスから1/2サイクル遅らせて開始し、２回目の
アクセス(501)はレジスタファイルへデータを転送する
必要がないアクセス（store命令のためのメモリへの書
き込み、refillあるいはreload、pre-fetch lookupな
ど）に限定することで、時分割の２ポートメモリとして
動作させながら、最初に実行するアクセス(500)のデー
タ出力(504)に２回目のアクセス(501)が影響しないよう
にできる。さらに多くのポートが必要な場合は多ポート
メモリセルと組み合わせることで、すべてのアクセスポ
ートを多ポートメモリセルを用いて実現する場合より
も、占有面積を低減できる。

【００２２】本発明の代表的な実施形態（図１,図４）
では、２ポートメモリを構成する内部の１ポートＳＲＡ
Ｍ回路の入力回路(アドレスバッファ回路)を、２入力１
出力のマルチプレクサ(400,401)、内部クロック信号(1
0,11)とマルチプレクサ出力(50,51)の論理を作るＰＭＯ
Ｓ(200,201,202,203)、フリップフロップ(300,301)およ
びリセットトランジスタ(100)で構成し、内部クロック
信号の一方(10)とマルチプレクサ出力の一方(50)の論理
を作るＰＭＯＳ(200,201)と1/2サイクルずれたもう一方
の内部クロック信号(11)とマルチプレクサ出力のもう一
方(51)の論理を作るＰＭＯＳ(202,203)を並列に接続す
ることで、2対1マルチプレクサ(400)で選ばれたポート
のアドレス(50)のアクセスを時刻0に開始し、もう一方
の2対1マルチプレクサ(401)で選ばれたポートのアドレ
ス(51)のアクセスを1/2サイクルずれた時刻1に開始する
ことが可能となる。

【００２３】出力(40)にフリップフロップ(300,301)を
接続することで、出力(40)がハイインピーダンスとなる
ことを避けることができ安定な動作が達成される。出力
(40)にリセットトランジスタ(100)のドレインを接続
し、リセットトランジスタ(100)のゲート電極(52)には
出力(40)と同相で所定の時刻遅れた信号(52)を加えるこ
とで、リセットトランジスタ(100)のゲート容量が入力
(50,51,10,11)の容量に含まれないようできるので高速
化が達成される。

【００２４】本発明の代表的な実施形態（図６,図７）
では、２つのポートからのアクセスのそれぞれがロード
(load)命令であるかどうかを示す信号(22,25)、読み出
しを示す信号（23,26）、書き込みを示す信号(24,27)を
設けて、２ポートメモリを構成する内部の１ポートＳＲ
ＡＭ回路への入力回路となるマルチプレクサ(400,401)
の制御信号(30)をロード(load)命令であるかどうかを示
す信号(22,25)、読み出しを示す信号(23,26)、書き込み
を示す信号(24,27)から発生し、２つのポートからのア
クセスのどちらかがロード(load)命令である場合はその
ロード(load)命令を優先してアクセスする(500)ことに
より、２つのアドレス入力ポート(60,61)の受け付けた
アクセスのうちレジスタファイルへデータを転送する必
要があるアクセス(500)を最初に実行することが可能と
なる。また、２つのポートからのアクセスがともにロー
ド(load)命令である場合はどちらか一方にのみアクセス
を許し、もう一方は別サイクルに再度アクセスするよう
にすることで、レジスタファイルへデータを転送する出
力ポートを一方の出力ポート(73)に限定でき、出力ポー
トの制御が簡単になる。

【００２５】

【実施例】次に、図面を用いて本発明の時分割アクセス
複数ポートメモリの動作を説明する。以下では、簡単の
ために時分割アクセス２ポートメモリを例にとって説明
するが、後述するように、多ポートメモリセルと組み合
わせることによって多ポートメモリに拡張可能であるこ
とはいうまでもない。図１に本発明の時分割アクセス２
ポートメモリの内部の１ポートＳＲＡＭの入力回路（セ
レクタ，アドレスバッファ回路）の一実施例を、図２に
本発明の時分割アクセス２ポートメモリの一実施例を表
わすブロック図を、図３に本発明の時分割アクセス２ポ
ートメモリのアクセスの概念図を、図４に動作波形（タ
イミングチャート）の一部を示す。

【００２６】図２に示した回路図は、２つのアドレス入
力ポート60(ポートA)および61(ポートB)と、２つのデー
タ出力ポート73(ポート1)および74(ポート2)と、内部の
１ポートＳＲＡＭ回路からなる時分割アクセスによる２
ポートメモリの構成を示している。なお、１ポートＳＲ
ＡＭ回路は、１ポートのメモリセルアレイ406および周
辺のデコ-ド回路405,407などから構成されている。

【００２７】１ポートのメモリセルアレイを時分割アク
セスすることにより２ポートメモリを実現しながら、ア
クセス時間を増大させないために本実施例では次のよう
な工夫を行っている。２つのデータ出力ポート73(ポー
ト1),74(ポート2)のうち、一方のデータ出力ポート73
(ポート1)を、レジスタファイルへデータを転送するた
めの専用の出力ポートとし、もう一方の出力ポート74
(ポート2)をレジスタファイルへデータを転送する必要
がないデータ専用の出力ポートとする。内部の１ポート
ＳＲＡＭ回路への２回の（時分割）アクセス500,501
は、パイプライン動作させ、２つのアドレス入力ポート
60(ポートA),61(ポートB)が、時刻0に受け付けたアクセ
スのうち、レジスタファイルへデータを転送する必要が
あるアクセス500を最初に実行し（時刻0に開始し）、レ
ジスタファイルへデータを転送する必要がないアクセス
501を最初のアクセスから1/2サイクル遅らせて時刻1に
開始する（図３参照）。

【００２８】レジスタファイルへデータを転送する必要
があるアクセス(図３の500）が終了した時点(時刻2)
で、レジスタファイルへデータを転送するデータ出力ポ
ート73(ホ゜ート1)からデータを出力する(図３の504)。これ
により、時分割アクセスを行ないながら、アドレスアク
セス時間とほぼ同じlatency(待ち時間)でレジスタファ
イルへデータを転送することが可能となる。具体的に
は、１回目のアクセス500にはレジスタファイルへデー
タを転送することが必要なロード(load)命令のための読
み出しを優先して割当て、２回目のアクセス501にはレ
ジスタファイルへデータを転送する必要がないアクセ
ス、すなわちstore命令のためのメモリへの書き込み
や、キャッシュミス後のリプレースのための書き込み
（refillあるいはreload）、プリフェッチルックアップ
(pre-fetch lookup)などを割り当てる。これにより、時
分割の２ポートメモリとして動作させながら、最初に実
行するアクセス500のデータ出力504は２回目のアクセス
501に影響されないようにできる。

【００２９】次に、図２の回路の読み出し動作をより詳
細に説明する。時刻0までにアドレス入力ポート60(ポー
トA)および61(ポートB)のアドレスが確定するものとす
る。図２のラッチ402,403はアドレス入力ポート60(ポー
トA)および61(ポートB)のアドレスを保持するためのラ
ッチ回路を示しており、基準クロック信号31(図３参照)
が高レベル(以下"H"と略す)の期間トランスペアレント
となるものとして説明する。時刻0に、それぞれアドレ
ス入力ポート60(ポートA)および61(ポートB)に入力され
たアドレス信号がラッチ402,403からアドレス信号62,63
として出力される。時刻0に、セレクタ(マルチプレク
サ)404によりアドレス信号62,63の一方を選択し、マル
チプレクサ出力信号64,65として出力する。また、時刻1
に、アドレス信号62,63の残りの一方を選択し、マルチ
プレクサ出力信号64,65として出力する。

【００３０】図４にマルチプレクサ出力信号64と基準ク
ロック信号31の関係を示してある。以上から分かるよう
に、セレクタ(マルチプレクサ)404は、同時に加えられ
る２つのアドレス信号62,63を時間的にずれた２つのア
ドレス信号64,65に変換するパラレル-シリアル変換回路
として働く。図２の信号62,63,64,66などは複数の信号
線を表わしており、後に説明する図１，図６などとの信
号の対応関係は、それぞれの複数信号線を示す数字の後
のかっこ内に信号の番号として示してある。なお、本明
細書においては不明瞭にならない限り信号線の符号と信
号の符号とを区別しないで使用することもある。

【００３１】セレクタ(マルチプレクサ)404の制御信号6
6は制御回路408と該制御回路408に入力される制御信号6
7により発生され、上述したようにロード(load)命令の
ためのアクセスを１回目のアクセスに優先して割り当て
る。同図の参照符号405は行デコーダ回路を、407は列デ
コーダ回路を示しており、ラッチ402,403からの出力信
号64,65はそれぞれ行デコーダ回路405と列デコーダ回路
407によりデコードされ、メモリセルアレイ406の１つ
(あるいは読み出し幅分のメモリセル)が選択される。選
択されたメモリセルによりデータ線に電位差が生じる
（図４のデータ線参照）。時刻0に開始されたアクセス
に対応するメモリセルアレイから読み出された信号は増
幅され、ラッチ410に記憶され、時刻1に開始されたアク
セスに対応するメモリセルアレイから読み出された信号
は、ラッチ409に記憶される。つまり、入力ポート60(ポ
ートA)および61(ポートB)のどちらのポートからアクセ
スされたとしても、時刻0に開始されたアクセス(１回目
のアクセス500)の読み出しデータはラッチ410に記憶さ
れ、時刻1に開始されたアクセス(２回目のアクセス50
1、1/2サイクル遅れのアクセス)の読み出しデータはラ
ッチ409に記憶される。

【００３２】ラッチ409,410がデータをラッチするタイ
ミングは、それぞれ、アクセスが開始される時刻1およ
び時刻0から読み出しデータ70および69が確定するまで
の遅延時間とほぼ同じ遅延時間を持ち、ほぼ同じ電源電
圧,温度,プロセス変動依存性を持つ信号によって決めら
れる。ラッチ410の出力(信号72)は時刻0からアクセス時
間程度で得られるので、低い動作周波数のときに、ラッ
チ410の信号が信号を受ける他のラッチを突き抜けない
ようにラッチ411が設けられている。ラッチ411（図中、
ラッチの右端が塗り潰されている）は、基準クロック信
号31が低レベル(以下"L"と略す)の期間トランスペアレ
ントとなるラッチ回路を示す。ラッチ411は基準クロッ
ク信号31が"L"のときトランスペアレントなので、ラッ
チ411の出力ポート73(出力ポート1)のデータは、基準ク
ロック信号31のサイクル時間が１ポートＳＲＡＭ回路の
アクセス時間程度であれば、時刻2までに確定する（図
４参照）。この出力ポート73(ポート1)をデータバス450
に接続する。その後、データバス450に接続されている
レジスタファイルが出力ポート73(ポート1)のデータを
読み込むことで、１ポートＳＲＡＭ回路のアクセス時間
程度のlatency(レイテンシー；待ち時間)でのロード(lo
ad)が可能となる。

【００３３】一方、ラッチ409には、時刻1に開始された
アクセス(２回目のアクセス501、1/2サイクル遅れのア
クセス)の読み出しデータが記憶される。ラッチ409がデ
ータをラッチするタイミングは、時刻1から読み出しデ
ータ(70)が確定するまでの遅延時間とほぼ同じ遅延時間
を持ち、ほぼ同じ電源電圧,温度,プロセス変動依存性を
持つ信号によって決められるので、ラッチ409の出力信
号71は時刻1からアクセス時間程度で確定する。低い動
作周波数のときに、ラッチ409の信号が信号を受ける他
のラッチを突き抜けないようにラッチ412が設けられて
いる。ラッチ412は、クロック31が"H"の期間にトランス
ペアレントとなるラッチ回路を示している。ラッチ412
は基準クロック信号31が"H"のときトランスペアレント
なので、ラッチ412の出力ポート74(ポート2)のデータ
は、時刻3までに確定する（図３,図４参照）。図２の回
路を、例えば、キャッシュのタグメモリとして使う場合
には、この出力ポート74(ポート2)のデータを、比較回
路425に入力し、ヒット判定を行なうことで、キャッシ
ュプリフェッチのためのプリフェッチルックアップ(pre
-fetch lookup)が可能となる。あるいはスヌープのヒッ
ト判定が可能となる。

【００３４】次に、図２の回路の書き込み動作を詳細に
説明する。図２の参照符号75,76は、アドレス入力ポー
ト60(ポートA)および61(ポートB)に対応する書き込みデ
ータの入力ポートを示している。また、参照符号421,42
2は、ラッチ402,403と同じ働きをするラッチ回路を、参
照符号423はセレクタ404と同じ働きをするセレクタを示
す。上述した読みだし動作と同様に、セレクタ423でパ
ラレル-シリアル変換された信号77(書き込みデータ)と
書き込み回路424によりメモリセル406にデータが書き込
まれる。

【００３５】以上説明したように、本発明により、時分
割アクセスにより２ポートメモリを実現しながら、１ポ
ートＳＲＡＭ回路のアクセス時間程度のlatency(待ち時
間)でのロード(load)が可能となる。以上の説明では、
１回目のアクセス500にはロード(load)命令を割り当て
るものとして説明したが、時刻0に受け付けたアクセス
にロード(load)命令が含まれない場合には２つのアドレ
ス入力ポート60,61のどちらを先にアクセスしてもよい
ので、ハ-ドウエアであらかじめ優先ポートを決めてお
くか、あるいは優先ポートを指定する別の信号を設けて
おきその信号の指示に従うようにすることも可能であ
る。図２および図３では時分割の２ポートメモリの例を
示したが、さらに多くのポートが必要な場合は多ポート
メモリセルと組み合わせることで、すべてのアクセスポ
ートを多ポートメモリセルを用いて実現する場合より
も、占有面積を低減できることはいうまでもない。

【００３６】図１は、図２のセレクタ(マルチプレクサ)
404の本発明の一実施例の回路を示す。図１の参照符号2
0,21,40,30は、それぞれ図２の信号62,63,64,66に対応
する信号を示している。既に説明したように図２のセレ
クタ404はアドレス信号20,21の一方を選択して時刻0に
セレクタ出力信号(アドレスバッファ出力信号)40として
出力し、1/2サイクル遅れた時刻1にアドレス信号20,21
の残りの一方を選択してセレクタ出力信号(アドレスバ
ッファ出力信号)40として出力する。

【００３７】次に、図１に示したセレクタ404の動作を
図４のタイミングチャートを用いて説明する。図１の参
照符号400,401は2対1マルチプレクサ回路を示してい
る。内部クロック信号10,11には、それぞれ基準クロッ
ク信号31の立ち上がりエッジ、立ち下がりエッジから作
られた一定のパルス幅の信号が加えられる。待機状態で
はセレクタ出力信号40の電位は"L"となっている。セレ
クタ制御信号30と2対1マルチプレクサ回路400により、
アドレス信号20,21の一方が選択されてマルチプレクサ
出力信号50として出力される。マルチプレクサ出力信号
50が確定した後、内部クロック信号10が"L"となり、マ
ルチプレクサ出力信号50が"L"であれば、ＰチャネルＭ
ＯＳトランジスタ(以下ＰＭＯＳと略す)200,201が導通
(以下、ONと略す)し、セレクタ出力信号40が"H"とな
る。図４の実線はこのような状態を示している。マルチ
プレクサ出力信号50が"H"であれば、ＰＭＯＳ(200)が非
導通(以下、OFFと略す)であるため、セレクタ出力信号4
0は"L"のまま変化しない。図４の破線はこのような状態
を示している。このとき、内部クロック信号11は"H"な
ので、ＰＭＯＳ203はOFFの状態なので、マルチプレクサ
出力信号51の値はセレクタ出力信号40に影響しない。

【００３８】また、フリップフロップ(インバータ300と
301で構成)は、セレクタ出力信号40がハイインピーダン
スとなるのを防ぐための素子であり、セレクタ出力信号
40の電位の変化を妨げないように十分小さく設計してお
く。セレクタ出力信号40が"H"となると、インバータ30
2,303,304,305の特性によって決まる遅延時間だけ遅れ
て、信号52が"H"になりＮチャネルＭＯＳトランジスタ
(以下、ＮＭＯＳと略す)で構成されるリセットトランジ
スタ100のゲート電極にリセットパルスとして加わる。
ＮチャネルＭＯＳトランジスタ(以下、ＮＭＯＳと略す)
100がONの状態になり、セレクタ出力信号40は"L"に戻る
（リセットされる）。このとき、ＰＭＯＳ 200,201とＮ
ＭＯＳ 100を流れる貫通電流が十分小さくなるよう、遅
延回路302,303,304,305の遅延時間と内部クロック信号1
0のパルス幅がほぼ同じとなるように設計しておく。

【００３９】同様に、セレクタ制御信号30と2対1マルチ
プレクサ回路401により、アドレス信号20,21の残りの一
方が選択され（例えばマルチプレクサ回路400がアドレ
ス信号20を選択するとする場合は、マルチプレクサ回路
401はアドレス信号21を選択する）、マルチプレクサ出
力信号51として出力される。1/2サイクル遅れて、内部
クロック信号11が"L"となり、マルチプレクサ出力信号5
1が"L"であれば、セレクタ出力信号40が"H"となり、マ
ルチプレクサ出力信号51が"H"であれば、セレクタ出力
信号40は"L"のまま変化しない。このとき、内部クロッ
ク信号10は"H"なので、ＰＭＯＳ 201はOFFの状態なの
で、マルチプレクサ出力信号50の値はセレクタ出力信号
40に影響しない。

【００４０】遅延回路302,303,304,305,ＮＭＯＳ 100が
前述した場合と同様に働くことはいうまでもない。図４
と図１から明らかなように、時刻0に開始されるアクセ
スのアドレス信号は内部クロック信号10に同期して取り
込まれるアドレスなので、図１のマルチプレクサ回路40
0の出力で選ばれたマルチプレクサ出力信号50が１回目
のアクセス(図３の500に相当)のアドレスとなり、時刻1
に開始されるアクセスのアドレスは内部クロック信号11
に同期して取り込まれるアドレスなので、図１のマルチ
プレクサ回路401に選ばれたマルチプレクサ出力信号51
が２回目のアクセス(図３の501に相当)のアドレスとな
る。

【００４１】つまり、図１に示すように、２ポートメモ
リを構成する内部の１ポートＳＲＡＭ回路の入力回路
(セレクタ404)を、2対1のマルチプレクサ回路400,401
と、内部クロック信号10,11と、マルチプレクサ出力信
号50,51の論理を作るＰＭＯＳ 200,201,202,203と、リ
セットトランジスタ100とで構成し、内部クロック信号1
0と11の立ち下がり時刻を1/2サイクルずらし、一方の内
部クロック信号10と一方のマルチプレクサ出力信号50の
論理を作るＰＭＯＳ 200,201と、1/2サイクルずれたも
う一方の内部クロック信号11ともう一方のマルチプレク
サ出力信号51の論理を作るＰＭＯＳ 202,203とを並列に
接続することで、2対1マルチプレクサ400で選ばれた入
力ポートのマルチプレクサ出力信号50によるアクセスを
時刻0に開始し、もう一方の2対1マルチプレクサ401で選
ばれた入力ポートのマルチプレクサ出力信号51によるア
クセスを1/2サイクルずれた時刻1に開始することが可能
となる。

【００４２】また、セレクタ出力信号40にフリップフロ
ップ（インバータ300と301で構成）を接続することで、
内部クロック信号10,11がともに"H"となる期間（ＰＭＯ
Ｓ 201,203が非導通）も、セレクタ出力信号40はハイイ
ンピーダンスとならないので、低い動作周波数のときで
も、安定な動作が達成される。さらにセレクタ出力信号
40にリセットトランジスタ100のドレインを接続し、リ
セットトランジスタ100のゲート電極にはセレクタ出力
信号40と同相で所定の時刻遅れた信号52を加えること
で、リセットトランジスタ100のゲート容量がマルチプ
レクサ出力信号50,51や内部クロック信号10,11の容量に
含まれないようできるので高速化が達成される。

【００４３】図５は、図１の内部クロック信号10,11の
発生回路の一実施例を示している。同図において、ＰＭ
ＯＳ 204,205とＮＭＯＳ 101,102、およびＰＭＯＳ 20
6,207とＮＭＯＳ 103,104はそれぞれNAND回路を構成
し、内部クロック信号10は基準クロック信号31と信号53
(基準クロック信号31の反転遅延信号)のNAND信号として
生成され、内部クロック信号11は信号55(基準クロック
信号31の反転遅延信号)と信号54(前記信号55の反転遅延
信号)のNAND信号として生成される。信号53は基準クロ
ック31と逆相で、インバータ306〜310による遅延時間だ
け遅れた信号であるため、内部クロック信号10は図４に
示すように基準クロック信号31の立上り時に一定期間"
L"となる。

【００４４】同様に、信号55は基準クロック31と逆相の
信号で、かつ、信号54が信号55と逆相で、インバータ31
1〜315による遅延時間だけ遅れた信号であるため、内部
クロック信号11も図４に示すように基準クロック信号31
の立ち下がり時に一定期間"L"となる。図１の説明で述
べたように、マルチプレクサ出力信号50が確定した後、
内部クロック信号10が"L"とならなければならないの
で、必要であれば、図５の内部クロック信号10をさらに
遅らせて、図１の内部クロック信号10として利用する。

【００４５】図６は、図１のマルチプレクサ回路400,40
1の一実施例と図２の本発明の制御回路408の一実施例を
具体的に示す図である。また、図７は図６の制御回路の
真理値表を示す図である。図６（および図７）が本発明
におけるアクセス開始制御手段を構成する。次に、図７
に示した制御回路の真理値表を用いて図６の回路の動作
を詳細に説明する。図６のAND-OR-NOT回路318が図１の
マルチプレクサ回路400として、また、AND-OR-NOT回路3
23が図１のマルチプレクサ回路401として働く。図７の
真理値表の右端の「選ばれるポート」の欄は、１サイク
ル目のアクセスとして選ばれるポートがポートAなのか
あるいはポートBなのかを示している。すなわち、図１
のマルチプレクサ出力信号50の出力がアドレス信号20
(ポートA)に対応するものなのか、アドレス信号21(ポー
トB)に対応するものなのかを示している。

【００４６】具体的に説明すると、図６のセレクタ制御
信号30が"H"(セレクタ制御信号30の相補信号32が"L")の
とき、AND-OR-NOT回路318の出力信号50は、アドレス信
号21(ポートBのアドレス)の逆相の信号を出力し、アド
レス信号20には依存しない。すなわち、セレクタ制御信
号30が"H"のときは、AND-OR-NOT回路318によりアドレス
信号21(ポートBのアドレス)が選択される。このときAND
-OR-NOT回路323では、アドレス信号20(ポートAのアドレ
ス)が選択される。セレクタ制御信号30が"L"のときは、
AND-OR-NOT回路318によりアドレス信号20(ポートAのア
ドレス)が選択され、AND-OR-NOT回路323によりアドレス
信号21(ポートBのアドレス)が選択される。図６の参照
符号56,57はそれぞれ、内部の１ポートＳＲＡＭ回路の
デコード回路でアドレスをデコードするために利用する
ためのマルチプレクサ出力信号50,51の相補信号を出力
する端子を示している。

【００４７】さらに、ロード(load)命令を優先して１サ
イクル目のアクセスに割り当てるために本発明では以下
の工夫がなされている。内部の１ポートＳＲＡＭ回路へ
の入力回路となるセレクタ404を構成する図１のマルチ
プレクサ400,401のセレクタ制御信号30を発生するため
に、２つの入力ポートからのアクセスのそれぞれがロー
ド(load)命令であるかどうかを示す信号(load指定信号)
22,25を、読み出しを示す信号(read指定信号)23,26およ
び書き込みを示す信号(write指定信号)24,27と独立して
設けておく。これらのロード(load)命令を示す信号22,2
5、読み出しを示す信号23,26、書き込みを示す信号24,2
7を用いて、２つの入力ポートからのアクセスのどちら
か一方がロード(load)命令である場合はそのロード(loa
d)命令を優先してアクセスする、すなわち優先する入力
ポート(load命令に対応する入力ポート)のアドレス信号
を選択してマルチプレクサ出力信号50として出力する。
２つの入力ポートからのアクセスがともにロード(load)
命令である場合は先ずどちらか一方のみのアクセスを許
し、もう一方は別サイクルに再度アクセスするようにす
る。どちらの入力ポートからのロード(load)命令を先に
アクセスするかは予め固定的に決めておいてもよいし制
御信号によって決めるようにしてもよい。

【００４８】次に、図７に示した図６の制御回路の真理
値表について詳細に説明する。それぞれの入力ポート内
では、読み出しを示す信号と書き込みを示す信号が同時
に真（真理値表の「１」は真を表わすものとし、「０」
は偽を表わすものとする。以下の説明でも、真理値表の
説明では「１」,「０」はそれぞれ真,偽に対応し、電位
の"H","L"に対応するものとする）になることはなく、
また、ロード(load)命令を示す信号が書き込みを示す信
号と同時に「１」になることもないものとする。さら
に、ロード(load)命令を示す信号が「１」となる場合
は、必ず同時にそのポートの読み出しを示す信号も
「１」になるものとする。すなわち、信号23と24、信号
26と27、信号22と24、信号25と27は同時に「１」になる
ことはなく、信号22（または信号25）が「１」になると
きは必ず同時に信号23（または信号26）も「１」になる
ものとする。

【００４９】図７の真理値表の１行目では、信号22から
信号27まで全て「０」なので、入力ポートAも入力ポー
トBも読みだしも書き込みも要求していない状態(NOP)を
表わしている。このときはマルチプレクサ出力信号50,5
1はdon't careでよいが、図７ではポートBを選ぶ例を示
している。このとき、マルチプレクサ出力信号50として
入力ポートBのアドレス信号が出力される。

【００５０】図７の真理値表の２行目では、入力ポート
Bだけが書き込みの状態なので、１サイクル目のアクセ
スに入力ポートBのアドレス信号を選ぶ。このとき、マ
ルチプレクサ出力信号50として入力ポートBのアドレス
信号が出力される。図７の真理値表の３行目および４行
目も同様に入力ポートBだけのアクセス要求なので、１
サイクル目のアクセスには入力ポートBのアドレスを選
ぶ。このとき、マルチプレクサ出力信号50として入力ポ
ートBのアドレス信号が出力される。

【００５１】図７の真理値表の５行目から７行目では、
入力ポートAからは書き込み要求があり、入力ポートBか
らはアクセス要求がない(NOP)かまたはロード(load)命
令以外のアクセス要求がある状態なので、どちらの入力
ポートを優先してもよく、また別に優先ポートを指定す
る信号を設けて、その信号に従って何れかの入力ポート
を優先的に選択するようにしてもよいが、図７では、入
力ポートAを優先的に選択する例を示している。このと
き、マルチプレクサ出力信号50として入力ポートAのア
ドレス信号が出力される。

【００５２】図７の真理値表の８行目は、入力ポートA
からは書き込み要求があり、入力ポートBからはロード
(load)命令のアクセス要求がある状態なので、入力ポー
トBを選択する。このとき、マルチプレクサ出力信号50
として入力ポートBのアドレスが出力される。このと
き、マルチプレクサ出力信号50として入力ポートBのア
ドレス信号が出力される。

【００５３】図７の真理値表の９行目から１１行目も前
述した５行目から７行目と同様、入力ポートAからはロ
ード(load)命令以外の読み出し要求があり、入力ポート
Bからはアクセス要求がない(NOP)かまたはロード(load)
命令以外のアクセス要求がある状態なので、どちらの入
力ポートを優先してもよく、図７では、入力ポートAを
優先的に選択する例を示している。このとき、マルチプ
レクサ出力信号50として入力ポートAのアドレス信号が
出力される。

【００５４】図７の真理値表の１２行目は、入力ポート
Aからはロード(load)命令以外の読み出し要求があり、
入力ポートBからはロード(load)命令のアクセス要求が
ある状態なので、入力ポートBを選択する。このとき、
マルチプレクサ出力信号50として入力ポートBのアドレ
スが出力される。図７の真理値表の１３行目から１５行
目は、入力ポートAだけからロード(load)命令の読み出
し要求がある状態なので、入力ポートAを優先的に選択
する。このとき、マルチプレクサ出力信号50として入力
ポートAのアドレス信号が出力される。

【００５５】図７の真理値表の１６行目では、入力ポー
トA,入力ポートBともにロード(load)命令のアクセス要
求がある状態なので、どちらの入力ポートを優先しても
よく、また別に優先ポートを指定する信号を設けて、そ
の信号に従って何れかの入力ポートを優先的に選択する
ようにしてもよいが、図７では、入力ポートAを優先的
に選択する例を示している。このとき、マルチプレクサ
出力信号50として入力ポートAのアドレス信号が出力さ
れる。

【００５６】次に、制御信号30が「１」となる条件(す
なわち入力ポートBが選ばれる条件)より、制御信号30を
発生することを考える。図７の真理値表の１行目から４
行目までは、入力ポートBが選ばれるため制御信号30が
「１」とならなければならないので、この部分の制御信
号30を発生させるための論理は、信号22(入力ポートAの
load命令指定信号),23(入力ポートAの読み出し信号),24
(入力ポートAの書き込み信号)が全て「０」のときに30
が「１」となるように設計しなければならない。この条
件は、 〔/22〕＊〔/23〕＊〔/24〕 と表される。なお、ここで、/は否定信号を表わす記
号、＊は論理積を表わす記号、〔〕は信号の論理関数を
表わす記号とする。

【００５７】また、図７の真理値表の４行目,８行目,１
２行目も、制御信号30が「１」とならなければならない
ので、この部分の制御信号30を発生させるための論理
は、信号22(入力ポートAのload命令指定信号)が「０」,
信号25(入力ポートBのload命令指定信号)が「１」,信号
26(入力ポートBの読み出し信号)が「１」のときに制御
信号30が「１」となるように設計しなければならない。
なお、図７では信号26を論理に含めているが、信号25が
「１」のとき信号26は必ず「１」なので信号26を論理に
含めなくてもよい。しかしながら、入力ポートBの読み
出し信号26はマルチプレクサ回路の制御に用いなくと
も、他の部分でメモリ制御に必要なので、あえて図６に
図示し、制御信号30を発生させるための論理に含めてい
る。この条件は、 〔/22〕＊〔25〕＊ 〔26〕 と表わされる。以上の条件から制御信号30の発生論理
は、 〔30〕＝〔/22〕＊〔/23〕＊〔/24〕＋〔/22〕＊〔25〕
＊〔26〕 で表される。ここで、＋は論理和を表わす記号とする。

【００５８】このような制御信号30の発生論理を具体的
なゲート回路で示したものが、図６の３入力NOR回路316
（〔/22〕＊〔/23〕＊〔/24〕）,インバータ319（〔/2
2〕）,３入力AND回路320（〔/22〕＊〔25〕＊〔26〕）,
２入力NOR回路317（〔/30〕）,インバータ回路322（〔3
0〕）である。ここでゲート回路の後のかっこの中に出
力の論理関数を示した。

【００５９】以上説明したように、図６の回路と図７の
真理値表により、２つの入力ポートからのアクセスのど
ちらかがロード(load)命令である場合はそのロード(loa
d)命令のための読み出しを優先して１サイクル目のアク
セスに割り当てること、つまり受け付けたアクセスのう
ちレジスタファイルへデータを転送する必要があるアク
セスを最初に実行することが可能となる。

【００６０】また、図６の２入力NAND回路321は、信号2
2(入力ポートAのload命令指定信号)と信号25(入力ポー
トBのload命令指定信号)がともに「１」である場合、す
なわち２つの入力ポートのロード(load)命令のための読
み出しが競合している場合を検出するための素子を示し
ている。信号22と信号25がともに「１」("H")のとき、N
AND回路321の出力33は「０」("L")となる。図２,図６,
図７の例では、入力ポートAのアクセスが優先されて最
初にアクセスされ、その出力は、レジスタファイルへの
出力ポート73(出力ポート1)に出力される。そのとき、
入力ポートBのアクセスは、1/2サイクル遅れて開始さ
れ、その出力は、データバス450に接続されていない出
力ポート74(出力ポート2)に出力される。

【００６１】従って、入力ポートBのアクセスの結果を
レジスタファイルへ転送するためには、競合を示す信号
33が「０」("L")となった場合は、入力ポートBのアドレ
スを1/2サイクル後ではなく、1サイクル後の次サイクル
にもう一度入力し直せばよいことがわかる。簡単のため
に上の説明では、２つのロード(load)命令が競合した場
合も入力ポートBのアクセスを、1/2サイクル遅れて開始
するものとして説明したが、競合を示す信号33が「０」
("L")となった場合に、内部クロック信号11を「０」("
L")としないように制御することは容易なので（信号33
と信号(/11)のNAND論理を新たな内部クロックとすれば
よい）、低電力化のために、競合が発生した場合に1/2
サイクル遅れて開始する２回目のアクセスを実行しない
ようにすることが望ましいことはいうまでもない。

【００６２】このとき、前サイクルの入力ポートBのア
ドレスを、次サイクルでは入力ポートAに加えることが
望ましい。何故なら、上述した図２,図６,図７の例で
は、入力ポートAが優先ポートなので、前サイクルの入
力ポートBのアドレスを次サイクルでも入力ポートBに加
えた場合には再び競合を起こしてアクセスされない可能
性があるためである。以上説明したように、２入力NAND
回路321により、２つのポートのロード(load)命令のた
めの読み出しの競合を検出し、最適に対処することが可
能となる。

【００６３】次に、図６の回路の出力信号34,35につい
て説明する。出力信号34,35は書き込みのための制御信
号を発生するために利用される。図１０はこれらの信号
34,35および内部クロック信号10,11を入力して書き込み
制御信号を発生するための書き込み制御信号発生回路を
示す図であり、図１１は動作波形図である。これらの図
を用いながら、図６の回路の信号34,35、図１０の回路
を詳細に説明する。

【００６４】図６のAND-OR-NOT回路326,327は、AND-OR-
NOT回路318,319と同様、2対1マルチプレクサとして働
く。AND-OR-NOT回路326は、制御信号30が"H"のとき、信
号27(ポートBの書き込み指定信号)と逆相の信号を34に
出力し、制御信号30が"L"のとき、信号24(ポートAの書
き込み指定信号)と逆相の信号を34に出力する（信号27,
24は「１」のとき書き込みの状態を示すものとする）。
AND-OR-NOT回路327は、制御信号30が"H"のとき、信号24
と逆相の信号を35に出力し、制御信号30が"L"のとき、
信号27と逆相の信号を35に出力する。

【００６５】図１０の回路中のＰＭＯＳ 236,237,238,2
39とＮＭＯＳ 127は、図１の回路中のＰＭＯＳ 200,20
1,202,203とＮＭＯＳ 100と同様にパレレル-シリアル変
換回路として働く。図１０の信号97を発生する回路の動
作は図１の回路の動作と同じなので各トランジスタの詳
細な動作の説明は省略する。

【００６６】図１１は、時刻0にロード命令を伴った読
み出し命令と書き込み命令を受け、時刻0にロードのた
めの読み出しを開始し、時刻1に書き込みを開始する場
合について説明するための図である。入力ポートAのア
ドレスが書き込みアドレス、入力ポートBのアドレスが
読み出しアドレスであるものとする。このとき、既に説
明したように、制御信号30は最初のアクセスがロードの
ための読み出しとなるように発生されるので、今の場合
の制御信号30は"H"となる（図７の真理値表の８行
目）。

【００６７】入力ポートAのアドレスが書き込みアドレ
スなので、信号24(入力ポートAの書き込み指定信号)は"
H"，信号27(入力ポートBの書き込み指定信号)は"L"とな
っている。制御信号30が"H"，信号24が"H"，信号27が"
L"なので、図６の回路により信号34は"H"，信号35は"L"
となる。内部クロック信号10が"H"から"L"に変化するこ
とで、図１０の信号97には、信号34と逆相の信号が出力
される。信号97は、"H"のとき書き込みの状態を示すも
のとする。最初のアクセス(時刻0に始まるアクセス)は
入力ポートBのアドレスの読み出しなので、内部クロッ
ク信号10の立ち下がりでは、信号97は"L"のまま変化し
てはならない。信号34は"H"なので、ＰＭＯＳ 236はOFF
の状態にあり、内部クロック信号10が立ち下がっても信
号97は"L"から変化しない。次に、時刻1に入力ポートA
のアドレスの書き込みが開始されると、信号35は"L"な
ので、内部クロック信号11の立ち下がりにより信号97
が"H"となる。

【００６８】以上説明したように、図６のアドレスを選
択する2対1マルチプレクサ(AND-OR-NOT回路)318,323と
同様のAND-OR-NOT回路326,327とパレレル-シリアル変換
回路（ＰＭＯＳ 236,237,238,239，ＮＭＯＳ 127，イン
バータ343〜348）で、各入力ポートの書き込み指定信号
(図６の信号27,24)を信号97として出力することによっ
て、時分割アクセス時の書き込み制御信号を発生するこ
とができる。

【００６９】データを書き込む場合、図１１に示すよう
に、書き込みアドレスに対応するワード線が"H"になる
時刻に合わせて、データ線対の一方を"L"としなければ
ならないので、この信号97を適切な遅延時間だけ遅らせ
た信号94により、データ線対の一方を"L"とするように
回路を構成する。図１０中の回路418は、この書き込み
のための信号94の遅延時間とパルス幅を調整するための
遅延回路パルス幅調整回路を示している。次にこの遅延
回路パルス幅調整回路418について説明する。

【００７０】図１０中の遅延回路パルス幅調整回路418
におけるＰＭＯＳ 240,241，ＮＭＯＳ 128，および遅延
回路417はインバータ回路として働く。遅延回路417は図
１のインバータ302〜305と同じ働きをする遅延回路を示
し、参照符号98には出力信号99と同相で所定の遅延時間
遅れた信号が加えられる。ＰＭＯＳ 242，ＮＭＯＳ 12
9，インバータ349〜356もインバータ回路として働く。
従って、その出力信号94には信号97と同相の遅延信号が
得られる。書き込み時には信号97が"H"となり、信号99
が"L"となる。信号99が"L"となることで、ＰＭＯＳ 242
がONとなり、信号94が"H"となる。信号99が"L"となって
から遅延回路417の遅延時間遅れて信号98が"L"となり、
ＰＭＯＳ 241がONとなり、信号99が"H"に戻る。信号99
が"H"に戻ることで、ＰＭＯＳ 242はOFFとなるが、この
ときインバータ351〜356の遅延時間を遅延回路417の遅
延時間よりも大きく設定しておくと、信号99が"H"に戻
る時刻には、インバータ351〜356の出力信号36はまだ"
L"から"H"に変化しないようにできる。

【００７１】信号94の電位はフリップフロップ(インバ
ータ349,350で構成)によって"H"に保たれるので、イン
バータ351〜356の遅延時間を大きく設計することで、信
号94のパルス幅を大きく引き伸ばすことができる。すな
わち、遅延回路パルス幅調整回路418により信号94の遅
延時間およびパルス幅を調整することができる。図１０
の例では遅延回路パルス幅調整回路418が２段の回路構
成の例を示したが、必要に応じて段数を増やし、遅延時
間を調整できることはいうまでもない。

【００７２】図８および図９は、本発明の時分割２ポー
トメモリの内部の１ポートＳＲＡＭの回路の実施例を示
す図である。次に、図８および図９の回路の動作を図１
１の動作波形図を用いて詳細に説明する。図８の参照符
号405は、図２のブロック図の行デコード回路405の一部
を示している。図８の信号41は、信号40と同様な図２の
信号64の中の１つの信号を示している。ＰＭＯＳ 208,2
09およびＮＭＯＳ 105,106はNAND回路を構成し、ＰＭＯ
Ｓ211，ＮＭＯＳ 107はインバータ回路を構成してい
る。ＰＭＯＳ 210，ＮＭＯＳ108は、図１のＮＭＯＳ 10
0と同じ働きをするリセットトランジスタとして働く。
インバータ328〜331は図１のインバータ302〜305と同様
に働き、リセットトランジスタＰＭＯＳ 210およびＮＭ
ＯＳ 108のゲート信号を発生する。つまり、インバータ
330の出力信号45として、ＰＭＯＳ 208,209およびＮＭ
ＯＳ 105,106からなるNAND回路の出力信号42と同相で所
定の遅延時間遅れた信号が得られ、インバータ331の出
力信号46として、ＰＭＯＳ 211とＮＭＯＳ 107で構成さ
れるインバータ回路の出力信号43と同相(信号42,45と逆
相)で所定の遅延時間遅れた信号が得られる。

【００７３】図１１の動作波形図に示すように、時刻0
にアクセスが開始され、図１の内部クロック信号10が立
ち下がると、アドレス信号に対応してセレクタ出力信号
40が"H"となる。行デコーダ回路405により、信号40およ
び41などがデコードされて、ワード線48が"H"となる
（選択される）。ワード線48が"H"となることによっ
て、メモリセル413に読み出し電流が流れ、データ線対1
4,15に電位差が生じる（12,13は他の列のデータ線対を
示している）。

【００７４】図８に示したＰＭＯＳ 212,213,214,215,2
16,217はデータ線のプリチャージとイコライズのための
素子(プリチャージＰＭＯＳ)で、ワード線48が"H"とな
る以前に、プリチャージ信号16(φｐｃ)を"H"として、
プリチャージＰＭＯＳをOFFとしておく。信号3,4(およ
び17,18)は列選択信号(およびその相補信号)を示してい
る。信号3が信号17の,信号4が信号18の相補信号である
ものとする。信号3,4,17,18もワード線48と同様に、列
デコード回路407(図２)によりデコードされ、ワード線4
8とほぼ同じタイミングで列を選択する。

【００７５】ＰＭＯＳ 218,219,220,221とＮＭＯＳ 11
1,112,113,114は、選択されたデータ線の電位差をコモ
ンデータ線対5,6に伝達するための素子を示している。
例えば、データ線対14,15の列が選択されるとすると、
信号3が"H"，信号17が"L"になり、信号4は"L"のまま，
信号18は"H"のまま変化しない。信号3が"H"，信号17が"
L"になると、ＰＭＯＳ 220,221およびＮＭＯＳ 113,114
がONとなり、データ線対14,15の電位差がコモンデータ
線対5,6に伝達される（図１１参照）。このとき、信号4
は"L"のまま，信号18は"H"のまま変化しないためＰＭＯ
Ｓ 218,219，ＮＭＯＳ 111,112はOFFなので、データ線
対12,13の電位差がコモンデータ線対5,6の電位に影響す
ることはない。

【００７６】図９はコモンデータ線対5,6の電位差を増
幅する回路を示す図である。同図において、コモンデー
タ線5,6は、図２のブロック図の信号68に対応する信号
である。図２の説明で述べたように、時刻0に開始され
たアクセスにより図２のメモリセルアレイ406から読み
出された信号は、ラッチ410に記憶され、1/2サイクル遅
れて時刻1に開始されたアクセスによりメモリセルアレ
イ406から読み出された信号は、ラッチ409に記憶され
る。図９のセンスアンプ416とＳＲラッチ410(NAND回路3
38,339からなる)およびスイッチＭＯＳ 224,225,117,11
8が、図２のラッチ410に対応し、センスアンプ415とＳ
Ｒラッチ409(NAND回路336,337からなる)およびスイッチ
ＭＯＳ 222,223,115,116が、図２のラッチ409に対応し
ている。

【００７７】つまり、時刻0に開始されたアクセスによ
りメモリセルアレイ406から読み出された信号が、コモ
ンデータ線対5,6に電位差を生じる時刻に、スイッチＭ
ＯＳ 224,225,117,118の制御信号81,83をそれぞれ"L","
H"とする（制御信号83は制御信号81の相補信号であると
する）。制御信号81,83をそれぞれ"L","H"とすること
で、スイッチＭＯＳ 224,225,117,118が全てONとなり、
コモンデータ線対5,6の電位差が、センスアンプの入力
信号線対88,89に伝達される。制御信号81,83をそれぞ
れ"L","H"とする時刻には、図１１に示すようにスイッ
チＭＯＳ 222,223,115,116の制御信号80,82は、"H","L"
のまま変化させない（制御信号82は制御信号80の相補信
号であるとする）。制御信号80,82が、"H","L"なので、
スイッチＭＯＳ222,223,115,116はOFFを保ち、前サイク
ルの読み出しデータ92を破壊することはない。

【００７８】コモンデータ線対5,6の電位差を、センス
アンプの入力信号線対88,89に伝達した後、センスアン
プの制御信号91を"H"として、入力信号線対88,89の電位
差を増幅し、ＳＲラッチ410(NAND回路338,339からなる)
に記憶する。図９のＳＲラッチ(410)からの出力信号93
は、図２のブロック図の信号72に対応している。ＰＭＯ
Ｓ 229,230,231はセンスアンプの入力信号線対88,89の
プリチャージのためのＰＭＯＳを表わし、センスアンプ
の制御信号91を"H"とする以前にプリチャージの制御信
号84を"H"として、プリチャージＰＭＯＳをOFFすること
はいうまでもない。また図１１の動作波形図に示すよう
に、センスアンプの制御信号91を"H"として、入力信号
線対88,89の電位差をある程度増幅した時点で、スイッ
チＭＯＳ 224,225,117,118をOFFし、入力信号線対88,89
とコモンデータ線対5,6を分離することによって、コモ
ンデータ線対5,6の信号振幅を小さくできる。

【００７９】同様に、1/2サイクル遅れて時刻1に開始さ
れたアクセスが読み出しである場合は、図２のメモリセ
ルアレイ406から読み出された信号が、図９のコモンデ
ータ線対5,6に電位差を生じる時刻に、スイッチＭＯＳ
222,223,115,116の制御信号80,82をそれぞれ"L","H"と
する。制御信号80,82をそれぞれ"L","H"とすることで、
スイッチＭＯＳ 222,223,115,116が全てONとなり、コモ
ンデータ線対5,6の電位差が、センスアンプの入力信号
線対86,87に伝達される。制御信号80,82をそれぞれ"
L","H"とする時刻には、制御信号81,83は、"H","L"のま
ま変化させない。制御信号81,83が、"H","L"なので、ス
イッチＭＯＳ 224,225,117,118はOFFを保つ。コモンデ
ータ線対5,6の電位差を、センスアンプの入力信号線対8
6,87に伝達した後、センスアンプの制御信号90を"H"と
して、入力信号線対86,87の電位差を増幅し、ＳＲラッ
チ409(NAND回路336,337からなる)に記憶する。

【００８０】センスアンプ415、プリチャージＰＭＯＳ
226,227,228，ＳＲラッチ409(NAND回路336,337からな
る)、スイッチＭＯＳ 222,223,115,116は、1/2サイクル
遅れて開始されたアクセスの読み出し信号を、ＳＲラッ
チ409(NAND回路336,337からなる)に記憶すること以外
は、時刻0に開始されたアクセスの読み出しの場合の上
記説明と同様に働く。図１１の動作波形図では、時刻1
に開始されるアクセスが、書き込みの場合を示してい
る。また、信号92は図２のブロック図の信号71に対応し
ている。

【００８１】次に、時刻1に開始されたアクセスが書き
込みである場合の動作を説明する。図１０の書き込み制
御信号発生回路の説明で述べたように、図１０の回路中
の制御信号94は書き込み時に"H"になる。この制御信号9
4が図９の書き込み回路414の書き込み制御信号94とな
る。図９中の書き込み回路414の95には、書き込みアド
レスに対応するワード線が"H"となるタイミングに合わ
せて、書き込みデータが加えられる。書き込み制御信号
94が"H"となることによってＮＭＯＳ 125,126がONとな
り、コモンデータ線対5,6の一方が、書き込みデータに
対応して、"GND"(読み出し時の低レベルに対してより低
い電位)になる。読み出しの時と同様に、図８に示した
列選択信号(およびその相補信号)3,4,17,18により、ワ
ード線48とほぼ同じタイミングで列を選択する。選択さ
れた列のスイッチＭＯＳ(218,219,111,112あるいは220,
221,113,114の一方の組)がONとなり、コモンデータ線対
5,6の一方が、"GND"になることによって、選択された列
のデータ線対の一方が、"GND"となる。選択された列の
データ線対の一方が、"GND"となることによって(かつワ
ード線が選択されることによって)、選択されたメモリ
セルにデータが書き込まれる。

【００８２】書き込みのためには、コモンデータ線対5,
6の一方を"GND"にすればよく、センスアンプへの入力信
号線86〜89にコモンデータ線対5,6の信号を伝達する必
要はない。つまり、書き込み時にはスイッチＭＯＳ 22
2,223,115,116はONであってもOFFであってもよい。図１
１の実線で示したセンスアンプ入力制御信号82の波形
は、時刻1に開始された書き込みで、スイッチＭＯＳ 22
2,223,115,116を読み出し時と同様にONとする制御例を
示している。この制御例によると、書き込みと読み出し
とでセンスアンプ入力制御信号80,81,82,83の制御を分
けなくてよいので回路が簡単になる。図１１の破線で示
したセンスアンプ入力制御信号82の波形は、時刻1に開
始された書き込みで、スイッチＭＯＳ 222,223,115,116
を、読み出し時と異なりOFFとする制御例を示してい
る。この制御例は、コモンデータ線対5,6の寄生容量が
小さくなるので高速化に適している。

【００８３】書き込み時に、スイッチＭＯＳ 222,223,1
15,116をONとする場合にセンスアンプ415を動作させる
と、95に加えられた書き込みデータと異なるデータが入
力信号線86,87からメモリセルに書き込まれる恐れがあ
るので、書き込み時には、センスアンプ415を動作させ
ないようにしなければならない。図１１の動作波形図
は、書き込み時にセンスアンプ415を動作させないよう
センスアンプ制御信号90を"L"に保つ場合の実施例を示
している。なお、書き込み時にスイッチＭＯＳ 222,22
3,115,116はOFFとする場合には、センスアンプ415を動
作させても構わない。以上説明したように、図８,図９
の回路により内部の１ポートＳＲＡＭ回路が実現でき
る。

【００８４】図１２は、図９のセンスアンプ制御信号9
0,91の発生回路を示す図である。書き込み時には、セン
スアンプ415,416を動作させないように、センスアンプ
制御信号90あるいは91を"L"に保つ(前述したように、書
き込み時にスイッチＭＯＳ 222,223,115,116はOFFとす
る場合には、センスアンプ制御信号90あるいは91を"H"
にしてセンスアンプ415,416を動作させても構わな
い）。時刻0に始まるアクセスが書き込みの場合、書き
込み制御信号34が"L"になり、時刻1に始まるアクセスが
書き込みの場合、書き込み制御信号35が"L"になる。

【００８５】すなわち、時刻0に始まるアクセスが書き
込みの場合、書き込み制御信号34が"L"になり、ＰＭＯ
Ｓ 243はOFFとなる。この場合、内部クロック信号10が
立ち下がっても、信号37は"H"とならず、センスアンプ
制御信号91は"L"を保つ。同様に、時刻1に始まるアクセ
スが書き込みの場合、書き込み制御信号35が"L"にな
り、ＰＭＯＳ 245はOFFとなる。内部クロック信号11が
立ち下がっても、38は"H"とならず、センスアンプ制御
信号90は"L"を保つ。図１１の時刻1に始まるアクセスの
動作波形図はこの状態を示している。

【００８６】時刻0および時刻1に始まる２つのアクセス
がともに読み出しの場合、書き込み制御信号34,35はと
もに"H"なのでＰＭＯＳ 243,245はONとなり、内部クロ
ック信号10,11の立ち下がりによりＰＭＯＳ 244,246もO
Nとなり、信号37,38はともに"H"となる。参照符号419,4
20は図１０の418と同様な遅延回路パルス幅調整回路を
表わし、センスアンプ制御信号91,90としてそれぞれ信
号37,38と同相の信号が出力される。今の場合、内部ク
ロック信号10,11が立ち下がることによって、信号37,38
が"H"となるので、センスアンプ制御信号91,90も"H"と
なり、センスアンプ416,415が起動される。

【００８７】すなわち、時刻0に始まるアクセスが読み
出しの場合、センスアンプ416(図９参照)が起動され
る。時刻0からセンスアンプ416の入力信号線88,89の信
号が確定するまでの遅延時間に合わせて、センスアンプ
416を起動するよう遅延回路パルス幅調整回路419の遅延
時間とパルス幅を調整する。同様に、時刻1に始まるア
クセスが読み出しの場合、センスアンプ415(図９)が起
動される。時刻1からセンスアンプ415の入力信号線86,8
7の信号が確定するまでの遅延時間に合わせて、センス
アンプ415を起動するよう遅延回路パルス幅調整回路420
の遅延時間とパルス幅を調整する。以上説明したよう
に、図１２の回路により、読み出し時にセンスアンプを
動作させ、書き込み時にセンスアンプを動作させないよ
う制御することが可能となる。図６，図９，および図１
２によって本発明の出力ポート選択手段を構成してい
る。

【００８８】

【発明の効果】以上説明したように、本発明によれば、
１ポートＳＲＡＭのアクセス時間と同程度の待ち時間
で、レジスタファイルにデータをロード(load)できる時
分割アクセスによる２ポートメモリを実現できるので、
高性能マイクロプロセッサのキャッシュメモリのスルー
プットを向上させることが可能となる。本発明のセレク
タによれば、簡単な回路でアドレス信号のパラレル-シ
リアル変換が可能となり、時分割アクセスによる２ポー
トメモリに適した回路を提供できる。さらに、本発明の
セレクタの制御方法と制御回路によれば、ロード(load)
命令のための読み出しを優先して、先にアクセスでき
る。

【図面の簡単な説明】

【図１】本発明の実施例を示すセレクタ（パラレル-シ
リアル変換回路、アドレスバッファ回路）回路の図であ
る。

【図２】本発明の実施例を示す時分割アクセスによる２
ポートメモリのブロック図である。

【図３】本発明の時分割アクセスによる２ポートメモリ
のアクセスの概念を示す図である。

【図４】図２の回路の動作波形を示す図である。

【図５】本発明の時分割アクセスによる２ポートメモリ
に好適な内部クロック発生回路の一例を示す図である。

【図６】本発明の実施例を示す図１の回路の制御回路の
図である。

【図７】図６の回路の真理値表を示す図である。

【図８】本発明の時分割アクセスによる２ポートメモリ
に好適な内部の１ポートＳＲＡＭ回路の一例を示す図で
ある。

【図９】本発明の時分割アクセスによる２ポートメモリ
に好適な内部の１ポートＳＲＡＭ回路のセンスアンプの
一例を示す図である。

【図１０】図９の回路の書き込み制御信号発生回路の一
例を示す図である。

【図１１】図８,図９の回路の動作波形の概略を示す図
である。

【図１２】図９の回路のセンスアンプ制御信号発生回路
の一例を示す図である。

【図１３】従来の時分割アクセスによる２ポートメモリ
のアクセスの概念を示す図である。

【符号の説明】

1：ＧＮＤ端子 2：正の電源端子 3,4,17,18：列選択信号 5,6：コモンデータ線 10,11：内部クロック信号 12,13,14,15：データ線 16,84,85：プリチャージ制御信号 20：入力ポートＡのアドレス信号 21：入力ポートＢのアドレス信号 22：入力ポートＡのload指定信号 23：入力ポートＡのread指定信号 24：入力ポートＡのwrite指定信号 25：入力ポートＢのload指定信号 26：入力ポートＢのread指定信号 27：入力ポートＢのwrite指定信号 30：セレクタ制御信号 31：基準クロック信号 32：セレクタ制御信号 33：競合検出信号 34,35：書き込み制御信号 37,38：センスアンプ制御のための信号 40,41：セレクタ出力信号 42,47：ＮＡＮＤ回路出力 43,44：インバータ回路出力信号 48：ワード線 50,51,56,57：マルチプレクサ出力信号 52,53,54,45,46,96,98,36：リセットパルス 60：入力ポートＡのアドレス信号 61：入力ポートＢのアドレス信号 62,63,78,79：ラッチ回路出力信号（アドレス信号） 64,65,77：マルチプレクサ出力信号 66：マルチプレクサ制御信号 67：制御信号 68：読み出した信号 69：最初のアクセスで読み出した信号 70：２回目のアクセスで読み出した信号 71,72,92,93：ＳＲラッチ回路出力 73：ポート１の出力信号 74：ポート２の出力信号 75：ポートＡの書き込みデータ 76：ポートＢの書き込みデータ 80,81,82,83：センスアンプ信号入力制御信号 86,87,88,89：センスアンプ入力信号 90,91：センスアンプ起動信号 94,97,99：書き込み制御信号 95：書き込みデータ 100〜129：ＮＭＯＳトランジスタ 200〜242：ＰＭＯＳトランジスタ 300〜315,319,322,324,325,328〜331,333,334,335,340
〜370：インバータ 316：３入力NOR回路 317：２入力NOR回路 318,323,326,327：AND-OR-NOT回路 320：３入力AND回路 321,332,336,337,338,339：２入力NAND回路 400,401：マルチプレクサ回路 402,403,412,421,422：ラッチ（基準クロック信号31が"
H"のときトランスペアレント） 404,423：マルチプレクサ回路 405：行デコーダ回路 406：メモリセルアレイ 407：列デコーダ回路 408：制御回路 409,410：ＳＲラッチ 411：ラッチ（基準クロック信号31が”Ｌ”のときトラ
ンスペアレント） 413：メモリセル 414：書き込み回路 415,416：センスアンプ 417：遅延回路 418,419,420：遅延回路パルス幅調整回路 424：書き込み回路 425：比較回路 450：データバス 500,502：時分割アクセスの最初のアクセス 501,503：時分割アクセスの２回目のアクセス 504,505：レジスタファイルへのデータ転送 506,507,508,509：待ち時間

───────────────────────────────────────────────────── フロントページの続き (72)発明者 樋口 久幸 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 水野 弘之 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 鈴木 誠 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 長田 健一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 石橋 孝一郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 新保 利信 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルからなりＮ個（Ｎ：１
   以上の整数）のポート数を有するメモリセルアレイと，
   少なくとも２Ｎ個の入力ポートと、少なくとも２Ｎ個の
   出力ポートを具備する複数ポートメモリであって、 メモリセルアレイの１ポート当たり少なくとも２ポート
   分のアクセスを時分割的に行い、少なくとも１サイクル
   の期間内に第１のアクセスと該第１のアクセスに引き続
   いて行われる第２のアクセスの２回のアクセスを開始す
   るアクセス開始制御手段と、 該２回のアクセスに関与するポートを第１の入力ポート
   および第２の入力ポート、第１の出力ポートおよび第２
   の出力ポートとしたとき、他の記憶素子へ出力する必要
   があるアクセスの読み出しデータについては、何れの入
   力ポートからのアクセスに対する読み出しデータであっ
   ても前記第１の出力ポートに出力するようにした出力ポ
   ート選択手段を有することを特徴とする複数ポートメモ
   リ。
2. 【請求項２】 前記第１の入力ポートあるいは第２の入
   力ポートの何れからアクセスしても、他の記憶素子へ出
   力する必要があるアクセスを、前記２回のアクセスのう
   ち最初に行われる第１のアクセスとすることを特徴とす
   る請求項１記載の複数ポートメモリ。
3. 【請求項３】 前記第１のアクセスによって前記第１の
   出力ポートからデータを出力する時刻は、前記第２のア
   クセスによる読み出しデータが出力される時刻以前とす
   ることを特徴とする請求項１または２記載の複数ポート
   メモリ。
4. 【請求項４】 前記第１のアクセスは、ロード(load)命
   令のための読み出しアクセスであり、前記第２のアクセ
   スは、store命令のためのメモリへの書き込みアクセ
   ス，キャッシュミス後のリプレースのための書き込みア
   クセス（refillあるいはreload），またはプリフェッチ
   ルックアップ(pre-fetch lookup)のヒット判定のための
   読み出しアクセスであることを特徴とする請求項１ない
   し３記載の複数ポートメモリ。
5. 【請求項５】 前記アクセス開始制御手段は、 前記第１の入力ポートおよび第２の入力ポートの制御信
   号として、それぞれのポートのアクセスが読み出しであ
   ることを示す第１の読み出し要求信号、および第２の読
   み出し要求信号、それぞれのポートのアクセスが書き込
   みであることを示す第１の書き込み要求信号、および第
   ２の書き込み要求信号、それぞれのポートのアクセスが
   ロード(load)命令であることを示す第１のロード(load)
   命令指示信号、および第２のロード(load)命令指示信号
   を具備し、該第１の読み出し要求信号、第２の読み出し
   要求信号、第１の書き込み要求信号、第２の書き込み要
   求信号、第１のロード(load)命令指示信号、第２のロー
   ド(load)命令指示信号を用いて、第１および第２のアク
   セスの開始を制御することを特徴とする請求項１ないし
   ４記載の複数ポートメモリ。
6. 【請求項６】 時分割にアクセスする複数ポートメモリ
   において、 第１の入力ポートおよび第２の入力ポートから、メモリ
   セルアレイの１つのポートに時分割のアクセスを行なう
   ために、前記第１の入力ポートおよび第２の入力ポート
   のそれぞれの出力を入力とする第１のパラレル−シリア
   ル変換回路を具備し、 前記第１のパラレル−シリアル変換回路は、第１のマル
   チプレクサ回路、第２のマルチプレクサ回路、第１のト
   ランジスタ、第２のトランジスタ、第３のトランジス
   タ、第４のトランジスタ、第５のトランジスタ、第１の
   フリップフロップからなり、 第１のトランジスタ、第２のトランジスタ、第３のトラ
   ンジスタ、第４のトランジスタは第１の導電型とし、第
   ５のトランジスタを第２の導電型とし、 第１のトランジスタと第２のトランジスタを直列に接続
   し、 第３のトランジスタと第４のトランジスタを直列に接続
   し、 直列に接続した第１のトランジスタと第２のトランジス
   タと、直列に接続した第３のトランジスタと第４のトラ
   ンジスタを並列に接続し、 並列に接続した第４のトランジスタのドレインと第２の
   トランジスタのドレイン電極を第１のパラレル−シリア
   ル変換回路の出力とし、 第１のトランジスタのゲート電極には第１のクロック信
   号を加え、 第３のトランジスタのゲート電極には第２のクロック信
   号を加え、 第２のトランジスタのゲート電極には第１のマルチプレ
   クサ回路の出力を加え、 第４のトランジスタのゲート電極には第２のマルチプレ
   クサ回路の出力を加え、 第１のパラレル−シリアル変換回路の出力に第１のフリ
   ップフロップを接続し、 第１のパラレル−シリアル変換回路の出力に第５のトラ
   ンジスタのドレイン電極を接続し、 第５のトランジスタのゲート電極には第１のパラレル−
   シリアル変換回路出力と同相で所定の遅延時間遅れた信
   号を加え、 第１のクロック信号の位相と第２のクロック信号の位相
   は、第１の入力ポートおよび第２の入力ポートのサイク
   ル時間の１／２の時間異なることを特徴とする複数ポー
   トメモリ。