JPH11232877A - パイプライン化デュアルポート集積回路メモリ - Google Patents
パイプライン化デュアルポート集積回路メモリInfo
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- JPH11232877A JPH11232877A JP10221084A JP22108498A JPH11232877A JP H11232877 A JPH11232877 A JP H11232877A JP 10221084 A JP10221084 A JP 10221084A JP 22108498 A JP22108498 A JP 22108498A JP H11232877 A JPH11232877 A JP H11232877A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
-
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
-
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- G11—INFORMATION STORAGE
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Multimedia (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 単一ポートＳＲＡＭセルを使用し、小さな集
積回路表面積を使用して製造でき、低価格かつ高速の大
きなデュアルポートＲＡＭを実現する。 【解決手段】 パイプライン化デュアルポート集積回路
メモリ２０はスタティックランダムアクセスメモリ（Ｓ
ＲＡＭ）セルのアレイ３０を含み、メモリセル８０の各
々は単一のワードライン７２および単一のビットライン
対７４，７６に接続されている。制御回路３２はメモリ
セルへのアクセスを制御し、アクセスに対する実質的に
同時的な要求がメモリ２０にアクセスするデータプロセ
ッサの単一サイクルのクロック信号内で順次サービスさ
れる。アドレス衝突検出器１１０は２つのポートに与え
られるアドレスを比較し、かつ２つのポートの内のどれ
が始めにサービスされるかを決定するために使用される
整合信号をどのポートが読み出されまたは書き込まれる
かにかかわりなく発生する。
積回路表面積を使用して製造でき、低価格かつ高速の大
きなデュアルポートＲＡＭを実現する。 【解決手段】 パイプライン化デュアルポート集積回路
メモリ２０はスタティックランダムアクセスメモリ（Ｓ
ＲＡＭ）セルのアレイ３０を含み、メモリセル８０の各
々は単一のワードライン７２および単一のビットライン
対７４，７６に接続されている。制御回路３２はメモリ
セルへのアクセスを制御し、アクセスに対する実質的に
同時的な要求がメモリ２０にアクセスするデータプロセ
ッサの単一サイクルのクロック信号内で順次サービスさ
れる。アドレス衝突検出器１１０は２つのポートに与え
られるアドレスを比較し、かつ２つのポートの内のどれ
が始めにサービスされるかを決定するために使用される
整合信号をどのポートが読み出されまたは書き込まれる
かにかかわりなく発生する。
Description
【０００１】
【発明の属する技術分野】この発明は一般的にはメモリ
に関し、かつより特定的にはデュアルポートメモリ（ｄ
ｕａｌ ｐｏｒｔ ｍｅｍｏｒｉｅｓ）に関する。
に関し、かつより特定的にはデュアルポートメモリ（ｄ
ｕａｌ ｐｏｒｔ ｍｅｍｏｒｉｅｓ）に関する。
【０００２】
【従来の技術】デュアルポートメモリは広い範囲の用途
に対して有用である。それらは通信およびマルチプロセ
ッサシステムの領域において特別の有用性を有する。マ
ルチプロセッサシステムにおいては、１つのプロセッサ
がデータをアレイに書き込むことができかつ他のプロセ
ッサがデータを読み出すことができる。特に、デュアル
ポートＲＡＭは非同期転送モード（Ａｓｙｎｃｈｒｏｎ
ｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ：ＡＴＭ）として
知られた通信の用途に極めて適している。ＡＴＭスイッ
チにおいては、多量のデータが２つの処理装置の間で転
送されなければならない。他の通信の用途は標準的なＩ
ＥＥＥ８０２．３（通常デジタル・イクイップメント・
コーポレイションから得られる商標「イーサネット（Ｅ
ｔｈｅｒｎｅｔ）」の下で知られている）の通信ルータ
である。これらの種類の用途は低価格であるが大きなア
レイを含むデュアルポートメモリを必要性としている。
に対して有用である。それらは通信およびマルチプロセ
ッサシステムの領域において特別の有用性を有する。マ
ルチプロセッサシステムにおいては、１つのプロセッサ
がデータをアレイに書き込むことができかつ他のプロセ
ッサがデータを読み出すことができる。特に、デュアル
ポートＲＡＭは非同期転送モード（Ａｓｙｎｃｈｒｏｎ
ｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ：ＡＴＭ）として
知られた通信の用途に極めて適している。ＡＴＭスイッ
チにおいては、多量のデータが２つの処理装置の間で転
送されなければならない。他の通信の用途は標準的なＩ
ＥＥＥ８０２．３（通常デジタル・イクイップメント・
コーポレイションから得られる商標「イーサネット（Ｅ
ｔｈｅｒｎｅｔ）」の下で知られている）の通信ルータ
である。これらの種類の用途は低価格であるが大きなア
レイを含むデュアルポートメモリを必要性としている。
【０００３】
【発明が解決しようとする課題】伝統的には、デュアル
ポートのランダムアクセスメモリ（ＲＡＭ）は２つの技
術の内の１つを使用して構成されている。第１の技術に
おいては、各々のメモリセルは真にデュアルポートであ
り、かつ従って８つのトランジスタを必要とする。大き
なデュアルポートのメモリセルはアレイそれ自体を非常
に大きなものとし、この技術に基づく集積回路メモリは
高価なものとなる。第２の技術は区分されたアレイを備
えた標準的な単一ポートのスタティックＲＡＭセルを使
用する。もし両方のポートが同時に同じ区分またはパー
ティション（ｐａｒｔｉｔｉｏｎ）にアクセスを試みれ
ば、１つのアクスが遅延されなければならない。パーテ
ィションの数が増大にするに応じて、衝突が生じる可能
性は低減するが、余分のデコードおよび衝突検出回路の
ためコストが増大する。従って、必要なことは伝統的な
単一ポートＳＲＡＭセルを使用するが低価格でありかつ
高速である大きなデュアルポートＲＡＭである。これら
の必要性は本発明によって満たされ、本発明の特徴およ
び利点は添付の図面および付随する説明を参照してさら
に説明する。
ポートのランダムアクセスメモリ（ＲＡＭ）は２つの技
術の内の１つを使用して構成されている。第１の技術に
おいては、各々のメモリセルは真にデュアルポートであ
り、かつ従って８つのトランジスタを必要とする。大き
なデュアルポートのメモリセルはアレイそれ自体を非常
に大きなものとし、この技術に基づく集積回路メモリは
高価なものとなる。第２の技術は区分されたアレイを備
えた標準的な単一ポートのスタティックＲＡＭセルを使
用する。もし両方のポートが同時に同じ区分またはパー
ティション（ｐａｒｔｉｔｉｏｎ）にアクセスを試みれ
ば、１つのアクスが遅延されなければならない。パーテ
ィションの数が増大にするに応じて、衝突が生じる可能
性は低減するが、余分のデコードおよび衝突検出回路の
ためコストが増大する。従って、必要なことは伝統的な
単一ポートＳＲＡＭセルを使用するが低価格でありかつ
高速である大きなデュアルポートＲＡＭである。これら
の必要性は本発明によって満たされ、本発明の特徴およ
び利点は添付の図面および付随する説明を参照してさら
に説明する。
【０００４】
【課題を解決するための手段】本発明の一態様では、集
積回路メモリ（２０）が提供され、該集積回路メモリ
は、複数のメモリセル（８０）であって、該複数のメモ
リセルの各々は単一のワードライン（７２）におよび単
一のビットライン対（７４，７６）に結合されているも
の、前記複数のメモリセルに結合され、アドレスを受け
たことに応答して前記複数のメモリセルの内のあるメモ
リセルを選択するためのアドレスデコーダ（３０，３
６）、前記アドレスデコーダに結合され、前記複数のメ
モリセルにアクセスするために前記アドレスデコーダに
第１のアドレスを提供する第１のアドレスポート（６
０）、前記アドレスデコーダに結合され、前記複数のメ
モリセルにアクセスするために前記アドレスデコーダに
第２のアドレスを提供する第２のアドレスポート（６
２）、前記複数のメモリセルに結合され、前記第１また
は第２のアドレスに応答して前記複数のメモリセルから
データを読み出すための読出しデータポート（３０、
「データ＿出力」）、前記複数のメモリセルに結合さ
れ、前記第１または第２のアドレスに応答して前記複数
のメモリセルにデータを書き込むための書込みデータポ
ート（３０、「データ＿入力」）、そして前記アドレス
デコーダに、前記第１および第２のアドレスポートに、
および前記読出しおよび書込みデータポートに結合され
た制御回路（３２）であって、該制御回路は前記複数の
メモリセルへのアクセスを制御するためのものであり、
前記複数のメモリセルへのアクセスのための実質的に同
時的な要求は前記集積回路メモリにアクセスするデータ
プロセッサのクロック信号の単一のクロックサイクル内
で順次サービスされるもの、を具備することを特徴とす
る。
積回路メモリ（２０）が提供され、該集積回路メモリ
は、複数のメモリセル（８０）であって、該複数のメモ
リセルの各々は単一のワードライン（７２）におよび単
一のビットライン対（７４，７６）に結合されているも
の、前記複数のメモリセルに結合され、アドレスを受け
たことに応答して前記複数のメモリセルの内のあるメモ
リセルを選択するためのアドレスデコーダ（３０，３
６）、前記アドレスデコーダに結合され、前記複数のメ
モリセルにアクセスするために前記アドレスデコーダに
第１のアドレスを提供する第１のアドレスポート（６
０）、前記アドレスデコーダに結合され、前記複数のメ
モリセルにアクセスするために前記アドレスデコーダに
第２のアドレスを提供する第２のアドレスポート（６
２）、前記複数のメモリセルに結合され、前記第１また
は第２のアドレスに応答して前記複数のメモリセルから
データを読み出すための読出しデータポート（３０、
「データ＿出力」）、前記複数のメモリセルに結合さ
れ、前記第１または第２のアドレスに応答して前記複数
のメモリセルにデータを書き込むための書込みデータポ
ート（３０、「データ＿入力」）、そして前記アドレス
デコーダに、前記第１および第２のアドレスポートに、
および前記読出しおよび書込みデータポートに結合され
た制御回路（３２）であって、該制御回路は前記複数の
メモリセルへのアクセスを制御するためのものであり、
前記複数のメモリセルへのアクセスのための実質的に同
時的な要求は前記集積回路メモリにアクセスするデータ
プロセッサのクロック信号の単一のクロックサイクル内
で順次サービスされるもの、を具備することを特徴とす
る。
【０００５】本発明の別の態様では、パイプライン化デ
ュアルポートスタティックランダムアクセスメモリ（２
０）が提供され、該メモリは、複数のスタティックラン
ダムアクセスメモリセル（８０）であって、該複数のス
タティックランダムアクセスメモリセルの各々は単一の
ワードライン（７２）におよび単一のビットライン対
（７４，７６）に結合されているもの、前記複数のスタ
ティックランダムアクセスメモリセルに結合され、アド
レスを受信したことに応じて前記複数のスタティックラ
ンダムアクセスメモリセルの内のあるメモリセルを選択
するためのアドレスデコーダ（３０，３６）、前記アド
レスデコーダに結合され、前記複数のスタティックラン
ダムアクセスメモリセルにアクセスするために前記アド
レスデコーダに第１のアドレスを提供するための第１の
アドレスポート（６０）、前記アドレスデコーダに結合
され、前記複数のスタティックランダムアクセスメモリ
セルにアクセスするために前記アドレスデコーダに第２
のアドレスを提供するための第２のアドレスポート（６
２）、前記複数のスタティックランダムアクセスメモリ
セルに結合され、前記第１のアドレスまたは前記第２の
アドレスのいずれかに応答して前記複数のスタティック
ランダムアクセスメモリセルからデータを読み出すため
の第１の読出し／書込みデータポート（３０、「データ
＿出力」）、前記複数のメモリセルに結合され、前記第
１または第２のアドレスのいずれかに応答して前記複数
のスタティックランダムアクセスメモリにデータを書き
込むための第２の読出し／書込みデータポート（３０、
「データ＿入力」）、そして前記アドレスデコーダに、
前記第１および第２のアドレスポートに、および前記第
１第２の読出し／書込みデータポートに結合された制御
回路（３２）であって、該制御回路は前記複数のスタテ
ィックランダムアクセスメモリセルへのアクセスを制御
するためのものであり、前記複数のスタティックランダ
ムアクセスメモリへのアクセスのための実質的に同時的
な要求は前記パイプライン化デュアルポートスタティッ
クランダムアクセスメモリにアクセスするデータプロセ
ッサのクロック信号の単一クロックサイクル内で順次サ
ービスされるもの、を具備することを特徴とする。
ュアルポートスタティックランダムアクセスメモリ（２
０）が提供され、該メモリは、複数のスタティックラン
ダムアクセスメモリセル（８０）であって、該複数のス
タティックランダムアクセスメモリセルの各々は単一の
ワードライン（７２）におよび単一のビットライン対
（７４，７６）に結合されているもの、前記複数のスタ
ティックランダムアクセスメモリセルに結合され、アド
レスを受信したことに応じて前記複数のスタティックラ
ンダムアクセスメモリセルの内のあるメモリセルを選択
するためのアドレスデコーダ（３０，３６）、前記アド
レスデコーダに結合され、前記複数のスタティックラン
ダムアクセスメモリセルにアクセスするために前記アド
レスデコーダに第１のアドレスを提供するための第１の
アドレスポート（６０）、前記アドレスデコーダに結合
され、前記複数のスタティックランダムアクセスメモリ
セルにアクセスするために前記アドレスデコーダに第２
のアドレスを提供するための第２のアドレスポート（６
２）、前記複数のスタティックランダムアクセスメモリ
セルに結合され、前記第１のアドレスまたは前記第２の
アドレスのいずれかに応答して前記複数のスタティック
ランダムアクセスメモリセルからデータを読み出すため
の第１の読出し／書込みデータポート（３０、「データ
＿出力」）、前記複数のメモリセルに結合され、前記第
１または第２のアドレスのいずれかに応答して前記複数
のスタティックランダムアクセスメモリにデータを書き
込むための第２の読出し／書込みデータポート（３０、
「データ＿入力」）、そして前記アドレスデコーダに、
前記第１および第２のアドレスポートに、および前記第
１第２の読出し／書込みデータポートに結合された制御
回路（３２）であって、該制御回路は前記複数のスタテ
ィックランダムアクセスメモリセルへのアクセスを制御
するためのものであり、前記複数のスタティックランダ
ムアクセスメモリへのアクセスのための実質的に同時的
な要求は前記パイプライン化デュアルポートスタティッ
クランダムアクセスメモリにアクセスするデータプロセ
ッサのクロック信号の単一クロックサイクル内で順次サ
ービスされるもの、を具備することを特徴とする。
【０００６】本発明のさらに別の態様では、パイプライ
ン化デュアルポートスタティックランダムアクセスメモ
リ（２０）が提供され、該メモリは、複数のスタティッ
クランダムアクセスメモリセル（８０）であって、該複
数のスタティックランダムアクセスメモリセルの各々は
単一のワードライン（７２）におよび単一のビットライ
ン対（７４，７６）に結合されているもの、前記複数の
スタティックランダムアクセスメモリセルに結合され、
アドレスを受信したことに応じて前記複数のスタティッ
クランダムアクセスメモリセルの内のあるメモリセルを
選択するためのアドレスデコーダ（３０，３６）、前記
アドレスデコーダに結合され、前記複数のスタティック
ランダムアクセスメモリセルにアクセスするために前記
アドレスデコーダに第１のアドレスを提供するための第
１のアドレスポート（６０）、前記アドレスデコーダに
結合され、前記複数のスタティックランダムアクセスメ
モリセルにアクセスするために前記アドレスデコーダに
第２のアドレスを提供するための第２のアドレスポート
（６２）、前記第１および第２のアドレスポートに結合
され、前記第１および第２のアドレスを受信し、かつこ
れに応じて、前記第１のアドレスが前記第２のアドレス
と同じである場合に第１の論理状態の整合信号を提供
し、かつ前記第１のアドレスが前記第２のアドレスと同
じでない場合に第２の論理状態の整合信号を提供するた
めのアドレス衝突検出器（１１０）、前記複数のスタテ
ィックランダムアクセスメモリセルに結合され、前記第
１のアドレスまたは前記第２のアドレスのいずれかに応
答して前記複数のスタティックランダムアクセスメモリ
セルからデータを読み出すための第１の読出し／書込み
データポート（３０、「データ＿出力」）、前記複数の
スタティックランダムアクセスメモリセルに結合され、
前記第１のアドレスまたは前記第２のアドレスのいずれ
かに応答して前記複数のスタティックランダムアクセス
メモリセルにデータを書き込むための第１の読出し／書
込みデータポート（３０、「データ＿入力」）、そして
前記アドレスデコーダに、前記第１および第２のアドレ
スポートに、前記アドレス衝突検出器に、そして前記第
１および第２の読出し／書込みデータポートに結合され
た制御回路（３２）であって、該制御回路は前記複数の
メモリセルへのアクセスを制御するためのものであり、
前記複数のスタティックランダムアクセスメモリセルへ
のアクセスのための実質的に同時的な要求は前記パイプ
ライン化デュアルポートスタティックランダムアクセス
メモリにアクセスするデータプロセッサのクロック信号
の単一のクロックサイクル内で順次サービスされ、かつ
前記整合信号が前記第１および第２の読出し／書込みデ
ータポートの内のどれが始めにサービスされるかを決定
するもの、を具備することを特徴とする。
ン化デュアルポートスタティックランダムアクセスメモ
リ（２０）が提供され、該メモリは、複数のスタティッ
クランダムアクセスメモリセル（８０）であって、該複
数のスタティックランダムアクセスメモリセルの各々は
単一のワードライン（７２）におよび単一のビットライ
ン対（７４，７６）に結合されているもの、前記複数の
スタティックランダムアクセスメモリセルに結合され、
アドレスを受信したことに応じて前記複数のスタティッ
クランダムアクセスメモリセルの内のあるメモリセルを
選択するためのアドレスデコーダ（３０，３６）、前記
アドレスデコーダに結合され、前記複数のスタティック
ランダムアクセスメモリセルにアクセスするために前記
アドレスデコーダに第１のアドレスを提供するための第
１のアドレスポート（６０）、前記アドレスデコーダに
結合され、前記複数のスタティックランダムアクセスメ
モリセルにアクセスするために前記アドレスデコーダに
第２のアドレスを提供するための第２のアドレスポート
（６２）、前記第１および第２のアドレスポートに結合
され、前記第１および第２のアドレスを受信し、かつこ
れに応じて、前記第１のアドレスが前記第２のアドレス
と同じである場合に第１の論理状態の整合信号を提供
し、かつ前記第１のアドレスが前記第２のアドレスと同
じでない場合に第２の論理状態の整合信号を提供するた
めのアドレス衝突検出器（１１０）、前記複数のスタテ
ィックランダムアクセスメモリセルに結合され、前記第
１のアドレスまたは前記第２のアドレスのいずれかに応
答して前記複数のスタティックランダムアクセスメモリ
セルからデータを読み出すための第１の読出し／書込み
データポート（３０、「データ＿出力」）、前記複数の
スタティックランダムアクセスメモリセルに結合され、
前記第１のアドレスまたは前記第２のアドレスのいずれ
かに応答して前記複数のスタティックランダムアクセス
メモリセルにデータを書き込むための第１の読出し／書
込みデータポート（３０、「データ＿入力」）、そして
前記アドレスデコーダに、前記第１および第２のアドレ
スポートに、前記アドレス衝突検出器に、そして前記第
１および第２の読出し／書込みデータポートに結合され
た制御回路（３２）であって、該制御回路は前記複数の
メモリセルへのアクセスを制御するためのものであり、
前記複数のスタティックランダムアクセスメモリセルへ
のアクセスのための実質的に同時的な要求は前記パイプ
ライン化デュアルポートスタティックランダムアクセス
メモリにアクセスするデータプロセッサのクロック信号
の単一のクロックサイクル内で順次サービスされ、かつ
前記整合信号が前記第１および第２の読出し／書込みデ
ータポートの内のどれが始めにサービスされるかを決定
するもの、を具備することを特徴とする。
【０００７】
【発明の実施の形態】図１は、ブロック図形式で本発明
に係わるパイプライン化されたデュアルポート集積回路
メモリ２０を示す。メモリ２０は概略的に単一ポートＳ
ＲＡＭアレイ３０、クロックおよび制御パス３２、入力
／出力（Ｉ／Ｏ）データパス（ｐａｔｈ）３４、アドレ
スパス３６、および一組の入力および／または出力ボン
ディングパッド４０を含む。入力および／または出力パ
ッドは次のとおりである。すなわち、「クロック（ＣＬ
ＯＣＫ）」と名付けられたクロック入力パッド４２、
「Ｒ／Ｗ＿ポート１（Ｒ／Ｗ＿ＰＯＲＴ１）」と名付け
られたポート１のための読出し／書込み入力パッド４
４、「Ｒ／Ｗ＿ポート２（Ｒ／Ｗ＿ＰＯＲＴ２）」と名
付けられたポート２のための読出し／書込み入力パッド
４６、「データ＿ポート１（ＤＡＴＡ＿ＰＯＲＴ１）」
と名付けられたポート１のためのデータ入力／出力パッ
ド４８、「データ＿ポート２（ＤＡＴＡ＿ＰＯＲＴ
２）」と名付けられたポート２のためのデータ入力／出
力パッド５０、「ＯＥ＿ポート１（ＯＥ＿ＰＯＲＴ
１）」と名付けられたポート１のための出力イネーブル
入力パッド５２、「ＯＥ＿ポート２（ＯＥ＿ＰＯＲＴ
２）」と名付けられた出力イネーブル入力パッド５４、
「ＰＴ＿ポート１（ＰＴ＿ＰＯＲＴ１）」と名付けられ
たパススルー入力パッド（ｐａｔｈ ｔｈｒｏｕｇｈ
ｉｎｐｕｔ ｐａｄ）５６、「ＰＴ＿ポート２（ＰＴ＿
ＰＯＲＴ２）」と名付けられたポート２のためのパスス
ルー入力パッド５８、「アドレス＿ポート１（ＡＤＤＲ
ＥＳＳ＿ＰＯＲＴ１）」と名付けられたポート１のため
のアドレス入力パッド、そして「アドレス＿ポート２
（ＡＤＤＲＥＳＳ＿ＰＯＲＴ２）」と名付けられたポー
ト２のためのアドレス入力パッド６２を含んでいる。明
らかに、データおよびアドレス端子はマルチビット端子
を表しているが、本発明の理解を容易にするため単一の
端子として示されている。
に係わるパイプライン化されたデュアルポート集積回路
メモリ２０を示す。メモリ２０は概略的に単一ポートＳ
ＲＡＭアレイ３０、クロックおよび制御パス３２、入力
／出力（Ｉ／Ｏ）データパス（ｐａｔｈ）３４、アドレ
スパス３６、および一組の入力および／または出力ボン
ディングパッド４０を含む。入力および／または出力パ
ッドは次のとおりである。すなわち、「クロック（ＣＬ
ＯＣＫ）」と名付けられたクロック入力パッド４２、
「Ｒ／Ｗ＿ポート１（Ｒ／Ｗ＿ＰＯＲＴ１）」と名付け
られたポート１のための読出し／書込み入力パッド４
４、「Ｒ／Ｗ＿ポート２（Ｒ／Ｗ＿ＰＯＲＴ２）」と名
付けられたポート２のための読出し／書込み入力パッド
４６、「データ＿ポート１（ＤＡＴＡ＿ＰＯＲＴ１）」
と名付けられたポート１のためのデータ入力／出力パッ
ド４８、「データ＿ポート２（ＤＡＴＡ＿ＰＯＲＴ
２）」と名付けられたポート２のためのデータ入力／出
力パッド５０、「ＯＥ＿ポート１（ＯＥ＿ＰＯＲＴ
１）」と名付けられたポート１のための出力イネーブル
入力パッド５２、「ＯＥ＿ポート２（ＯＥ＿ＰＯＲＴ
２）」と名付けられた出力イネーブル入力パッド５４、
「ＰＴ＿ポート１（ＰＴ＿ＰＯＲＴ１）」と名付けられ
たパススルー入力パッド（ｐａｔｈ ｔｈｒｏｕｇｈ
ｉｎｐｕｔ ｐａｄ）５６、「ＰＴ＿ポート２（ＰＴ＿
ＰＯＲＴ２）」と名付けられたポート２のためのパスス
ルー入力パッド５８、「アドレス＿ポート１（ＡＤＤＲ
ＥＳＳ＿ＰＯＲＴ１）」と名付けられたポート１のため
のアドレス入力パッド、そして「アドレス＿ポート２
（ＡＤＤＲＥＳＳ＿ＰＯＲＴ２）」と名付けられたポー
ト２のためのアドレス入力パッド６２を含んでいる。明
らかに、データおよびアドレス端子はマルチビット端子
を表しているが、本発明の理解を容易にするため単一の
端子として示されている。
【０００８】クロックおよび制御パス３２はパッド４２
に接続された「クロック（ＣＬＯＣＫ）」入力端子、パ
ッド４４に接続された「Ｒ／Ｗ＿ポート１（Ｒ／Ｗ＿Ｐ
ＯＲＴ１）」入力端子、パッド４６に接続された「Ｒ／
Ｗ＿ポート２（Ｒ／Ｗ＿ＰＯＲＴ２）」入力端子、「整
合（ＭＡＴＣＨ）」と名付けられたアドレス整合入力、
「Ｒ／Ｗ信号（Ｒ／Ｗ ＳＩＧＮＡＬＳ）」と名付けら
れた読出し／書込み出力端子、およびクロック（ＣＬＯ
ＣＫＳ）」と名付けられたクロック制御出力端子を有す
る。Ｉ／Ｏデータパス３４はボンディングパッド４８，
５０，５２，５４，５６，および５８に対応する端子、
信号「整合」を受けるための入力端子、信号「クロッ
ク」を受けるための入力端子、「データ＿入力（ＤＡＴ
Ａ＿ＩＮ）」と名付けられた出力端子、および「データ
＿出力（ＤＡＴＡ＿ＯＵＴ）」と名付けられた入力端子
を有する。アドレスパス３６は「アドレス＿ポート１」
パッド６０および「アドレス＿ポート２」パッド６２に
対応するアドレス入力端子、「整合」信号を提供するた
めの出力端子、「クロック」を受けるための入力端子、
および「アドレス＿ＲＡＭ（ＡＤＤＲＥＳＳ＿ＲＡ
Ｍ）」と名付けられた信号を提供するための出力端子を
有する。前記クロックおよび制御パス３２によって出力
される「クロック」はすべてがＩ／Ｏデータパス３４お
よびアドレスパス３６の各々によって受信されるのでは
ないことに注意を要する。これらのブロックの各々によ
って受信される特定の「クロック」は後に図３〜図５を
参照してさらに説明する。
に接続された「クロック（ＣＬＯＣＫ）」入力端子、パ
ッド４４に接続された「Ｒ／Ｗ＿ポート１（Ｒ／Ｗ＿Ｐ
ＯＲＴ１）」入力端子、パッド４６に接続された「Ｒ／
Ｗ＿ポート２（Ｒ／Ｗ＿ＰＯＲＴ２）」入力端子、「整
合（ＭＡＴＣＨ）」と名付けられたアドレス整合入力、
「Ｒ／Ｗ信号（Ｒ／Ｗ ＳＩＧＮＡＬＳ）」と名付けら
れた読出し／書込み出力端子、およびクロック（ＣＬＯ
ＣＫＳ）」と名付けられたクロック制御出力端子を有す
る。Ｉ／Ｏデータパス３４はボンディングパッド４８，
５０，５２，５４，５６，および５８に対応する端子、
信号「整合」を受けるための入力端子、信号「クロッ
ク」を受けるための入力端子、「データ＿入力（ＤＡＴ
Ａ＿ＩＮ）」と名付けられた出力端子、および「データ
＿出力（ＤＡＴＡ＿ＯＵＴ）」と名付けられた入力端子
を有する。アドレスパス３６は「アドレス＿ポート１」
パッド６０および「アドレス＿ポート２」パッド６２に
対応するアドレス入力端子、「整合」信号を提供するた
めの出力端子、「クロック」を受けるための入力端子、
および「アドレス＿ＲＡＭ（ＡＤＤＲＥＳＳ＿ＲＡ
Ｍ）」と名付けられた信号を提供するための出力端子を
有する。前記クロックおよび制御パス３２によって出力
される「クロック」はすべてがＩ／Ｏデータパス３４お
よびアドレスパス３６の各々によって受信されるのでは
ないことに注意を要する。これらのブロックの各々によ
って受信される特定の「クロック」は後に図３〜図５を
参照してさらに説明する。
【０００９】アレイ３０は「Ｒ／Ｗ信号」を受けるため
の制御入力端子、Ｉ／Ｏデータパス３４の「データ＿入
力」出力端子に接続されたデータ入力端子、Ｉ／Ｏデー
タパス３４の「データ＿出力」入力端子に接続されたデ
ータ出力端子、およびアドレスパス３６の「アドレス＿
ＲＡＭ」出力を受けるためのアドレス入力端子を有する
標準的な単一ポートのスタティックランダムアクセスメ
モリアレイである。前記「Ｒ／Ｗ信号」の構成はアレイ
３０の特定の設計に応じて実施形態により変化し、かつ
従って、これらの信号は包括的に示されていることに注
意を要する。しかしながら、メモリ２０において使用さ
れる特定の信号はさらに図５を参照して後に説明する。
の制御入力端子、Ｉ／Ｏデータパス３４の「データ＿入
力」出力端子に接続されたデータ入力端子、Ｉ／Ｏデー
タパス３４の「データ＿出力」入力端子に接続されたデ
ータ出力端子、およびアドレスパス３６の「アドレス＿
ＲＡＭ」出力を受けるためのアドレス入力端子を有する
標準的な単一ポートのスタティックランダムアクセスメ
モリアレイである。前記「Ｒ／Ｗ信号」の構成はアレイ
３０の特定の設計に応じて実施形態により変化し、かつ
従って、これらの信号は包括的に示されていることに注
意を要する。しかしながら、メモリ２０において使用さ
れる特定の信号はさらに図５を参照して後に説明する。
【００１０】動作においては、メモリ２０は全２重ポー
トまたはフルデュアルポートのスタティックランダムア
クセスメモリ（ＳＲＡＭ）として機能する。しかしなが
ら、アレイ区分技術を使用するいくつかのデュアルポー
ト設計とは異なり、２つのアクセスが単一のクロックサ
イクル内で生じ得ない状況はない。さらに、メモリ２０
は標準的な６トランジスタＳＲＡＭセルを使用し、かつ
従って他のデュアルポート化された技術に関連する特別
のデュアルポート化されたセルの必要性を避けている。
トまたはフルデュアルポートのスタティックランダムア
クセスメモリ（ＳＲＡＭ）として機能する。しかしなが
ら、アレイ区分技術を使用するいくつかのデュアルポー
ト設計とは異なり、２つのアクセスが単一のクロックサ
イクル内で生じ得ない状況はない。さらに、メモリ２０
は標準的な６トランジスタＳＲＡＭセルを使用し、かつ
従って他のデュアルポート化された技術に関連する特別
のデュアルポート化されたセルの必要性を避けている。
【００１１】メモリ２０はこれらの利点を「クロック」
信号のそれぞれの周期または期間（ｐｅｒｉｏｄ）に対
してアレイ３０にアクセスするために２つのアクセスを
発生することにより達成する。アレイ３０は外部「クロ
ック」信号の２倍の速度でアクセスされ得る単一ポート
のメモリコアである。一般に、メモリ２０はポート１の
アクセスの要求に基づく「クロック」サイクルの第１の
部分の間にかつポート２のアクセスに基づく「クロッ
ク」サイクルの第２の部分の間にアレイ３０のアクセス
の要求を発生する。メモリ２０はポート２に対する同じ
アドレスへの試みられた読出しがある「クロック」サイ
クルの間にポート１の試みられた書込みサイクルがある
特別の場合にこの順序を反転する。
信号のそれぞれの周期または期間（ｐｅｒｉｏｄ）に対
してアレイ３０にアクセスするために２つのアクセスを
発生することにより達成する。アレイ３０は外部「クロ
ック」信号の２倍の速度でアクセスされ得る単一ポート
のメモリコアである。一般に、メモリ２０はポート１の
アクセスの要求に基づく「クロック」サイクルの第１の
部分の間にかつポート２のアクセスに基づく「クロッ
ク」サイクルの第２の部分の間にアレイ３０のアクセス
の要求を発生する。メモリ２０はポート２に対する同じ
アドレスへの試みられた読出しがある「クロック」サイ
クルの間にポート１の試みられた書込みサイクルがある
特別の場合にこの順序を反転する。
【００１２】メモリ２０の詳細な動作は図２〜図７を参
照してさらによく理解されるであろう。図２は、単一ポ
ートメモリセル８０を含む図１のアレイ３０の一部７０
を部分的回路図および部分的ブロック図形式で示す。メ
モリセル８０はワードライン７２によって導かれる“Ｗ
Ｌ”と名付けられた信号のアクティベイションまたは活
性化によりアクセスされるスタティックＲＡＭセルであ
り、かつビットライン７４および７６の相補対によっ
て、それぞれ、“ＢＬ”および“＊ＢＬ”と名付けられ
た差動データ信号を導く。メモリセル８０はＮチャネル
金属酸化物半導体（ＭＯＳ）トランジスタ８２および８
４、そしてインバータ８６および８８を含む。トランジ
スタ８２はビットライン７４に接続された第１の電流電
極、ワードライン７２に接続されたゲート、および第２
の電流電極を有する。トランジスタ８４はビットライン
７６に接続された第１の電流電極、ワードライン７２に
接続されたゲート、および第２の電流電極を有する。イ
ンバータ８６はトランジスタ８２の第２の電流電極に接
続された入力端子、およびトランジスタ８４の第２の電
流電極に接続された出力端子を有する。インバータ８８
はインバータ８６の出力端子に接続された入力端子、お
よびインバータ８６の入力端子に接続された出力端子を
有する。
照してさらによく理解されるであろう。図２は、単一ポ
ートメモリセル８０を含む図１のアレイ３０の一部７０
を部分的回路図および部分的ブロック図形式で示す。メ
モリセル８０はワードライン７２によって導かれる“Ｗ
Ｌ”と名付けられた信号のアクティベイションまたは活
性化によりアクセスされるスタティックＲＡＭセルであ
り、かつビットライン７４および７６の相補対によっ
て、それぞれ、“ＢＬ”および“＊ＢＬ”と名付けられ
た差動データ信号を導く。メモリセル８０はＮチャネル
金属酸化物半導体（ＭＯＳ）トランジスタ８２および８
４、そしてインバータ８６および８８を含む。トランジ
スタ８２はビットライン７４に接続された第１の電流電
極、ワードライン７２に接続されたゲート、および第２
の電流電極を有する。トランジスタ８４はビットライン
７６に接続された第１の電流電極、ワードライン７２に
接続されたゲート、および第２の電流電極を有する。イ
ンバータ８６はトランジスタ８２の第２の電流電極に接
続された入力端子、およびトランジスタ８４の第２の電
流電極に接続された出力端子を有する。インバータ８８
はインバータ８６の出力端子に接続された入力端子、お
よびインバータ８６の入力端子に接続された出力端子を
有する。
【００１３】動作においては、メモリセル８０は標準的
な単一ポートの６トランジスタメモリセルであり、その
論理状態は逆並列またはバック−バック（ｂａｃｋ−ｔ
ｏ−ｂａｃｋ）接続されたインバータ８６および８８の
動作によって記憶される。ここで説明されるように、１
つのメモリセルにおけるトランジスタの数は記憶を行う
トランジスタに加えてアクセストランジスタを含むこと
に注意を要する。メモリセル８０は伝統的にワードライ
ン７２の活性化またはアクティベイションによってアク
セスされる。ワードライン７２がアクティブである場
合、トランジスタ８２および８４は導通し、メモリセル
の内容を比較的小さな差動電圧としてビットライン７４
および７６上に結合する。この電圧はその後検知されか
つ出力される。書込みサイクルの間に、外部回路がＢＬ
および＊ＢＬの間に比較的大きな差動電圧を提供しメモ
リセル８０に記憶された内容を上書きまたはオーバライ
トする。
な単一ポートの６トランジスタメモリセルであり、その
論理状態は逆並列またはバック−バック（ｂａｃｋ−ｔ
ｏ−ｂａｃｋ）接続されたインバータ８６および８８の
動作によって記憶される。ここで説明されるように、１
つのメモリセルにおけるトランジスタの数は記憶を行う
トランジスタに加えてアクセストランジスタを含むこと
に注意を要する。メモリセル８０は伝統的にワードライ
ン７２の活性化またはアクティベイションによってアク
セスされる。ワードライン７２がアクティブである場
合、トランジスタ８２および８４は導通し、メモリセル
の内容を比較的小さな差動電圧としてビットライン７４
および７６上に結合する。この電圧はその後検知されか
つ出力される。書込みサイクルの間に、外部回路がＢＬ
および＊ＢＬの間に比較的大きな差動電圧を提供しメモ
リセル８０に記憶された内容を上書きまたはオーバライ
トする。
【００１４】メモリセル８０は標準的な８トランジスタ
のデュアルポート化されたメモリセルと異なっている。
第１に、それは８個のトランジスタの代わりに６個を含
むのみである。第２に、それは２つの別個の対のビット
ラインの代わりに単一の相補的な対のビットラインにの
み接続され、２つの余分のアクセストランジスタを節約
する。さらに、デュアルポート化されたメモリセルに対
する２つのワードラインと比較して、メモリセル８０に
アクセスできる単一のワードラインのみがある。２つの
トランジスタを節約することに加えて、単一のワードラ
インおよび単一のビットライン対のみへの接続はまたメ
モリセル８０へのおよびメモリセル８０からの金属ワイ
ヤリングの量を低減する。これらの効果はアレイ３０が
比較的安価な従来のＳＲＡＭセルを使用して構成できる
ようにする。単一ポートのメモリセルのようなメモリセ
ル８０を使用して構成されたアレイは対応する８トラン
ジスタの真のデュアルポートのメモリセルに基づくアレ
イのサイズの約２５パーセントとなることに注意を要す
る。
のデュアルポート化されたメモリセルと異なっている。
第１に、それは８個のトランジスタの代わりに６個を含
むのみである。第２に、それは２つの別個の対のビット
ラインの代わりに単一の相補的な対のビットラインにの
み接続され、２つの余分のアクセストランジスタを節約
する。さらに、デュアルポート化されたメモリセルに対
する２つのワードラインと比較して、メモリセル８０に
アクセスできる単一のワードラインのみがある。２つの
トランジスタを節約することに加えて、単一のワードラ
インおよび単一のビットライン対のみへの接続はまたメ
モリセル８０へのおよびメモリセル８０からの金属ワイ
ヤリングの量を低減する。これらの効果はアレイ３０が
比較的安価な従来のＳＲＡＭセルを使用して構成できる
ようにする。単一ポートのメモリセルのようなメモリセ
ル８０を使用して構成されたアレイは対応する８トラン
ジスタの真のデュアルポートのメモリセルに基づくアレ
イのサイズの約２５パーセントとなることに注意を要す
る。
【００１５】図３は、論理図形式で図１のアドレスパス
３６を示す。アドレスパス３６は概略的にアドレスポー
ト入力段９０、プリデコーダ部１００、およびアドレス
衝突検出器１１０を含む。入力段９０は概略的に排他的
ＯＲゲート９２、“ＤＦＦ”と名付けられたＤ型フリッ
プフロップ９４、および“ＭＵＸ”と名付けられたマル
チプレクサ９６を含む。排他的ＯＲゲート９２はパッド
６０に接続されて「アドレス＿ポート１」信号を受ける
ための第１の入力端子、パッド６２に接続されて「アド
レス＿ポート２」信号を受けるための第２の入力端子、
および出力端子を有する。入力段９０はアドレスビット
の数に対応する数の入力段の内の代表的な１つであり、
かつ各々のアドレスビットに対応して図３に示される入
力段９０のような入力段がある。Ｄ型フリップフロップ
９４はパッド６２に接続され「アドレス＿ポート２」信
号を受けるためのＤ入力端子、“Ｐ２ＣＬＫ”と名付け
られた信号を受けるためのクロック入力端子、およびＱ
出力端子を有する。ＭＵＸ９６はパッド６０に接続され
て「アドレス＿ポート１」信号を受けるための第１の入
力端子、Ｄ型フリップフロップ９４のＱ出力端子に接続
された第２の入力端子、“Ｐ１Ｐ２ＭＵＸ”と名付けら
れた信号を受けるための制御入力端子、および出力端子
を有する。
３６を示す。アドレスパス３６は概略的にアドレスポー
ト入力段９０、プリデコーダ部１００、およびアドレス
衝突検出器１１０を含む。入力段９０は概略的に排他的
ＯＲゲート９２、“ＤＦＦ”と名付けられたＤ型フリッ
プフロップ９４、および“ＭＵＸ”と名付けられたマル
チプレクサ９６を含む。排他的ＯＲゲート９２はパッド
６０に接続されて「アドレス＿ポート１」信号を受ける
ための第１の入力端子、パッド６２に接続されて「アド
レス＿ポート２」信号を受けるための第２の入力端子、
および出力端子を有する。入力段９０はアドレスビット
の数に対応する数の入力段の内の代表的な１つであり、
かつ各々のアドレスビットに対応して図３に示される入
力段９０のような入力段がある。Ｄ型フリップフロップ
９４はパッド６２に接続され「アドレス＿ポート２」信
号を受けるためのＤ入力端子、“Ｐ２ＣＬＫ”と名付け
られた信号を受けるためのクロック入力端子、およびＱ
出力端子を有する。ＭＵＸ９６はパッド６０に接続され
て「アドレス＿ポート１」信号を受けるための第１の入
力端子、Ｄ型フリップフロップ９４のＱ出力端子に接続
された第２の入力端子、“Ｐ１Ｐ２ＭＵＸ”と名付けら
れた信号を受けるための制御入力端子、および出力端子
を有する。
【００１６】プリデコーダ部１００はＡＮＤゲート１０
２およびＤ型フリップフロップ１０４を含む。ＡＮＤゲ
ート１０２はＭＵＸ９６の出力端子に接続された第１の
入力端子、第２の入力端子、および出力端子を有する。
Ｄ型フリップフロップ１０４はＡＮＤゲート１０２の出
力端子に接続されたＤ入力端子、“ＤＥＣＣＬＫ”と名
付けられた信号を受けるためのクロック入力端子、およ
び「アドレス＿ＲＡＭ（ＡＤＤＲＥＳＳ＿ＲＡＭ）」と
名付けられ信号を提供するためのＱ出力端子を有する。
プリデコーダ部１００はプリデコードの間に行われる論
理機能を代表するものであることに注意を要する。従っ
て、ＡＮＤゲート１０２の第２の入力は名付けられてお
らず（ｎｏｔ ｌａｂｅｌｌｅｄ）かつ、それ自身実施
形態によって変化する、どのようなプリデコード機能が
実際に行われているかに基づき変化するであろう。さら
に、ＡＮＤゲート１０２は特定の実施形態に基づき２
つ、３つ、またはそれ以上の入力を有してもよく、ある
いは異なる論理機能とすることもでき、かつＭＵＸ９６
の出力はＡＮＤゲート１０２のようないくつかの他の論
理ゲートに提供されることに注意を要する。
２およびＤ型フリップフロップ１０４を含む。ＡＮＤゲ
ート１０２はＭＵＸ９６の出力端子に接続された第１の
入力端子、第２の入力端子、および出力端子を有する。
Ｄ型フリップフロップ１０４はＡＮＤゲート１０２の出
力端子に接続されたＤ入力端子、“ＤＥＣＣＬＫ”と名
付けられた信号を受けるためのクロック入力端子、およ
び「アドレス＿ＲＡＭ（ＡＤＤＲＥＳＳ＿ＲＡＭ）」と
名付けられ信号を提供するためのＱ出力端子を有する。
プリデコーダ部１００はプリデコードの間に行われる論
理機能を代表するものであることに注意を要する。従っ
て、ＡＮＤゲート１０２の第２の入力は名付けられてお
らず（ｎｏｔ ｌａｂｅｌｌｅｄ）かつ、それ自身実施
形態によって変化する、どのようなプリデコード機能が
実際に行われているかに基づき変化するであろう。さら
に、ＡＮＤゲート１０２は特定の実施形態に基づき２
つ、３つ、またはそれ以上の入力を有してもよく、ある
いは異なる論理機能とすることもでき、かつＭＵＸ９６
の出力はＡＮＤゲート１０２のようないくつかの他の論
理ゲートに提供されることに注意を要する。
【００１７】アドレス衝突検出器１１０はＮＯＲゲート
１１２およびＤ型フリップフロップ１１４を含む。ＮＯ
Ｒゲート１１２は排他的ＯＲゲート９２の出力端子に接
続された第１の入力端子、および付加的な入力端子を有
する。これらの付加的な入力端子の各々は他のアドレス
ピンの各々に対応する他の入力段の対応する排他的ＯＲ
出力端子に接続されている。ＮＯＲゲート１１２はまた
出力端子を有する。Ｄ型フリップフロップ１１４はＮＯ
Ｒゲート１１２の出力端子に接続されたＤ入力端子、
“Ｐ３ＣＬＫ”と名付けられた信号を受けるためのクロ
ック入力端子、および「整合」信号を提供するためのＱ
出力端子を有する。
１１２およびＤ型フリップフロップ１１４を含む。ＮＯ
Ｒゲート１１２は排他的ＯＲゲート９２の出力端子に接
続された第１の入力端子、および付加的な入力端子を有
する。これらの付加的な入力端子の各々は他のアドレス
ピンの各々に対応する他の入力段の対応する排他的ＯＲ
出力端子に接続されている。ＮＯＲゲート１１２はまた
出力端子を有する。Ｄ型フリップフロップ１１４はＮＯ
Ｒゲート１１２の出力端子に接続されたＤ入力端子、
“Ｐ３ＣＬＫ”と名付けられた信号を受けるためのクロ
ック入力端子、および「整合」信号を提供するためのＱ
出力端子を有する。
【００１８】動作においては、アドレスパス３６の総合
的な機能は図３に示された３つの部分の各々を参照して
説明することができる。入力段９０は図１に示されるよ
うにアレイ３０の入力をドライブする上で使用するため
の第１または第２のポートのアドレスの内の所定の１つ
を選択する働きをなす。「クロック」信号の半サイクル
の間に、「アドレス＿ポート１」および「アドレス＿ポ
ート２」の内の１つが後にさらに説明するようにしてア
レイ３０に入力するために選択される。入力段９０によ
って提供される付加的な機能は対応するアドレスビット
が等しいことを認識することである。排他的ＯＲゲート
９２の出力は前記２つのアドレスビットが同じである場
合にアクティブとなる。従って、アクティブローの出力
は２つの対応するアドレスビットの一致を表す。
的な機能は図３に示された３つの部分の各々を参照して
説明することができる。入力段９０は図１に示されるよ
うにアレイ３０の入力をドライブする上で使用するため
の第１または第２のポートのアドレスの内の所定の１つ
を選択する働きをなす。「クロック」信号の半サイクル
の間に、「アドレス＿ポート１」および「アドレス＿ポ
ート２」の内の１つが後にさらに説明するようにしてア
レイ３０に入力するために選択される。入力段９０によ
って提供される付加的な機能は対応するアドレスビット
が等しいことを認識することである。排他的ＯＲゲート
９２の出力は前記２つのアドレスビットが同じである場
合にアクティブとなる。従って、アクティブローの出力
は２つの対応するアドレスビットの一致を表す。
【００１９】上で述べたように、プリデコーダ部１００
はアレイ３０に入力を提供するためにプリデコード機能
を達成する。他の実施形態では、プリデコード機能はア
レイ３０の一部と考えることができるが、メモリ２０に
おいては、それはアドレスパス３６の機能であると考え
られる。「クロック」サイクルの最初の半分（ｈａｌ
ｆ）の間に、「アドレス＿ポート１」におけるアドレス
入力はアレイ３０に入力され、かつＤ型フリップフロッ
プ１０４がこのデコードされたアドレスを登録するため
に使用される。「クロック」サイクルの最初の部分の間
に、ＭＵＸ９６の最初の入力が選択されかつ従って「ポ
ート１」上のアドレスが通過しかつＤ型フリップフロッ
プ１０４によって形成されるレジスタに登録される。同
様に、クロックサイクルの第１の（ｆｉｒｓｔ）部分の
間に、「アドレス＿ポート２」によって導かれるアドレ
スが登録されるが、この場合はＤ型フリップフロップ９
４によって形成されるレジスタに登録される。「クロッ
ク」サイクルの第２の部分の間に、「ポート２」上に導
かれかつＤ型フリップフロップ９４に格納されたアドレ
スがＭＵＸ９６の第２の入力を通って選択されかつ次に
Ｄ型フリップフロップ１０４に登録されてプリデコード
されたアドレスをアレイ３０にドライブする。
はアレイ３０に入力を提供するためにプリデコード機能
を達成する。他の実施形態では、プリデコード機能はア
レイ３０の一部と考えることができるが、メモリ２０に
おいては、それはアドレスパス３６の機能であると考え
られる。「クロック」サイクルの最初の半分（ｈａｌ
ｆ）の間に、「アドレス＿ポート１」におけるアドレス
入力はアレイ３０に入力され、かつＤ型フリップフロッ
プ１０４がこのデコードされたアドレスを登録するため
に使用される。「クロック」サイクルの最初の部分の間
に、ＭＵＸ９６の最初の入力が選択されかつ従って「ポ
ート１」上のアドレスが通過しかつＤ型フリップフロッ
プ１０４によって形成されるレジスタに登録される。同
様に、クロックサイクルの第１の（ｆｉｒｓｔ）部分の
間に、「アドレス＿ポート２」によって導かれるアドレ
スが登録されるが、この場合はＤ型フリップフロップ９
４によって形成されるレジスタに登録される。「クロッ
ク」サイクルの第２の部分の間に、「ポート２」上に導
かれかつＤ型フリップフロップ９４に格納されたアドレ
スがＭＵＸ９６の第２の入力を通って選択されかつ次に
Ｄ型フリップフロップ１０４に登録されてプリデコード
されたアドレスをアレイ３０にドライブする。
【００２０】入力段９０およびプリデコーダ部１００と
異なり、アドレス衝突検出器１１０はすべてのアドレス
入力ビットの間で共有または共用される。ＮＯＲゲート
１１２は「ポート１」および「ポート２」アドレスの双
方の各アドレスビットが一致する条件を検出しかつこの
「整合」条件を示すためにアクティブハイ信号を提供す
る。Ｄ型フリップフロップ１１４はこの制御信号をクロ
ック信号Ｐ３ＣＬＫと時を同じくしてまたは一致して
（ｃｏｉｎｃｉｄｅｎｔ ｗｉｔｈ）記憶するために使
用される。
異なり、アドレス衝突検出器１１０はすべてのアドレス
入力ビットの間で共有または共用される。ＮＯＲゲート
１１２は「ポート１」および「ポート２」アドレスの双
方の各アドレスビットが一致する条件を検出しかつこの
「整合」条件を示すためにアクティブハイ信号を提供す
る。Ｄ型フリップフロップ１１４はこの制御信号をクロ
ック信号Ｐ３ＣＬＫと時を同じくしてまたは一致して
（ｃｏｉｎｃｉｄｅｎｔ ｗｉｔｈ）記憶するために使
用される。
【００２１】図４は、図１のＩ／Ｏデータパス３４をブ
ロック図形式で示す。Ｉ／Ｏデータパス３４は概略的に
セルフタイム化（ｓｅｌｆ−ｔｉｍｅｄ）増幅器１２
０、Ｄ型フリップフロップ１３０、ＭＵＸ１３２、Ｄ型
フリップフロップ１３４、ＭＵＸ１３６、Ｄ型フリップ
フロップ１３８，１４０，１４２，１４３，および１４
４、ＭＵＸ１４６、Ｄ型フリップフロップ１４８、およ
びＡＮＤゲート１５０を含む。セルフタイム化増幅器１
２０はセンスアンプ１２２ならびにインバータ１２４お
よび１２６を含む。センスアンプ１２２は“ＧＤＬ”と
名付けられた信号を受けるための正入力端子、“ＧＤＬ
Ｂ”と名付けられた信号を受けるための負入力端子、
“ＦＡＭＰＢ”と名付けられた信号を受けるためのアク
ティブローの制御入力端子、および出力端子を有する。
ここでおよび以下の説明で、その表現の終わりに“Ｂ”
が添付された信号はアクティブローの信号を表すことに
注意を要する。信号ＧＤＬおよびＧＤＬＢはアレイ３０
における相補グローバルデータラインによって導かれる
信号であり、ローおよびコラムデコードによって選択さ
れるメモリセルの内容を表し、かつ図１の「データ＿出
力」信号に対応する。インバータ１２４はセンスアンプ
１２２の出力端子に接続された入力端子、およ出力端子
を有する。インバータ１２６はインバータ１２４の出力
端子に接続された入力端子、およびインバータ１２４の
入力端子に接続された出力端子を有する。
ロック図形式で示す。Ｉ／Ｏデータパス３４は概略的に
セルフタイム化（ｓｅｌｆ−ｔｉｍｅｄ）増幅器１２
０、Ｄ型フリップフロップ１３０、ＭＵＸ１３２、Ｄ型
フリップフロップ１３４、ＭＵＸ１３６、Ｄ型フリップ
フロップ１３８，１４０，１４２，１４３，および１４
４、ＭＵＸ１４６、Ｄ型フリップフロップ１４８、およ
びＡＮＤゲート１５０を含む。セルフタイム化増幅器１
２０はセンスアンプ１２２ならびにインバータ１２４お
よび１２６を含む。センスアンプ１２２は“ＧＤＬ”と
名付けられた信号を受けるための正入力端子、“ＧＤＬ
Ｂ”と名付けられた信号を受けるための負入力端子、
“ＦＡＭＰＢ”と名付けられた信号を受けるためのアク
ティブローの制御入力端子、および出力端子を有する。
ここでおよび以下の説明で、その表現の終わりに“Ｂ”
が添付された信号はアクティブローの信号を表すことに
注意を要する。信号ＧＤＬおよびＧＤＬＢはアレイ３０
における相補グローバルデータラインによって導かれる
信号であり、ローおよびコラムデコードによって選択さ
れるメモリセルの内容を表し、かつ図１の「データ＿出
力」信号に対応する。インバータ１２４はセンスアンプ
１２２の出力端子に接続された入力端子、およ出力端子
を有する。インバータ１２６はインバータ１２４の出力
端子に接続された入力端子、およびインバータ１２４の
入力端子に接続された出力端子を有する。
【００２２】Ｄ型フリップフロップ１３０はセンスアン
プ１２２の出力端子に接続されたＤ入力端子、“ＤＬＣ
ＬＫ１”と名付けられた信号を受けるためのクロック入
力端子、およびＱ出力端子を有する。ＭＵＸ１３２は
“０”と名付けられた第１の入力端子、Ｄ型フリップフ
ロップ１３０のＱ出力端子に接続され“１”と名付けら
れた第２の入力端子、制御入力端子、および出力端子を
有する。Ｄ型フリップフロップ１３４はＭＵＸ１３２の
出力端子に接続されたＤ入力端子、“ＱＶＣＬＫ”と名
付けられた信号を受けるためのクロック入力端子、およ
びパット４８に接続されてそこに信号「データ＿ポート
１」を提供するためのＱ出力端子を有する。
プ１２２の出力端子に接続されたＤ入力端子、“ＤＬＣ
ＬＫ１”と名付けられた信号を受けるためのクロック入
力端子、およびＱ出力端子を有する。ＭＵＸ１３２は
“０”と名付けられた第１の入力端子、Ｄ型フリップフ
ロップ１３０のＱ出力端子に接続され“１”と名付けら
れた第２の入力端子、制御入力端子、および出力端子を
有する。Ｄ型フリップフロップ１３４はＭＵＸ１３２の
出力端子に接続されたＤ入力端子、“ＱＶＣＬＫ”と名
付けられた信号を受けるためのクロック入力端子、およ
びパット４８に接続されてそこに信号「データ＿ポート
１」を提供するためのＱ出力端子を有する。
【００２３】ＭＵＸ１３６は“０”と名付けられた第１
の入力端子、“１”と名付けられた第２の入力端子、Ｄ
型フリップフロップ１３０のＱ出力端子に接続され
“２”と名付けられた第３の入力端子、センスアンプ１
２２の出力端子に接続され“３”と名付けられた第４の
入力端子、“ＲＡＴＦＢ”と名付けられた信号を受ける
ための“４”と名付けられた第１の制御入力端子、
“５”と名付けられた第２の制御入力端子、および出力
端子を有する。Ｄ型フリップフロップ１３８はＭＵＸ１
３６の出力端子に接続されたＤ入力端子、信号ＱＶＣＬ
Ｋを受けるためのクロック入力端子、およびパッド５０
に接続されてそこに信号「データ＿ポート２」を提供す
るためのＱ出力端子を有する。
の入力端子、“１”と名付けられた第２の入力端子、Ｄ
型フリップフロップ１３０のＱ出力端子に接続され
“２”と名付けられた第３の入力端子、センスアンプ１
２２の出力端子に接続され“３”と名付けられた第４の
入力端子、“ＲＡＴＦＢ”と名付けられた信号を受ける
ための“４”と名付けられた第１の制御入力端子、
“５”と名付けられた第２の制御入力端子、および出力
端子を有する。Ｄ型フリップフロップ１３８はＭＵＸ１
３６の出力端子に接続されたＤ入力端子、信号ＱＶＣＬ
Ｋを受けるためのクロック入力端子、およびパッド５０
に接続されてそこに信号「データ＿ポート２」を提供す
るためのＱ出力端子を有する。
【００２４】Ｄ型フリップフロップ１４０はパッド５８
に接続されて信号「ＰＴ＿ポート２」を受けるためのＤ
入力端子、信号Ｐ３ＣＬＫを受けるためのクロック入力
端子、およびＭＵＸ１３２の制御入力端子に接続された
Ｑ出力端子を有する。Ｄ型フリップフロップ１４２はパ
ッド５６に接続されて信号「ＰＴ＿ポート１」を受ける
ためのＤ入力端子、信号Ｐ３ＣＬＫを受けるためのクロ
ック入力端子、およびＭＵＸ１３６の第２の制御入力端
子に接続されたＱ出力端子を有する。Ｄ型フリップフロ
ップ１４３はＤ型フリップフロップ１３４のＱ出力端子
に接続されたＤ入力端子、“Ｐ２ＣＬＫ”と名付けられ
た信号を受けるためのクロック入力端子、およびＭＵＸ
１３６の前記第１および第２の入力端子の双方に接続さ
れたＱ出力端子を有する。Ｄ型フリップフロップ１４４
はパッド５０に接続され信号「データ＿ポート２」を受
けるためのＤ入力端子、信号Ｐ２ＣＬＫを受けるための
クロック入力端子、およびＭＵＸ１３２の第１の入力端
子に接続されたＱ出力端子を有する。ＭＵＸ１４６はＤ
型フリップフロップ１３４のＱ出力端子に接続された第
１の入力端子、Ｄ型フリップフロップ１４４のＱ出力端
子に接続された第２の入力端子、制御入力端子、および
出力端子を有する。Ｄ型フリップフロップ１４８はＭＵ
Ｘ１４６の出力端子に接続されたＤ入力端子、“ＤＩＮ
Ｋ”と名付けられた信号を受けるためのクロック入力端
子、および“ＥＱＤ”と名付けられた信号を提供するた
めのＱ出力端子を有する。ＡＮＤゲート１５０は信号Ｐ
１Ｐ２ＭＵＸを受けるための第１の入力端子、信号ＲＡ
ＦＴＢを受けるための第２の入力端子、ＭＵＸ１４６の
制御入力端子に接続された出力端子を有する。信号ＥＱ
Ｄは図１の「データ＿入力」に対応することに注意を要
する。信号ＦＡＭＰＢ，ＤＬＣＬＫ１，ＱＶＣＬＫ，Ｐ
３ＣＬＫ，Ｐ１Ｐ２ＭＵＸ，ＲＡＴＦＢ，Ｐ２ＣＬＫお
よびＤＩＮＫは図１からの「クロック（ＣＬＯＣＫ
Ｓ）」に対応する。
に接続されて信号「ＰＴ＿ポート２」を受けるためのＤ
入力端子、信号Ｐ３ＣＬＫを受けるためのクロック入力
端子、およびＭＵＸ１３２の制御入力端子に接続された
Ｑ出力端子を有する。Ｄ型フリップフロップ１４２はパ
ッド５６に接続されて信号「ＰＴ＿ポート１」を受ける
ためのＤ入力端子、信号Ｐ３ＣＬＫを受けるためのクロ
ック入力端子、およびＭＵＸ１３６の第２の制御入力端
子に接続されたＱ出力端子を有する。Ｄ型フリップフロ
ップ１４３はＤ型フリップフロップ１３４のＱ出力端子
に接続されたＤ入力端子、“Ｐ２ＣＬＫ”と名付けられ
た信号を受けるためのクロック入力端子、およびＭＵＸ
１３６の前記第１および第２の入力端子の双方に接続さ
れたＱ出力端子を有する。Ｄ型フリップフロップ１４４
はパッド５０に接続され信号「データ＿ポート２」を受
けるためのＤ入力端子、信号Ｐ２ＣＬＫを受けるための
クロック入力端子、およびＭＵＸ１３２の第１の入力端
子に接続されたＱ出力端子を有する。ＭＵＸ１４６はＤ
型フリップフロップ１３４のＱ出力端子に接続された第
１の入力端子、Ｄ型フリップフロップ１４４のＱ出力端
子に接続された第２の入力端子、制御入力端子、および
出力端子を有する。Ｄ型フリップフロップ１４８はＭＵ
Ｘ１４６の出力端子に接続されたＤ入力端子、“ＤＩＮ
Ｋ”と名付けられた信号を受けるためのクロック入力端
子、および“ＥＱＤ”と名付けられた信号を提供するた
めのＱ出力端子を有する。ＡＮＤゲート１５０は信号Ｐ
１Ｐ２ＭＵＸを受けるための第１の入力端子、信号ＲＡ
ＦＴＢを受けるための第２の入力端子、ＭＵＸ１４６の
制御入力端子に接続された出力端子を有する。信号ＥＱ
Ｄは図１の「データ＿入力」に対応することに注意を要
する。信号ＦＡＭＰＢ，ＤＬＣＬＫ１，ＱＶＣＬＫ，Ｐ
３ＣＬＫ，Ｐ１Ｐ２ＭＵＸ，ＲＡＴＦＢ，Ｐ２ＣＬＫお
よびＤＩＮＫは図１からの「クロック（ＣＬＯＣＫ
Ｓ）」に対応する。
【００２５】動作においては、Ｉ／Ｏデータパス３４は
４つの異なる信号のボンディングパッドに接続され、各
々１つが「データ＿ポート１」および「データ＿ポート
２」からのデータ、ならびに２つの制御信号「ＰＴ＿ポ
ート１」および「ＰＴ＿ポート２」に対応する。これら
の制御信号は１つのポートから他のものへのデータの通
過を制御する通過またはパススルー（ｐａｓｓ−ｔｈｒ
ｏｕｇｈ）信号である。従って、信号「ＰＴ＿ポート
２」が論理ローでアクティブである場合は、Ｄ型フリッ
プフロップ１４０の出力はＭＵＸ１３２に対しパッド５
０からの「データ＿ポート２」信号を表す第１の入力を
選択させこれはＤ型フリップフロップ１３４を通って
「データ＿ポート１」信号としてパッド４８に提供され
る。逆に、信号「ＰＴ＿ポート１」がＤ型フリップフロ
ップ１４２の入力において論理ローでアクティブである
場合は、そのＱ出力はＭＵＸ１３６を制御してＭＵＸ１
３６の第１および第２の入力を選択させこれは、Ｄ型フ
リップフロップ１４３を介して、パッド４８からの「デ
ータ＿ポート１」信号を表しかつそのビットをＤ型フリ
ップフロップ１３８を介して「データ＿ポート２」信号
としてパッド５０に出力する。
４つの異なる信号のボンディングパッドに接続され、各
々１つが「データ＿ポート１」および「データ＿ポート
２」からのデータ、ならびに２つの制御信号「ＰＴ＿ポ
ート１」および「ＰＴ＿ポート２」に対応する。これら
の制御信号は１つのポートから他のものへのデータの通
過を制御する通過またはパススルー（ｐａｓｓ−ｔｈｒ
ｏｕｇｈ）信号である。従って、信号「ＰＴ＿ポート
２」が論理ローでアクティブである場合は、Ｄ型フリッ
プフロップ１４０の出力はＭＵＸ１３２に対しパッド５
０からの「データ＿ポート２」信号を表す第１の入力を
選択させこれはＤ型フリップフロップ１３４を通って
「データ＿ポート１」信号としてパッド４８に提供され
る。逆に、信号「ＰＴ＿ポート１」がＤ型フリップフロ
ップ１４２の入力において論理ローでアクティブである
場合は、そのＱ出力はＭＵＸ１３６を制御してＭＵＸ１
３６の第１および第２の入力を選択させこれは、Ｄ型フ
リップフロップ１４３を介して、パッド４８からの「デ
ータ＿ポート１」信号を表しかつそのビットをＤ型フリ
ップフロップ１３８を介して「データ＿ポート２」信号
としてパッド５０に出力する。
【００２６】次に、Ｉ／Ｏデータパス３４の動作をパス
スルーモードで動作していない場合につき説明する。セ
ルフタイム化増幅器１２０が使用されて読出しサイクル
の間にアレイ３０からの出力データを検知する。セルフ
タイム化増幅器１２０の出力は、ＭＵＸ１３６の第４の
入力端子を介して、Ｄ型フリップフロップ１３０のＤ入
力端子およびＤ型フリップフロップ１３８のＤ入力端子
の双方に入力される。従って、メモリアレイ３０からの
データはどのポートが現在アレイにアクセスしているか
に応じて読出しサイクルの間に選択的に信号「データ＿
ポート１」としてパッド４８にあるいは信号「データ＿
ポート２」としてパッド５０に提供される。
スルーモードで動作していない場合につき説明する。セ
ルフタイム化増幅器１２０が使用されて読出しサイクル
の間にアレイ３０からの出力データを検知する。セルフ
タイム化増幅器１２０の出力は、ＭＵＸ１３６の第４の
入力端子を介して、Ｄ型フリップフロップ１３０のＤ入
力端子およびＤ型フリップフロップ１３８のＤ入力端子
の双方に入力される。従って、メモリアレイ３０からの
データはどのポートが現在アレイにアクセスしているか
に応じて読出しサイクルの間に選択的に信号「データ＿
ポート１」としてパッド４８にあるいは信号「データ＿
ポート２」としてパッド５０に提供される。
【００２７】書込みサイクルの間に付加的な回路が使用
される。ＭＵＸ１４６はパッド４８からの信号「データ
＿ポート１」あるいはパッド５０からの信号「データ＿
ポート２」（これはＤ型フリップフロップ１４４に登録
されている）を選択する。この選択は信号ＲＡＴＦＢと
論理的にＡＮＤ操作された信号Ｐ１Ｐ２ＭＵＸに基づい
て行われる。信号ＲＡＴＦＢは整合状態を示しかつさら
に後に説明する。選択された入力データは次にＤ型フリ
ップフロップ１４８において信号ＤＩＮＫによって登録
されかつ信号ＥＱＤとしてアレイ３０へとドライブされ
る。
される。ＭＵＸ１４６はパッド４８からの信号「データ
＿ポート１」あるいはパッド５０からの信号「データ＿
ポート２」（これはＤ型フリップフロップ１４４に登録
されている）を選択する。この選択は信号ＲＡＴＦＢと
論理的にＡＮＤ操作された信号Ｐ１Ｐ２ＭＵＸに基づい
て行われる。信号ＲＡＴＦＢは整合状態を示しかつさら
に後に説明する。選択された入力データは次にＤ型フリ
ップフロップ１４８において信号ＤＩＮＫによって登録
されかつ信号ＥＱＤとしてアレイ３０へとドライブされ
る。
【００２８】図５は、図１のクロックおよび制御パス３
２を論理図形式で示す。概略的に、クロックおよび制御
パス３２はＩ／Ｏクロック部１６０、自己同期（ｓｅｌ
ｆ−ｓｙｎｃｈｒｏｎｉｚｉｎｇ）ポート選択回路１７
０、マスタクロック回路１８０、データおよびアドレス
クロック回路２００、セルフタイム化読出しクロックお
よび制御論理回路２１０、および読出し／書込み制御回
路２３０を含む。Ｉ／Ｏクロック部１６０は遅延要素１
６２，１６４および１６６を含み、それらの各々は「ク
ロック」信号を受けるためにパッド４２に接続された入
力端子、および出力端子を有する。遅延要素１６２は信
号Ｐ２ＣＬＫを提供するための出力端子を有する。遅延
要素１６４は信号Ｐ３ＣＬＫを提供するための出力端子
を有する。遅延要素１６６は信号ＱＶＣＬＫを提供する
ための出力端子を有する。
２を論理図形式で示す。概略的に、クロックおよび制御
パス３２はＩ／Ｏクロック部１６０、自己同期（ｓｅｌ
ｆ−ｓｙｎｃｈｒｏｎｉｚｉｎｇ）ポート選択回路１７
０、マスタクロック回路１８０、データおよびアドレス
クロック回路２００、セルフタイム化読出しクロックお
よび制御論理回路２１０、および読出し／書込み制御回
路２３０を含む。Ｉ／Ｏクロック部１６０は遅延要素１
６２，１６４および１６６を含み、それらの各々は「ク
ロック」信号を受けるためにパッド４２に接続された入
力端子、および出力端子を有する。遅延要素１６２は信
号Ｐ２ＣＬＫを提供するための出力端子を有する。遅延
要素１６４は信号Ｐ３ＣＬＫを提供するための出力端子
を有する。遅延要素１６６は信号ＱＶＣＬＫを提供する
ための出力端子を有する。
【００２９】自己同期ポート選択回路１７０はＯＲゲー
ト１７２、ＳＲフリップフロップ（ＳＲＦＦ）１７４、
および遅延要素１７６を含む。ＯＲゲート１７２は第１
の入力端子、第２の入力端子、および出力端子を有す
る。ＳＲフリップフロップ１７４は“Ｓ”と名付けられ
たセット端子、ＯＲゲート１７２の出力端子に接続され
“Ｒ”と名付けられたリセット入力端子、および信号Ｐ
１Ｐ２ＭＵＸを提供するための“Ｑ”と名付けられた出
力端子を有する。遅延要素１７６はＳＲフリップフロッ
プ１７４のＱ出力端子に接続された入力端子、およびＯ
Ｒゲート１７２の第２の入力端子に接続された出力端子
を有する。
ト１７２、ＳＲフリップフロップ（ＳＲＦＦ）１７４、
および遅延要素１７６を含む。ＯＲゲート１７２は第１
の入力端子、第２の入力端子、および出力端子を有す
る。ＳＲフリップフロップ１７４は“Ｓ”と名付けられ
たセット端子、ＯＲゲート１７２の出力端子に接続され
“Ｒ”と名付けられたリセット入力端子、および信号Ｐ
１Ｐ２ＭＵＸを提供するための“Ｑ”と名付けられた出
力端子を有する。遅延要素１７６はＳＲフリップフロッ
プ１７４のＱ出力端子に接続された入力端子、およびＯ
Ｒゲート１７２の第２の入力端子に接続された出力端子
を有する。
【００３０】マスタクロック回路１８０は遅延要素１８
２、ＡＮＤゲート１８４、ＳＲフリフロップ１８６、遅
延要素１８８および１９０、およびＡＮＤゲート１９２
および１９４を含む。遅延要素１８２は「クロック」信
号を受けるためにパッド４２に接続された入力端子、お
よび相補または補出力端子を有する。ＡＮＤゲート１８
４は「クロック」信号を受けるためにパッド４２に接続
された第１の入力端子、遅延要素１８２の相補出力端子
に接続された第２の入力端子、および出力端子を有す
る。ＳＲフリップフロップ１８６は信号ＤＬＣＬＫ１を
受けるためのＳ入力端子、ＡＮＤゲート１８４の出力端
子に接続されたＲ入力端子、およびＱ出力端子を有す
る。遅延要素１８８は「クロック」信号を受けるための
パッド４２に接続された入力端子、および相補出力端子
を有する。遅延要素１９０はＳＲフリップフロップ１８
６のＱ出力端子に接続された入力端子、および相補出力
端子を有する。ＡＮＤゲート１９２は「クロック」信号
を受けるためのパッド４２に接続された第１の入力端
子、遅延要素１８８の相補出力端子に接続された第２の
入力端子、およびＳＲフリップフロップ１７４のＳ入力
端子に接続された出力端子を有する。ＡＮＤゲート１９
４はＳＲフリップフロップ１８６のＱ出力端子に接続さ
れた第１の入力端子、遅延要素１９０の相補出力端子に
接続された第２の入力端子、およびＯＲゲート１９２の
第１の入力端子に接続された出力端子を有する。
２、ＡＮＤゲート１８４、ＳＲフリフロップ１８６、遅
延要素１８８および１９０、およびＡＮＤゲート１９２
および１９４を含む。遅延要素１８２は「クロック」信
号を受けるためにパッド４２に接続された入力端子、お
よび相補または補出力端子を有する。ＡＮＤゲート１８
４は「クロック」信号を受けるためにパッド４２に接続
された第１の入力端子、遅延要素１８２の相補出力端子
に接続された第２の入力端子、および出力端子を有す
る。ＳＲフリップフロップ１８６は信号ＤＬＣＬＫ１を
受けるためのＳ入力端子、ＡＮＤゲート１８４の出力端
子に接続されたＲ入力端子、およびＱ出力端子を有す
る。遅延要素１８８は「クロック」信号を受けるための
パッド４２に接続された入力端子、および相補出力端子
を有する。遅延要素１９０はＳＲフリップフロップ１８
６のＱ出力端子に接続された入力端子、および相補出力
端子を有する。ＡＮＤゲート１９２は「クロック」信号
を受けるためのパッド４２に接続された第１の入力端
子、遅延要素１８８の相補出力端子に接続された第２の
入力端子、およびＳＲフリップフロップ１７４のＳ入力
端子に接続された出力端子を有する。ＡＮＤゲート１９
４はＳＲフリップフロップ１８６のＱ出力端子に接続さ
れた第１の入力端子、遅延要素１９０の相補出力端子に
接続された第２の入力端子、およびＯＲゲート１９２の
第１の入力端子に接続された出力端子を有する。
【００３１】データおよびアドレスクロック回路２００
はＯＲゲート２０２およびＯＲゲート２０４を含む。Ｏ
Ｒゲート２０２はＡＮＤゲート１９２の出力端子に接続
された第１の入力端子、ＡＮＤゲート１９４の出力端子
に接続された第２の入力端子、および信号ＤＩＮＫを提
供するための出力端子を有する。ＯＲゲート２０４はＡ
ＮＤゲート１９２の出力端子に接続された第１の入力端
子、ＡＮＤゲート１９４の出力端子に接続された第２の
入力端子、および信号ＤＥＣＣＬＫを提供するための出
力端子を有する。
はＯＲゲート２０２およびＯＲゲート２０４を含む。Ｏ
Ｒゲート２０２はＡＮＤゲート１９２の出力端子に接続
された第１の入力端子、ＡＮＤゲート１９４の出力端子
に接続された第２の入力端子、および信号ＤＩＮＫを提
供するための出力端子を有する。ＯＲゲート２０４はＡ
ＮＤゲート１９２の出力端子に接続された第１の入力端
子、ＡＮＤゲート１９４の出力端子に接続された第２の
入力端子、および信号ＤＥＣＣＬＫを提供するための出
力端子を有する。
【００３２】セルフタイム化読出しクロックおよび制御
論理回路２１０は遅延要素２１２および２１４、ＳＲフ
リップフロップ２１６、ＡＮＤゲート２１８、遅延要素
２２０，２２２および２２４、ＮＯＲゲート２２６、お
よびＯＲゲート２２８を含む。遅延要素２１２はＯＲゲ
ート２０４の出力端子に接続された入力端子、および出
力端子を有する。遅延要素２１４はＯＲゲート２０４の
出力端子に接続された入力端子、および出力端子を有す
る。ＳＲフリップフロップ２１６は遅延要素２１２の出
力端子に接続されたＲ入力端子、Ｓ入力端子、およびＱ
出力端子を有する。ＡＮＤゲート２１８は遅延要素２１
４の出力端子に接続された第１の入力端子、ＳＲフリッ
プフロップ１７４のＱ出力端子に接続された第２の入力
端子、および出力端子を有する。遅延要素２２０はＯＲ
ゲート２０４の出力端子に接続された入力端子、および
出力端子を有する。遅延要素２２２はＳＲフリップフロ
ップ２１６のＱ出力端子に接続された入力端子、および
ＳＲフリップフロップ２１６のＳ入力端子に接続された
相補出力端子を有する。遅延要素２２４はＡＮＤゲート
２１８の出力端子に接続された入力端子、および信号Ｄ
ＬＣＬＫ１を提供するための出力端子を有する。ＮＯＲ
ゲート２２６はＯＲゲート２０４の出力端子に接続され
た第１の入力端子、遅延要素２２０の出力端子に接続さ
れた第２の入力端子、および“ＤＩＣ”と名付けられた
信号を提供するための出力端子を有する。ＯＲゲート２
２８はＳＲフリップフロップ２１６のＱ出力端子に接続
された第１の入力端子、第２の入力端子、および“ＦＡ
ＭＰＢ”と名付けられた信号を提供するための出力端子
を有する。
論理回路２１０は遅延要素２１２および２１４、ＳＲフ
リップフロップ２１６、ＡＮＤゲート２１８、遅延要素
２２０，２２２および２２４、ＮＯＲゲート２２６、お
よびＯＲゲート２２８を含む。遅延要素２１２はＯＲゲ
ート２０４の出力端子に接続された入力端子、および出
力端子を有する。遅延要素２１４はＯＲゲート２０４の
出力端子に接続された入力端子、および出力端子を有す
る。ＳＲフリップフロップ２１６は遅延要素２１２の出
力端子に接続されたＲ入力端子、Ｓ入力端子、およびＱ
出力端子を有する。ＡＮＤゲート２１８は遅延要素２１
４の出力端子に接続された第１の入力端子、ＳＲフリッ
プフロップ１７４のＱ出力端子に接続された第２の入力
端子、および出力端子を有する。遅延要素２２０はＯＲ
ゲート２０４の出力端子に接続された入力端子、および
出力端子を有する。遅延要素２２２はＳＲフリップフロ
ップ２１６のＱ出力端子に接続された入力端子、および
ＳＲフリップフロップ２１６のＳ入力端子に接続された
相補出力端子を有する。遅延要素２２４はＡＮＤゲート
２１８の出力端子に接続された入力端子、および信号Ｄ
ＬＣＬＫ１を提供するための出力端子を有する。ＮＯＲ
ゲート２２６はＯＲゲート２０４の出力端子に接続され
た第１の入力端子、遅延要素２２０の出力端子に接続さ
れた第２の入力端子、および“ＤＩＣ”と名付けられた
信号を提供するための出力端子を有する。ＯＲゲート２
２８はＳＲフリップフロップ２１６のＱ出力端子に接続
された第１の入力端子、第２の入力端子、および“ＦＡ
ＭＰＢ”と名付けられた信号を提供するための出力端子
を有する。
【００３３】読出し／書込み制御回路２３０はＤ型フリ
ップフロップ２３２および２３４、ＳＲフリップフロッ
プ２３６、インバータ２３８、ＮＡＮＤゲート２４０お
よび２４２、ＯＲゲート２４６、ＮＡＮＤゲート２４
８、ＮＯＲゲート２５０，２５２および２５４、インバ
ータ２５６、ＮＡＮＤゲート２５８および２６０、ＮＯ
Ｒゲート２６２、ＭＵＸ２６４、およびセルフタイム化
書込みクロック回路２７０を含む。Ｄ型フリップフロッ
プ２３２は信号「Ｒ／Ｗ＿ポート２」を受けるためにパ
ッド４６に接続されたＤ入力端子、信号Ｐ３ＣＬＫを受
けるためのクロック入力端子、およびＱ出力端子を有す
る。Ｄ型フリップフロップ２３４は信号「Ｒ／Ｗ＿ポー
ト１」を受けるためにパッド４４に接続されたＤ入力端
子、Ｐ３ＣＬＫを受けるためのクロック入力端子、およ
びＱ出力端子を有する。ＳＲフリップフロップ２３６は
ＡＮＤゲート１９２の出力端子に接続されたＳ入力端
子、ＡＮＤゲート１９４の出力端子に接続されたＲ入力
端子、およびＱ出力端子を有する。
ップフロップ２３２および２３４、ＳＲフリップフロッ
プ２３６、インバータ２３８、ＮＡＮＤゲート２４０お
よび２４２、ＯＲゲート２４６、ＮＡＮＤゲート２４
８、ＮＯＲゲート２５０，２５２および２５４、インバ
ータ２５６、ＮＡＮＤゲート２５８および２６０、ＮＯ
Ｒゲート２６２、ＭＵＸ２６４、およびセルフタイム化
書込みクロック回路２７０を含む。Ｄ型フリップフロッ
プ２３２は信号「Ｒ／Ｗ＿ポート２」を受けるためにパ
ッド４６に接続されたＤ入力端子、信号Ｐ３ＣＬＫを受
けるためのクロック入力端子、およびＱ出力端子を有す
る。Ｄ型フリップフロップ２３４は信号「Ｒ／Ｗ＿ポー
ト１」を受けるためにパッド４４に接続されたＤ入力端
子、Ｐ３ＣＬＫを受けるためのクロック入力端子、およ
びＱ出力端子を有する。ＳＲフリップフロップ２３６は
ＡＮＤゲート１９２の出力端子に接続されたＳ入力端
子、ＡＮＤゲート１９４の出力端子に接続されたＲ入力
端子、およびＱ出力端子を有する。
【００３４】インバータ２３８は信号「整合（ＭＡＴＣ
Ｈ）」を受けるための入力端子、および出力端子を有す
る。ＮＡＮＤゲート２４０はインバータ２３８の出力端
子に接続された第１の入力端子、Ｄ型フリップフロップ
２３２のＱ出力端子に接続された第２の入力端子、およ
び出力端子を有する。ＮＡＮＤゲート２４２はＤ型フリ
ップフロップ２３２のＱ出力端子に接続された第１の入
力端子、Ｄ型フリップフロップ２３４のＱ出力端子に接
続された第２の入力端子、および出力端子を有する。Ｏ
Ｒゲート２４６はインバータ２３８の出力端子に接続さ
れた第１の入力端子、Ｄ型フリップフロップ２３４のＱ
出力端子に接続された第２の入力端子、および信号ＲＡ
ＴＦＢを提供するための出力端子を有する。ＮＡＮＤゲ
ート２４８はＮＡＮＤゲート２４０の出力端子に接続さ
れた第１の入力端子、ＮＡＮＤゲート２４２の出力端子
に接続された第２の入力端子、および出力端子を有す
る。ＮＯＲゲート２５０は第１の入力端子、信号「整
合」を受けるための第２の入力端子、Ｄ型フリップフロ
ップ２３４のＱ出力端子に接続された第３の入力端子、
および出力端子を有する。ＮＯＲゲート２５２はＮＡＮ
Ｄゲート２４８の出力端子に接続された第１の入力端
子、第２の入力端子、および出力端子を有する。ＮＯＲ
ゲート２５４はＮＯＲゲート２５０の出力端子に接続さ
れた第１の入力端子、ＮＯＲゲート２５２の出力端子に
接続された第２の入力端子、および“ＣＳＷＥＢ”と名
付けられた信号を提供するための出力端子を有する。
Ｈ）」を受けるための入力端子、および出力端子を有す
る。ＮＡＮＤゲート２４０はインバータ２３８の出力端
子に接続された第１の入力端子、Ｄ型フリップフロップ
２３２のＱ出力端子に接続された第２の入力端子、およ
び出力端子を有する。ＮＡＮＤゲート２４２はＤ型フリ
ップフロップ２３２のＱ出力端子に接続された第１の入
力端子、Ｄ型フリップフロップ２３４のＱ出力端子に接
続された第２の入力端子、および出力端子を有する。Ｏ
Ｒゲート２４６はインバータ２３８の出力端子に接続さ
れた第１の入力端子、Ｄ型フリップフロップ２３４のＱ
出力端子に接続された第２の入力端子、および信号ＲＡ
ＴＦＢを提供するための出力端子を有する。ＮＡＮＤゲ
ート２４８はＮＡＮＤゲート２４０の出力端子に接続さ
れた第１の入力端子、ＮＡＮＤゲート２４２の出力端子
に接続された第２の入力端子、および出力端子を有す
る。ＮＯＲゲート２５０は第１の入力端子、信号「整
合」を受けるための第２の入力端子、Ｄ型フリップフロ
ップ２３４のＱ出力端子に接続された第３の入力端子、
および出力端子を有する。ＮＯＲゲート２５２はＮＡＮ
Ｄゲート２４８の出力端子に接続された第１の入力端
子、第２の入力端子、および出力端子を有する。ＮＯＲ
ゲート２５４はＮＯＲゲート２５０の出力端子に接続さ
れた第１の入力端子、ＮＯＲゲート２５２の出力端子に
接続された第２の入力端子、および“ＣＳＷＥＢ”と名
付けられた信号を提供するための出力端子を有する。
【００３５】インバータ２５６はＤ型フリップフロップ
２３４のＱ出力端子に接続された入力端子、および出力
端子を有する。ＮＡＮＤゲート２５８は信号「整合」を
受けるための第１の入力端子、インバータ２５６の出力
端子に接続された第２の入力端子、および出力端子を有
する。ＮＡＮＤゲート２６０はＮＡＮＤゲート２５８の
出力端子に接続された第１の入力端子、Ｄ型フリップフ
ロップ２３２のＱ出力端子に接続された第２の入力端
子、および出力端子を有する。ＮＯＲゲート２６２は信
号「整合」を受けるための第１の入力端子、Ｄ型フリッ
プフロップ２３２のＱ出力端子に接続された第２の入力
端子、および出力端子を有する。ＭＵＸ２６４はＮＡＮ
Ｄゲート２６０の出力端子に接続された第１の入力端
子、ＮＯＲゲート２６２の出力端子に接続された第２の
入力端子、ＳＲフリップフロップ２３６のＱ出力端子に
接続された制御入力端子、および“ＷＥＢＣＳＢ”と名
付けられた信号を提供するためにＯＲゲート２２８の第
２の入力端子に接続された出力端子を有する。
２３４のＱ出力端子に接続された入力端子、および出力
端子を有する。ＮＡＮＤゲート２５８は信号「整合」を
受けるための第１の入力端子、インバータ２５６の出力
端子に接続された第２の入力端子、および出力端子を有
する。ＮＡＮＤゲート２６０はＮＡＮＤゲート２５８の
出力端子に接続された第１の入力端子、Ｄ型フリップフ
ロップ２３２のＱ出力端子に接続された第２の入力端
子、および出力端子を有する。ＮＯＲゲート２６２は信
号「整合」を受けるための第１の入力端子、Ｄ型フリッ
プフロップ２３２のＱ出力端子に接続された第２の入力
端子、および出力端子を有する。ＭＵＸ２６４はＮＡＮ
Ｄゲート２６０の出力端子に接続された第１の入力端
子、ＮＯＲゲート２６２の出力端子に接続された第２の
入力端子、ＳＲフリップフロップ２３６のＱ出力端子に
接続された制御入力端子、および“ＷＥＢＣＳＢ”と名
付けられた信号を提供するためにＯＲゲート２２８の第
２の入力端子に接続された出力端子を有する。
【００３６】セルフタイム化書込みクロック回路２７０
はＳＲフリップフロップ２７２および２７４、遅延要素
２７６および２７８、およびインバータ２８０および２
８２を含む。ＳＲフリップフロップ２７２はＡＮＤゲー
ト１９２の出力端子に接続されたＳ入力端子、Ｒ入力端
子、およびＱ出力端子を有する。ＳＲフリップフロップ
２７４はＡＮＤゲート１９４の出力端子に接続されたＳ
入力端子、Ｒ入力端子、およびＱ出力端子を有する。遅
延要素２７６はＳＲフリップフロップ２７２のＱ出力端
子に接続された入力端子、およびＳＲフリップフロップ
２７２のＲ入力端子に接続された出力端子を有する。遅
延要素２７８はＳＲフリップフロップ２７４のＱ出力端
子に接続された入力端子、およびＳＲフリップフロップ
２７４のＲ入力端子に接続された出力端子を有する。イ
ンバータ２８０はＳＲフリップフロップ２７２のＱ出力
端子に接続された入力端子、およびＮＯＲゲート２５０
の第１の入力端子に接続された出力端子を有する。イン
バータ２８２はＳＲフリップフロップ２７４のＱ出力端
子に接続された入力端子、ＮＯＲゲート２５２の第２の
入力端子に接続された出力端子を有する。
はＳＲフリップフロップ２７２および２７４、遅延要素
２７６および２７８、およびインバータ２８０および２
８２を含む。ＳＲフリップフロップ２７２はＡＮＤゲー
ト１９２の出力端子に接続されたＳ入力端子、Ｒ入力端
子、およびＱ出力端子を有する。ＳＲフリップフロップ
２７４はＡＮＤゲート１９４の出力端子に接続されたＳ
入力端子、Ｒ入力端子、およびＱ出力端子を有する。遅
延要素２７６はＳＲフリップフロップ２７２のＱ出力端
子に接続された入力端子、およびＳＲフリップフロップ
２７２のＲ入力端子に接続された出力端子を有する。遅
延要素２７８はＳＲフリップフロップ２７４のＱ出力端
子に接続された入力端子、およびＳＲフリップフロップ
２７４のＲ入力端子に接続された出力端子を有する。イ
ンバータ２８０はＳＲフリップフロップ２７２のＱ出力
端子に接続された入力端子、およびＮＯＲゲート２５０
の第１の入力端子に接続された出力端子を有する。イン
バータ２８２はＳＲフリップフロップ２７４のＱ出力端
子に接続された入力端子、ＮＯＲゲート２５２の第２の
入力端子に接続された出力端子を有する。
【００３７】次に、クロックおよび制御パス３２の動作
につき図５に示される回路構造を参照して簡単に説明す
る。しかしながら、動作のさらなる詳細は後に図６およ
び図７を参照してさらに説明する。Ｉ／Ｏクロック部１
６０は全て入力「クロック」に基づいている３つのクロ
ック信号を発生する。遅延要素１６２，１６４および１
６６は、それぞれ、信号Ｐ２ＣＬＫ，Ｐ３ＣＬＫおよび
ＱＶＣＬＫを発生する上で異なる量の遅延を与える。こ
れらの信号およびクロック信号の間の相対的なタイミン
グ関係は後にさらに説明する。
につき図５に示される回路構造を参照して簡単に説明す
る。しかしながら、動作のさらなる詳細は後に図６およ
び図７を参照してさらに説明する。Ｉ／Ｏクロック部１
６０は全て入力「クロック」に基づいている３つのクロ
ック信号を発生する。遅延要素１６２，１６４および１
６６は、それぞれ、信号Ｐ２ＣＬＫ，Ｐ３ＣＬＫおよび
ＱＶＣＬＫを発生する上で異なる量の遅延を与える。こ
れらの信号およびクロック信号の間の相対的なタイミン
グ関係は後にさらに説明する。
【００３８】自己同期ポート選択回路１７０は本質的に
「ポート１」および「ポート２」の間の交互のアクセス
のための１ビットカウンタとして機能する。一般に、信
号「クロック」によって規定されるサイクルの最初の部
分は「ポート１」によってかつ第２のサイクルは「ポー
ト２」によって発生される。遅延要素１７６は電源が最
初に印加されたときに信号Ｐ１Ｐ２ＭＵＸが論理ロー状
態でスタートすることを保証するために使用されること
に注意を要する。パワーアップの後に、ＳＲフリップフ
ロップ１７４のＱ出力信号の状態は不定または不確定で
ある。しかしながら、遅延要素１７６およびＯＲゲート
１７２への付加的な論理入力はＳＲフリップフロップ１
７４がこの最初のサイクルの間に論理“０”にリセット
されることを保証し、かつしたがって信号Ｐ１Ｐ２ＭＵ
Ｘが最初のアクセスが生じる前に論理ローとして登録さ
れることを保証する。
「ポート１」および「ポート２」の間の交互のアクセス
のための１ビットカウンタとして機能する。一般に、信
号「クロック」によって規定されるサイクルの最初の部
分は「ポート１」によってかつ第２のサイクルは「ポー
ト２」によって発生される。遅延要素１７６は電源が最
初に印加されたときに信号Ｐ１Ｐ２ＭＵＸが論理ロー状
態でスタートすることを保証するために使用されること
に注意を要する。パワーアップの後に、ＳＲフリップフ
ロップ１７４のＱ出力信号の状態は不定または不確定で
ある。しかしながら、遅延要素１７６およびＯＲゲート
１７２への付加的な論理入力はＳＲフリップフロップ１
７４がこの最初のサイクルの間に論理“０”にリセット
されることを保証し、かつしたがって信号Ｐ１Ｐ２ＭＵ
Ｘが最初のアクセスが生じる前に論理ローとして登録さ
れることを保証する。
【００３９】マスタクロック回路１８０は、それぞれ、
ＡＮＤゲート１９２および１９４の出力において２つの
クロックを発生するために使用され、この場合ＡＮＤゲ
ート１９２の出力はサイクル１のアクセスに対するトリ
ガ信号を表わしかつＡＮＤゲート１９４の出力はサイク
ル２のアクセスに対するトリガを表わす。ＡＮＤゲート
および対応する遅延要素の組合わせはワンショットを形
成し、かつしたがって「クロック」のローからハイへの
遷移に際して、遅延要素１８８およびＡＮＤゲート１９
２によって形成されるワンショットは最初のサイクルに
対するトリガを通知するために出力を提供する。最初の
または第１のサイクルの終りに、セルフタイム化読出し
クロックおよび制御論理回路２１０は信号ＤＬＣＬＫ１
を活性化またはアクティベイトし、これはＳＲフリップ
フロップ１８６がセットされるようにする。そのＱ出力
が論理ハイに遷移したとき、ＡＮＤゲート１９４は第２
のサイクルに関連するトリガ信号を出力する。「クロッ
ク」信号が再び論理ハイへと遷移したとき、ＡＮＤゲー
ト１８４の出力は論理ハイになり、それによってＳＲフ
リップフロップ１８６をリセットする。クロックおよび
制御パス３２にわたり、ワンショットは回路がエッジト
リガされることを保証するために使用されている。した
がって、もし「クロック」信号がある与えられた論理状
態に保持されることによって静止していれば（ｓｔａｔ
ｉｃ）、何らのタイミング信号も発生されない。
ＡＮＤゲート１９２および１９４の出力において２つの
クロックを発生するために使用され、この場合ＡＮＤゲ
ート１９２の出力はサイクル１のアクセスに対するトリ
ガ信号を表わしかつＡＮＤゲート１９４の出力はサイク
ル２のアクセスに対するトリガを表わす。ＡＮＤゲート
および対応する遅延要素の組合わせはワンショットを形
成し、かつしたがって「クロック」のローからハイへの
遷移に際して、遅延要素１８８およびＡＮＤゲート１９
２によって形成されるワンショットは最初のサイクルに
対するトリガを通知するために出力を提供する。最初の
または第１のサイクルの終りに、セルフタイム化読出し
クロックおよび制御論理回路２１０は信号ＤＬＣＬＫ１
を活性化またはアクティベイトし、これはＳＲフリップ
フロップ１８６がセットされるようにする。そのＱ出力
が論理ハイに遷移したとき、ＡＮＤゲート１９４は第２
のサイクルに関連するトリガ信号を出力する。「クロッ
ク」信号が再び論理ハイへと遷移したとき、ＡＮＤゲー
ト１８４の出力は論理ハイになり、それによってＳＲフ
リップフロップ１８６をリセットする。クロックおよび
制御パス３２にわたり、ワンショットは回路がエッジト
リガされることを保証するために使用されている。した
がって、もし「クロック」信号がある与えられた論理状
態に保持されることによって静止していれば（ｓｔａｔ
ｉｃ）、何らのタイミング信号も発生されない。
【００４０】データおよびアドレスクロック回路２００
はデータ入力クロック信号ＤＩＮＫをデータパス３４
に、かつ信号プリデコーダクロック信号ＤＥＣＣＬＫを
アドレスパス３６に提供する。信号ＤＩＮＫおよびＤＥ
ＣＣＬＫは論理的に同じであるが、別個のＯＲゲートを
通して出力され信号ＤＥＣＣＬＫがＯＲゲート２０２に
よってドライブされる信号ライン上の余分のローディン
グ（ｌｏａｄｉｎｇ）なしにできるだけ速く伝搬できる
ようにする。セルフタイム化読出しクロックおよび制御
論理回路２１０はクロックＤＩＣ，ＦＡＭＰＢおよびＤ
ＬＣＬＫ１を含む種々の他の動作にとって重要な３つの
クロックを発生するために使用される。信号ＤＩＣはサ
イクル２またはサイクル１の終りに全てのデコーダをデ
ィスエーブルするために使用されるデコーダ禁止クロッ
クである。信号ＦＡＭＰＢはバックエンド検知（ｂａｃ
ｋ−ｅｎｄ ｓｅｎｓｉｎｇ）をイネーブルするために
使用され、かつ信号ＤＬＣＬＫ１はサイクル１のデータ
を登録するためにならびにサイクル２の始めを通知する
ために使用される。
はデータ入力クロック信号ＤＩＮＫをデータパス３４
に、かつ信号プリデコーダクロック信号ＤＥＣＣＬＫを
アドレスパス３６に提供する。信号ＤＩＮＫおよびＤＥ
ＣＣＬＫは論理的に同じであるが、別個のＯＲゲートを
通して出力され信号ＤＥＣＣＬＫがＯＲゲート２０２に
よってドライブされる信号ライン上の余分のローディン
グ（ｌｏａｄｉｎｇ）なしにできるだけ速く伝搬できる
ようにする。セルフタイム化読出しクロックおよび制御
論理回路２１０はクロックＤＩＣ，ＦＡＭＰＢおよびＤ
ＬＣＬＫ１を含む種々の他の動作にとって重要な３つの
クロックを発生するために使用される。信号ＤＩＣはサ
イクル２またはサイクル１の終りに全てのデコーダをデ
ィスエーブルするために使用されるデコーダ禁止クロッ
クである。信号ＦＡＭＰＢはバックエンド検知（ｂａｃ
ｋ−ｅｎｄ ｓｅｎｓｉｎｇ）をイネーブルするために
使用され、かつ信号ＤＬＣＬＫ１はサイクル１のデータ
を登録するためにならびにサイクル２の始めを通知する
ために使用される。
【００４１】読出し／書込み制御回路２３０はアレイ３
０をドライブするために制御信号を提供するために使用
される。第１の信号はＷＥＢＣＳＢであり、これは係属
中の読出しサイクルを示す。第２の信号はＣＳＷＥＢで
あり、これは係属中の書込みサイクルを示す。アレイ３
０への「サイクル１」アクセスは「クロック」サイクル
の第１の部分の間に生じるアクセスであり、かつ「サイ
クル２」アクセスは「クロック」サイクルの間に「サイ
クル１」アクセスに続くアクセスである。通常、「ポー
ト１」アクセスは「サイクル１」の間に生じ、かつ「ポ
ート２」アクセスは「サイクル２」の間に生じる。信号
ＲＡＴＦＢはもし「ポート１」および「ポート２」アド
レスの間に整合がありかつ「ポート１」によるアクセス
が書込みサイクルである場合に論理ローでアクティベイ
トまたは活性化される。信号ＲＡＴＦＢは「ポート１」
および「ポート２」アクセスの順序を反転するために使
用され、それによってサイクル１の間に「ポート２」ア
クセスが行なわれかつサイクル２の間に「ポート１」ア
クセスが行なわれるようにする。したがって、メモリ２
０はリード・ビフォア・ライト（ｒｅａｄ−ｂｅｆｏｒ
ｅ−ｗｒｉｔｅ）プロトコルに従う。
０をドライブするために制御信号を提供するために使用
される。第１の信号はＷＥＢＣＳＢであり、これは係属
中の読出しサイクルを示す。第２の信号はＣＳＷＥＢで
あり、これは係属中の書込みサイクルを示す。アレイ３
０への「サイクル１」アクセスは「クロック」サイクル
の第１の部分の間に生じるアクセスであり、かつ「サイ
クル２」アクセスは「クロック」サイクルの間に「サイ
クル１」アクセスに続くアクセスである。通常、「ポー
ト１」アクセスは「サイクル１」の間に生じ、かつ「ポ
ート２」アクセスは「サイクル２」の間に生じる。信号
ＲＡＴＦＢはもし「ポート１」および「ポート２」アド
レスの間に整合がありかつ「ポート１」によるアクセス
が書込みサイクルである場合に論理ローでアクティベイ
トまたは活性化される。信号ＲＡＴＦＢは「ポート１」
および「ポート２」アクセスの順序を反転するために使
用され、それによってサイクル１の間に「ポート２」ア
クセスが行なわれかつサイクル２の間に「ポート１」ア
クセスが行なわれるようにする。したがって、メモリ２
０はリード・ビフォア・ライト（ｒｅａｄ−ｂｅｆｏｒ
ｅ−ｗｒｉｔｅ）プロトコルに従う。
【００４２】種々のサイクルの組合わせの間におけるメ
モリ２０の動作は以下の表１を参照して理解することが
できる。
モリ２０の動作は以下の表１を参照して理解することが
できる。
【表１】 ケース ポート１ ポート２ 整 合 サイクル１ サイクル２ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− １ Ｒ Ｒ Ｎ Ｒ１ Ｒ２ ２ Ｒ Ｗ Ｎ Ｒ１ Ｗ２ ３ Ｗ Ｒ Ｎ Ｗ１ Ｒ２ ４ Ｗ Ｗ Ｎ Ｗ１ Ｗ２ ５ Ｒ Ｒ Ｙ Ｒ１ Ｒ２ ６ Ｒ Ｗ Ｙ Ｒ１ Ｗ２ ７ Ｗ Ｒ Ｙ Ｒ２ Ｗ１ ８ Ｗ Ｗ Ｙ Ｗ１ Ｗ１
【００４３】表１において、“Ｒ”は読出しアクセスを
表わし、“Ｗ”は書込みアクセスを表わし、“Ｒ１”は
「ポート１」からの読出しアクセスを表わし、“Ｎ”は
整合のない状態を表わし、かつ“Ｙ”は整合状態を表わ
す。したがって、例えばケース１は「ポート１」および
「ポート２」における同時的な読出しアクセスを表わす
が、異なるアドレスに対するものである。この場合、ア
レイ３０への「ポート１」アクセスは「サイクル１」の
間に行なわれ、かつポート２の読出しアクセスは「サイ
クル２」の間に行なわれる。一般に、「ポート１」への
アクセスは「サイクル１」の間に生じ、かつ「ポート
２」へのアクセスは「サイクル２」の間に生じる。しか
しながら、メモリ２０はリード・ビフォア・ライトプロ
トコルに従うから、「ポート１」が「ポート２」が読出
しを試みているのと同じアドレスに書込みを試みる場
合、「ポート２」のアクセスは「サイクル１」の間に生
じかつ「ポート２」のアクセスは「サイクル２」の間に
生じる。さらに、「ポート１」および「ポート２」が同
じアドレスに書き込むことを試みる場合、「ポート１」
の書込みが優先する。
表わし、“Ｗ”は書込みアクセスを表わし、“Ｒ１”は
「ポート１」からの読出しアクセスを表わし、“Ｎ”は
整合のない状態を表わし、かつ“Ｙ”は整合状態を表わ
す。したがって、例えばケース１は「ポート１」および
「ポート２」における同時的な読出しアクセスを表わす
が、異なるアドレスに対するものである。この場合、ア
レイ３０への「ポート１」アクセスは「サイクル１」の
間に行なわれ、かつポート２の読出しアクセスは「サイ
クル２」の間に行なわれる。一般に、「ポート１」への
アクセスは「サイクル１」の間に生じ、かつ「ポート
２」へのアクセスは「サイクル２」の間に生じる。しか
しながら、メモリ２０はリード・ビフォア・ライトプロ
トコルに従うから、「ポート１」が「ポート２」が読出
しを試みているのと同じアドレスに書込みを試みる場
合、「ポート２」のアクセスは「サイクル１」の間に生
じかつ「ポート２」のアクセスは「サイクル２」の間に
生じる。さらに、「ポート１」および「ポート２」が同
じアドレスに書き込むことを試みる場合、「ポート１」
の書込みが優先する。
【００４４】表１は図６および図７を参照してより良く
理解でき、これらの図はタイミング図形式で、それぞ
れ、非整合（ケース１〜４）および整合（ケース５〜
８）サイクルの間における図１のメモリ２０の動作を理
解する上で関連ある信号を示している。今図６および図
７を一緒に考慮すると、メモリ２０は同期メモリである
から、「クロック」信号は全ての他のクロック信号を開
始するマスタクロック信号として機能することが注目さ
れる。これらの依存性は最初のケースの間のみ図示され
ているが、他の全てのケースについても同様に当てはま
る。「クロック」信号のローからハイへの遷移はサイク
ル１〜サイクル２のシーケンスを開始させる。ハイから
ローへの遷移はサイクル２の開始に影響しない。信号Ｐ
１Ｐ２ＭＵＸは始めはサイクル１に対して論理ローであ
りかつサイクル２に対して論理ハイである。各々の「ク
ロック」の遷移はパルス化されたＤＥＣＣＬＫ信号のア
クティベイションまたは活性化を引き起こし、これはプ
リデコードされたアドレス信号がアドレスパスにラッチ
されるようにする。前記表１ならびに図６および図７に
示されるタイミング信号はメモリ２０の主な動作を制御
するために充分な１組のタイミング信号であるが、実施
形態に応じて変わることに注意を要する。
理解でき、これらの図はタイミング図形式で、それぞ
れ、非整合（ケース１〜４）および整合（ケース５〜
８）サイクルの間における図１のメモリ２０の動作を理
解する上で関連ある信号を示している。今図６および図
７を一緒に考慮すると、メモリ２０は同期メモリである
から、「クロック」信号は全ての他のクロック信号を開
始するマスタクロック信号として機能することが注目さ
れる。これらの依存性は最初のケースの間のみ図示され
ているが、他の全てのケースについても同様に当てはま
る。「クロック」信号のローからハイへの遷移はサイク
ル１〜サイクル２のシーケンスを開始させる。ハイから
ローへの遷移はサイクル２の開始に影響しない。信号Ｐ
１Ｐ２ＭＵＸは始めはサイクル１に対して論理ローであ
りかつサイクル２に対して論理ハイである。各々の「ク
ロック」の遷移はパルス化されたＤＥＣＣＬＫ信号のア
クティベイションまたは活性化を引き起こし、これはプ
リデコードされたアドレス信号がアドレスパスにラッチ
されるようにする。前記表１ならびに図６および図７に
示されるタイミング信号はメモリ２０の主な動作を制御
するために充分な１組のタイミング信号であるが、実施
形態に応じて変わることに注意を要する。
【００４５】集積回路メモリがパイプライン化されるこ
とは本発明の一態様である。
とは本発明の一態様である。
【００４６】集積回路メモリが第１および第２のアドレ
スを受け、かつこれに応じて、第１のアドレスが第２の
アドレスと同じである場合に第１の論理状態の整合信号
を提供し、かつ前記第１のアドレスが前記第２のアドレ
スと同じでない場合に第２の論理状態の整合信号を提供
するアドレス衝突検出器を具備することは本発明の他の
態様である。
スを受け、かつこれに応じて、第１のアドレスが第２の
アドレスと同じである場合に第１の論理状態の整合信号
を提供し、かつ前記第１のアドレスが前記第２のアドレ
スと同じでない場合に第２の論理状態の整合信号を提供
するアドレス衝突検出器を具備することは本発明の他の
態様である。
【００４７】本発明のさらに別の態様では、前記整合信
号は前記整合信号が第１の論理状態である場合に書込み
アクセスの前に読出しアクセスが生じることを保証する
ために前記制御回路に提供される。
号は前記整合信号が第１の論理状態である場合に書込み
アクセスの前に読出しアクセスが生じることを保証する
ために前記制御回路に提供される。
【００４８】本発明のさらに別の態様では、前記読出し
データポートは第１の読出し／書込みデータポートであ
ることを特徴とし、かつ前記書込みデータポートは第２
の読出し／書込みデータポートであることを特徴とす
る。
データポートは第１の読出し／書込みデータポートであ
ることを特徴とし、かつ前記書込みデータポートは第２
の読出し／書込みデータポートであることを特徴とす
る。
【００４９】本発明のさらに他の態様では、前記メモリ
は前記第１および第２の読出し／書込みデータポートに
結合され、集積回路メモリのパワーアップに際して、前
記第１のアドレスポートが前記第１の読出し／書込みデ
ータポートに同期しかつ前記第２のアドレスポートが前
記第２の読出し／書込みデータポートに同期することを
保証するための自己同期ポート選択回路を含む。
は前記第１および第２の読出し／書込みデータポートに
結合され、集積回路メモリのパワーアップに際して、前
記第１のアドレスポートが前記第１の読出し／書込みデ
ータポートに同期しかつ前記第２のアドレスポートが前
記第２の読出し／書込みデータポートに同期することを
保証するための自己同期ポート選択回路を含む。
【００５０】本発明のさらに別の態様では、前記メモリ
はさらに前記第１の読出し／書込みデータポートに提供
されるデータが前記第２の読出し／書込みデータポート
へと通過できるようにするパススルー（ｐａｓｓ−ｔｈ
ｒｏｕｇｈ）回路を含む。
はさらに前記第１の読出し／書込みデータポートに提供
されるデータが前記第２の読出し／書込みデータポート
へと通過できるようにするパススルー（ｐａｓｓ−ｔｈ
ｒｏｕｇｈ）回路を含む。
【００５１】本発明のさらに他の態様では、前記第１お
よび第２の読出し／書込みデータポートは、それぞれ、
第１および第２の外部的に発生された出力イネーブル信
号によりイネーブルされ、前記第１および第２の外部的
に発生された出力イネーブル信号はいずれのクロック信
号とも独立に発生される。
よび第２の読出し／書込みデータポートは、それぞれ、
第１および第２の外部的に発生された出力イネーブル信
号によりイネーブルされ、前記第１および第２の外部的
に発生された出力イネーブル信号はいずれのクロック信
号とも独立に発生される。
【００５２】本発明が特定の実施形態に関して説明され
たが、当業者にはさらに他の変更および改善を成すこと
ができる。例えば、本発明に係わるデュアルポートメモ
リは異なる密度の異なる単一ポートアレイを使用して構
成できる。使用されるタイミング信号もまた変えること
ができる。したがって、本発明は添付の特許請求の範囲
で規定される発明の範囲から離れることのない全てのそ
のような変更を含むことが理解されるべきである。
たが、当業者にはさらに他の変更および改善を成すこと
ができる。例えば、本発明に係わるデュアルポートメモ
リは異なる密度の異なる単一ポートアレイを使用して構
成できる。使用されるタイミング信号もまた変えること
ができる。したがって、本発明は添付の特許請求の範囲
で規定される発明の範囲から離れることのない全てのそ
のような変更を含むことが理解されるべきである。
【００５３】
【発明の効果】以上のように、本発明によれば、従来技
術の問題を克服することができ、伝統的な単一ポートの
ＳＲＡＭセルを使用するが低価格かつ高速である大きな
デュアルポートＲＡＭが実現できる。
術の問題を克服することができ、伝統的な単一ポートの
ＳＲＡＭセルを使用するが低価格かつ高速である大きな
デュアルポートＲＡＭが実現できる。
【図１】本発明に係わるパイプライン化デュアルポート
集積回路メモリを示すブロック図である。
集積回路メモリを示すブロック図である。
【図２】単一ポートのスタティックＲＡＭセルを含む図
１のアレイの一部を示す部分的ブロック回路図である。
１のアレイの一部を示す部分的ブロック回路図である。
【図３】図１のアドレスパスを示す論理回路図である。
【図４】図１のＩ／Ｏデータパスを示す論理回路図であ
る。
る。
【図５】図１のクロックおよび制御パスを示す論理回路
図である。
図である。
【図６】非整合サイクルの間の図１のメモリの動作を理
解する上で関連ある信号を示すタイミング図である。
解する上で関連ある信号を示すタイミング図である。
【図７】整合サイクルの間における図１のメモリの動作
を理解する上で関連ある信号を示すタイミング図であ
る。
を理解する上で関連ある信号を示すタイミング図であ
る。
２０ パイプライン化デュアルポート集積回路メモリ ３０ 単一ポートＳＲＡＭアレイ ３２ クロックおよび制御パス ３４ 入力／出力（Ｉ／Ｏ）データパス ３６ アドレスパス ４０ 入力および／または出力ボンディングパッド ４２，４４，４６，…，６２ 入力および／または出力
パッド ７０ 単一ポートメモリセルを含む図１のアレイ３０の
一部 ７２ ワードライン ７４，７６ ビットライン ８０ メモリセル ８２，８４ ＭＯＳトランジスタ ８６，８８ インバータ ９０ アドレスポート入力段 １００ プリデコーダ部 １１０ アドレス衝突検出器
パッド ７０ 単一ポートメモリセルを含む図１のアレイ３０の
一部 ７２ ワードライン ７４，７６ ビットライン ８０ メモリセル ８２，８４ ＭＯＳトランジスタ ８６，８８ インバータ ９０ アドレスポート入力段 １００ プリデコーダ部 １１０ アドレス衝突検出器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リー・ホー・シュアン アメリカ合衆国テキサス州78749、オース チン、オアシス・ドライブ 6720
Claims (3)
- 【請求項１】 集積回路メモリ（２０）であって、 複数のメモリセル（８０）であって、該複数のメモリセ
ルの各々は単一のワードライン（７２）におよび単一の
ビットライン対（７４，７６）に結合されているもの、 前記複数のメモリセルに結合され、アドレスを受けたこ
とに応答して前記複数のメモリセルの内のあるメモリセ
ルを選択するためのアドレスデコーダ（３０，３６）、 前記アドレスデコーダに結合され、前記複数のメモリセ
ルにアクセスするために前記アドレスデコーダに第１の
アドレスを提供する第１のアドレスポート（６０）、 前記アドレスデコーダに結合され、前記複数のメモリセ
ルにアクセスするために前記アドレスデコーダに第２の
アドレスを提供する第２のアドレスポート（６２）、 前記複数のメモリセルに結合され、前記第１または第２
のアドレスに応答して前記複数のメモリセルからデータ
を読み出すための読出しデータポート（３０、「データ
＿出力」）、 前記複数のメモリセルに結合され、前記第１または第２
のアドレスに応答して前記複数のメモリセルにデータを
書き込むための書込みデータポート（３０、「データ＿
入力」）、そして前記アドレスデコーダに、前記第１お
よび第２のアドレスポートに、および前記読出しおよび
書込みデータポートに結合された制御回路（３２）であ
って、該制御回路は前記複数のメモリセルへのアクセス
を制御するためのものであり、前記複数のメモリセルへ
のアクセスのための実質的に同時的な要求は前記集積回
路メモリにアクセスするデータプロセッサのクロック信
号の単一のクロックサイクル内で順次サービスされるも
の、 を具備することを特徴とする集積回路メモリ（２０）。 - 【請求項２】 パイプライン化デュアルポートスタティ
ックランダムアクセスメモリ（２０）であって、 複数のスタティックランダムアクセスメモリセル（８
０）であって、該複数のスタティックランダムアクセス
メモリセルの各々は単一のワードライン（７２）におよ
び単一のビットライン対（７４，７６）に結合されてい
るもの、 前記複数のスタティックランダムアクセスメモリセルに
結合され、アドレスを受信したことに応じて前記複数の
スタティックランダムアクセスメモリセルの内のあるメ
モリセルを選択するためのアドレスデコーダ（３０，３
６）、 前記アドレスデコーダに結合され、前記複数のスタティ
ックランダムアクセスメモリセルにアクセスするために
前記アドレスデコーダに第１のアドレスを提供するため
の第１のアドレスポート（６０）、 前記アドレスデコーダに結合され、前記複数のスタティ
ックランダムアクセスメモリセルにアクセスするために
前記アドレスデコーダに第２のアドレスを提供するため
の第２のアドレスポート（６２）、 前記複数のスタティックランダムアクセスメモリセルに
結合され、前記第１のアドレスまたは前記第２のアドレ
スのいずれかに応答して前記複数のスタティックランダ
ムアクセスメモリセルからデータを読み出すための第１
の読出し／書込みデータポート（３０、「データ＿出
力」）、 前記複数のメモリセルに結合され、前記第１または第２
のアドレスのいずれかに応答して前記複数のスタティッ
クランダムアクセスメモリにデータを書き込むための第
２の読出し／書込みデータポート（３０、「データ＿入
力」）、そして前記アドレスデコーダに、前記第１およ
び第２のアドレスポートに、および前記第１第２の読出
し／書込みデータポートに結合された制御回路（３２）
であって、該制御回路は前記複数のスタティックランダ
ムアクセスメモリセルへのアクセスを制御するためのも
のであり、前記複数のスタティックランダムアクセスメ
モリへのアクセスのための実質的に同時的な要求は前記
パイプライン化デュアルポートスタティックランダムア
クセスメモリにアクセスするデータプロセッサのクロッ
ク信号の単一クロックサイクル内で順次サービスされる
もの、 を具備することを特徴とするパイプライン化デュアルポ
ートスタティックランダムアクセスメモリ（２０）。 - 【請求項３】 パイプライン化デュアルポートスタティ
ックランダムアクセスメモリ（２０）であって、 複数のスタティックランダムアクセスメモリセル（８
０）であって、該複数のスタティックランダムアクセス
メモリセルの各々は単一のワードライン（７２）におよ
び単一のビットライン対（７４，７６）に結合されてい
るもの、 前記複数のスタティックランダムアクセスメモリセルに
結合され、アドレスを受信したことに応じて前記複数の
スタティックランダムアクセスメモリセルの内のあるメ
モリセルを選択するためのアドレスデコーダ（３０，３
６）、 前記アドレスデコーダに結合され、前記複数のスタティ
ックランダムアクセスメモリセルにアクセスするために
前記アドレスデコーダに第１のアドレスを提供するため
の第１のアドレスポート（６０）、 前記アドレスデコーダに結合され、前記複数のスタティ
ックランダムアクセスメモリセルにアクセスするために
前記アドレスデコーダに第２のアドレスを提供するため
の第２のアドレスポート（６２）、 前記第１および第２のアドレスポートに結合され、前記
第１および第２のアドレスを受信し、かつこれに応じ
て、前記第１のアドレスが前記第２のアドレスと同じで
ある場合に第１の論理状態の整合信号を提供し、かつ前
記第１のアドレスが前記第２のアドレスと同じでない場
合に第２の論理状態の整合信号を提供するためのアドレ
ス衝突検出器（１１０）、 前記複数のスタティックランダムアクセスメモリセルに
結合され、前記第１のアドレスまたは前記第２のアドレ
スのいずれかに応答して前記複数のスタティックランダ
ムアクセスメモリセルからデータを読み出すための第１
の読出し／書込みデータポート（３０、「データ＿出
力」）、 前記複数のスタティックランダムアクセスメモリセルに
結合され、前記第１のアドレスまたは前記第２のアドレ
スのいずれかに応答して前記複数のスタティックランダ
ムアクセスメモリセルにデータを書き込むための第１の
読出し／書込みデータポート（３０、「データ＿入
力」）、そして前記アドレスデコーダに、前記第１およ
び第２のアドレスポートに、前記アドレス衝突検出器
に、そして前記第１および第２の読出し／書込みデータ
ポートに結合された制御回路（３２）であって、該制御
回路は前記複数のメモリセルへのアクセスを制御するた
めのものであり、前記複数のスタティックランダムアク
セスメモリセルへのアクセスのための実質的に同時的な
要求は前記パイプライン化デュアルポートスタティック
ランダムアクセスメモリにアクセスするデータプロセッ
サのクロック信号の単一のクロックサイクル内で順次サ
ービスされ、かつ前記整合信号が前記第１および第２の
読出し／書込みデータポートの内のどれが始めにサービ
スされるかを決定するもの、 を具備することを特徴とするパイプライン化デュアルポ
ートスタティックランダムアクセスメモリ（２０）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/902,009 | 1997-07-29 | ||
| US08/902,009 US5781480A (en) | 1997-07-29 | 1997-07-29 | Pipelined dual port integrated circuit memory |
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| Publication Number | Publication Date |
|---|---|
| JPH11232877A true JPH11232877A (ja) | 1999-08-27 |
| JP4521068B2 JP4521068B2 (ja) | 2010-08-11 |
Family
ID=25415177
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22108498A Expired - Fee Related JP4521068B2 (ja) | 1997-07-29 | 1998-07-21 | パイプライン化デュアルポート集積回路メモリ |
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| Country | Link |
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| US (1) | US5781480A (ja) |
| JP (1) | JP4521068B2 (ja) |
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