JPH09129675A - 素子の実装構造及びその実装方法 - Google Patents
素子の実装構造及びその実装方法Info
- Publication number
- JPH09129675A JPH09129675A JP7283502A JP28350295A JPH09129675A JP H09129675 A JPH09129675 A JP H09129675A JP 7283502 A JP7283502 A JP 7283502A JP 28350295 A JP28350295 A JP 28350295A JP H09129675 A JPH09129675 A JP H09129675A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- substrate
- wiring board
- current film
- substrate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4007—Surface contacts, e.g. bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 電気的接続部におけるクラックを防止するこ
とができ、接続不良を低減し、接続信頼性の向上を図
る。 【解決手段】 素子の実装構造において、配線基板１１
上に接続される下部接続部１６−１と、この下部接続部
１６−１からオフセット形状に形成され前記配線基板１
１間に空隙１９を有する上部電極部１６−２とを有する
基板電極１６と、前記基板電極１６の上部電極部１６−
２に電気的接続体１８を介して接続される素子１７を具
備する。
とができ、接続不良を低減し、接続信頼性の向上を図
る。 【解決手段】 素子の実装構造において、配線基板１１
上に接続される下部接続部１６−１と、この下部接続部
１６−１からオフセット形状に形成され前記配線基板１
１間に空隙１９を有する上部電極部１６−２とを有する
基板電極１６と、前記基板電極１６の上部電極部１６−
２に電気的接続体１８を介して接続される素子１７を具
備する。
Description
【０００１】
【発明の属する技術分野】本発明は、素子の実装構造及
びその実装方法に関するものである。
びその実装方法に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、本多 進編、“最適ＳＭＴ実装技術ハンドブッ
ク”、ＳＣＩＥＮＣＥ ＦＯＲＵＭ，１９９０，Ｐ．３
４５〜３４６に開示されるものがあった。図４はかかる
従来の素子の実装構造を示す図である。
例えば、本多 進編、“最適ＳＭＴ実装技術ハンドブッ
ク”、ＳＣＩＥＮＣＥ ＦＯＲＵＭ，１９９０，Ｐ．３
４５〜３４６に開示されるものがあった。図４はかかる
従来の素子の実装構造を示す図である。
【０００３】この図において、１は配線基板、２はその
配線基板１上に形成される基板電極、３は電気的接続体
（例えば、半田バンプ）であり、この電気的接続体３を
介して素子（例えば、半導体素子）５が実装される。こ
のように、配線基板１上に形成された基板電極２と素子
５上の電極４とを、電気的接続体３としての、例えば半
田バンプなどにより接合し、配線基板１と素子５との電
気的接続を行うようにしていた。
配線基板１上に形成される基板電極、３は電気的接続体
（例えば、半田バンプ）であり、この電気的接続体３を
介して素子（例えば、半導体素子）５が実装される。こ
のように、配線基板１上に形成された基板電極２と素子
５上の電極４とを、電気的接続体３としての、例えば半
田バンプなどにより接合し、配線基板１と素子５との電
気的接続を行うようにしていた。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
たように、従来の方法では、電気的接続部（例えば、半
田バンプ）の形状が球形であるために、接続部周囲が強
度的に弱い。そして、素子が実装された配線基板の使用
環境下における温度変化や素子の発熱による温度変化が
起こり、素子と配線基板の熱膨張係数が異なるため、両
者の変形によって電気的接続部にひずみが集中し、過度
の場合には電気的接続部にクラックを生じるなどして、
接続不良を引き起こすことがあった。また、電気的接続
部を強固なものとするために接続部形状を柱状とする場
合では、その形成方法が複雑なものとなり、技術的に問
題があった。
たように、従来の方法では、電気的接続部（例えば、半
田バンプ）の形状が球形であるために、接続部周囲が強
度的に弱い。そして、素子が実装された配線基板の使用
環境下における温度変化や素子の発熱による温度変化が
起こり、素子と配線基板の熱膨張係数が異なるため、両
者の変形によって電気的接続部にひずみが集中し、過度
の場合には電気的接続部にクラックを生じるなどして、
接続不良を引き起こすことがあった。また、電気的接続
部を強固なものとするために接続部形状を柱状とする場
合では、その形成方法が複雑なものとなり、技術的に問
題があった。
【０００５】本発明は、上記問題点を除去し、電気的接
続部におけるクラックを防止することができ、接続不良
を低減し、接続信頼性の向上を図り得る素子の実装構造
及びその実装方法を提供することを目的とする。
続部におけるクラックを防止することができ、接続不良
を低減し、接続信頼性の向上を図り得る素子の実装構造
及びその実装方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）素子の実装構造において、配線基板上に接続され
る下部接続部と、この下部接続部からオフセット形状に
形成され、前記配線基板間に空隙を有する上部電極部と
を有する基板電極と、この基板電極の上部電極部に接続
体を介して接続される素子を設けるようにしたものであ
る。
成するために、 （１）素子の実装構造において、配線基板上に接続され
る下部接続部と、この下部接続部からオフセット形状に
形成され、前記配線基板間に空隙を有する上部電極部と
を有する基板電極と、この基板電極の上部電極部に接続
体を介して接続される素子を設けるようにしたものであ
る。
【０００７】このように、配線基板の素子実装面側に
は、配線基板上に一部分のみ接していない、即ち、空隙
を有する上部電極部を具えた基板電極が形成されてお
り、この空隙を有する上部電極部上に電気的接続体で接
合された素子が実装される構造としたので、配線基板や
素子が熱などにより変形し、電気的接続体にひずみが集
中するような状態においても、基板電極の上部電極部が
配線基板上に固定されていないので、その上部電極部が
柔軟に変形することで電気的接続体のひずみを分散、吸
収することができ、電気的接続部におけるクラックを防
止することができ、接続不良を低減し、接続信頼性の向
上を図ることができる。
は、配線基板上に一部分のみ接していない、即ち、空隙
を有する上部電極部を具えた基板電極が形成されてお
り、この空隙を有する上部電極部上に電気的接続体で接
合された素子が実装される構造としたので、配線基板や
素子が熱などにより変形し、電気的接続体にひずみが集
中するような状態においても、基板電極の上部電極部が
配線基板上に固定されていないので、その上部電極部が
柔軟に変形することで電気的接続体のひずみを分散、吸
収することができ、電気的接続部におけるクラックを防
止することができ、接続不良を低減し、接続信頼性の向
上を図ることができる。
【０００８】（２）素子の実装方法において、配線基板
上に電極を形成するためのカレントフィルムを形成する
工程と、このカレントフィルムと同種の金属により、こ
のカレントフィルムの部位上にダミー電極を形成する工
程と、前記カレントフィルムの部位と、前記ダミー電極
上に跨がり、オフセット形状になるように形成される基
板電極と、前記カレントフィルムの部位以外の部分と、
前記ダミー電極のみを同時に除去する工程と、前記カレ
ントフィルムに接続される下部接続部とオフセット形状
に形成され、前記配線基板間に空隙を有する上部電極部
とを有する基板電極を形成する工程と、前記基板電極の
少なくとも前記上部電極部の一部に接続体を介して素子
を接続する工程とを施すようにしたものである。
上に電極を形成するためのカレントフィルムを形成する
工程と、このカレントフィルムと同種の金属により、こ
のカレントフィルムの部位上にダミー電極を形成する工
程と、前記カレントフィルムの部位と、前記ダミー電極
上に跨がり、オフセット形状になるように形成される基
板電極と、前記カレントフィルムの部位以外の部分と、
前記ダミー電極のみを同時に除去する工程と、前記カレ
ントフィルムに接続される下部接続部とオフセット形状
に形成され、前記配線基板間に空隙を有する上部電極部
とを有する基板電極を形成する工程と、前記基板電極の
少なくとも前記上部電極部の一部に接続体を介して素子
を接続する工程とを施すようにしたものである。
【０００９】このように、配線基板上に、カレントフィ
ルムと同種の金属でダミー電極を形成し、このダミー電
極と異なる金属で、基板電極を形成するようにしている
ため、最終的な基板電極構造形成時のカレントフィルム
とダミー電極の除去を、基板電極が影響を受けることな
く選択的に、精度良く実施することができる。
ルムと同種の金属でダミー電極を形成し、このダミー電
極と異なる金属で、基板電極を形成するようにしている
ため、最終的な基板電極構造形成時のカレントフィルム
とダミー電極の除去を、基板電極が影響を受けることな
く選択的に、精度良く実施することができる。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。図１は本発明の実施例
を示す素子の実装構造図である。従来の方法により製造
された配線基板１１の素子実装面側に、下部接続部１６
−１が配線基板１１上に接続され、他端はオフセット形
状をなし、配線基板１１の素子実装面側には接していな
い、即ち、基板電極１６は空隙１９を有する上部電極部
１６−２と下部接続部１６−１から形成されている。さ
らに、配線基板１１から離れた基板電極１６の上部電極
部１６−２上には電気的接続体１８により接合された素
子（例えば、半導体素子）１７が実装されている。な
お、図１において、１２はカレントフィルムである。
て図面を参照しながら説明する。図１は本発明の実施例
を示す素子の実装構造図である。従来の方法により製造
された配線基板１１の素子実装面側に、下部接続部１６
−１が配線基板１１上に接続され、他端はオフセット形
状をなし、配線基板１１の素子実装面側には接していな
い、即ち、基板電極１６は空隙１９を有する上部電極部
１６−２と下部接続部１６−１から形成されている。さ
らに、配線基板１１から離れた基板電極１６の上部電極
部１６−２上には電気的接続体１８により接合された素
子（例えば、半導体素子）１７が実装されている。な
お、図１において、１２はカレントフィルムである。
【００１１】図２は本発明の実施例を示す素子の実装工
程断面図（その１）、図３はその素子の実装工程断面図
（その２）である。 （１）まず、図２（ａ）に示すように、従来の工法によ
り製造された配線基板１１上に、後工程の電解めっき時
の給電膜として、無電解銅めっきプロセスにより、カレ
ントフィルム１２を１μｍ以下の厚みに形成する。
程断面図（その１）、図３はその素子の実装工程断面図
（その２）である。 （１）まず、図２（ａ）に示すように、従来の工法によ
り製造された配線基板１１上に、後工程の電解めっき時
の給電膜として、無電解銅めっきプロセスにより、カレ
ントフィルム１２を１μｍ以下の厚みに形成する。
【００１２】（２）次に、図２（ｂ）に示すように、ド
ライフィルムレジスト（以下ＤＦＲと略す）１３をラミ
ネートする。 （３）次いで、図２（ｃ）に示すように、電極を形成す
る部分のみマスクしたダミー電極用マスク１４ａをＤＦ
Ｒ１３上に合わせ露光を行う。 （４）次に、図２（ｄ）に示すように、１％−Ｎａ2 Ｃ
Ｏ3 水溶液で現像処理を行い、めっきレジストとしてダ
ミー電極用レジスト開口部１４ｃを形成する。
ライフィルムレジスト（以下ＤＦＲと略す）１３をラミ
ネートする。 （３）次いで、図２（ｃ）に示すように、電極を形成す
る部分のみマスクしたダミー電極用マスク１４ａをＤＦ
Ｒ１３上に合わせ露光を行う。 （４）次に、図２（ｄ）に示すように、１％−Ｎａ2 Ｃ
Ｏ3 水溶液で現像処理を行い、めっきレジストとしてダ
ミー電極用レジスト開口部１４ｃを形成する。
【００１３】（５）次に、図２（ｅ）に示すように、電
解銅めっきによりダミー電極用レジスト開口部１４ｃ内
に露出しているカレントフィルム１２表面のみに、ダミ
ー電極１４を１２μｍ以下の任意の厚さで形成する。 （６）次いで、図２（ｆ）に示すように、ＤＦＲ１３を
３％−ＮａＯＨ水溶液で膨潤剥離する。
解銅めっきによりダミー電極用レジスト開口部１４ｃ内
に露出しているカレントフィルム１２表面のみに、ダミ
ー電極１４を１２μｍ以下の任意の厚さで形成する。 （６）次いで、図２（ｆ）に示すように、ＤＦＲ１３を
３％−ＮａＯＨ水溶液で膨潤剥離する。
【００１４】（７）次いで、図２（ｇ）に示すように、
再びダミー電極１４を含む配線基板１１表面にＤＦＲ１
５をラミネートする。 （８）次に、図３（ａ）に示すように、基板電極を形成
する部分のみマスクした基板電極用マスク１６ａをＤＦ
Ｒ１５上に合わせて露光を行う。 （９）次に、図３（ｂ）に示すように、１％−ＮａＣＯ
3 水溶液で現像処理をし、めっきレジストとして基板電
極用レジスト開口部１６ｃを形成する。
再びダミー電極１４を含む配線基板１１表面にＤＦＲ１
５をラミネートする。 （８）次に、図３（ａ）に示すように、基板電極を形成
する部分のみマスクした基板電極用マスク１６ａをＤＦ
Ｒ１５上に合わせて露光を行う。 （９）次に、図３（ｂ）に示すように、１％−ＮａＣＯ
3 水溶液で現像処理をし、めっきレジストとして基板電
極用レジスト開口部１６ｃを形成する。
【００１５】（１０）次に、図３（ｃ）に示すように、
電解ニッケルめっきにより基板電極用レジスト開口部１
６ｃ内に露出したダミー電極１４を含むカレントフィル
ム１２上にオフセット形状に基板電極１６を２０μｍ以
上の任意の厚さで形成する。つまり、この基板電極１６
は下部接続部１６−１と、これに接続されオフセット形
状を有する上部電極部１６−２からなる。
電解ニッケルめっきにより基板電極用レジスト開口部１
６ｃ内に露出したダミー電極１４を含むカレントフィル
ム１２上にオフセット形状に基板電極１６を２０μｍ以
上の任意の厚さで形成する。つまり、この基板電極１６
は下部接続部１６−１と、これに接続されオフセット形
状を有する上部電極部１６−２からなる。
【００１６】（１１）次に、図３（ｄ）に示すように、
ＤＦＲ１５を３％−ＮａＯＨ水溶液で膨潤剥離する。 （１２）次に、図３（ｅ）に示すように、素子（例え
ば、半導体素子）１７を基板電極１６の上部電極部１６
−２上に電気的接続体１８を介して接合する。 （１３）次に、図３（ｆ）に示すように、基板電極１６
と接触している部分以外のカレントフィルム１２及び、
ダミー電極１４を銅アンモニウム錯イオンを主成分とす
るアルカリエッチング液で溶解除去し、配線基板１１上
への素子１７の実装が完了する。
ＤＦＲ１５を３％−ＮａＯＨ水溶液で膨潤剥離する。 （１２）次に、図３（ｅ）に示すように、素子（例え
ば、半導体素子）１７を基板電極１６の上部電極部１６
−２上に電気的接続体１８を介して接合する。 （１３）次に、図３（ｆ）に示すように、基板電極１６
と接触している部分以外のカレントフィルム１２及び、
ダミー電極１４を銅アンモニウム錯イオンを主成分とす
るアルカリエッチング液で溶解除去し、配線基板１１上
への素子１７の実装が完了する。
【００１７】上記のように構成したので、配線基板１１
の素子実装面側には、配線基板１１上に一部分のみ接し
ていない、即ち、空隙１９を有する上部電極部１６−２
を具えた基板電極１６が形成されており、この空隙１９
を有する上部電極部１６−２上に電気的接続体１８で接
合された素子１７が実装される構造としたので、配線基
板１１や素子１７が熱などにより変形し、電気的接続体
にひずみが集中するような状態においても、基板電極１
６の上部電極部１６−２が配線基板１１上に固定されて
いないので、上部電極部１６−２が柔軟に変形すること
で電気的接続体１８のひずみを分散、吸収することがで
き、電気的接続体１８におけるクラックを防止すること
ができ、接続不良を低減することができる。
の素子実装面側には、配線基板１１上に一部分のみ接し
ていない、即ち、空隙１９を有する上部電極部１６−２
を具えた基板電極１６が形成されており、この空隙１９
を有する上部電極部１６−２上に電気的接続体１８で接
合された素子１７が実装される構造としたので、配線基
板１１や素子１７が熱などにより変形し、電気的接続体
にひずみが集中するような状態においても、基板電極１
６の上部電極部１６−２が配線基板１１上に固定されて
いないので、上部電極部１６−２が柔軟に変形すること
で電気的接続体１８のひずみを分散、吸収することがで
き、電気的接続体１８におけるクラックを防止すること
ができ、接続不良を低減することができる。
【００１８】また、本発明の素子の実装構造を得るため
配線基板上の基板電極として、カレントフィルムと同種
の金属でダミー電極を形成し、このダミー電極と異なる
金属で、基板電極を形成するようにしているため、最終
的な基板電極構造形成時のカレントフィルムとダミー電
極の除去を基板電極が影響を受けることなく選択的に、
精度良く実施することができる。
配線基板上の基板電極として、カレントフィルムと同種
の金属でダミー電極を形成し、このダミー電極と異なる
金属で、基板電極を形成するようにしているため、最終
的な基板電極構造形成時のカレントフィルムとダミー電
極の除去を基板電極が影響を受けることなく選択的に、
精度良く実施することができる。
【００１９】更に、本発明は、以下のような利用形態を
有する。請求項１記載の素子の実装構造においては、素
子が、基板電極の空隙を有する上部電極部上に電気的接
続体をもって実装されている構造について説明したが、
必ずしもこれに限定されるものではなく、電気的接続体
の一部分が基板電極の空隙を有する上部電極部の上に接
合しており、その他の電気的接続体は配線基板上に接続
されている下部接続部上に接合している構造とすること
もできる。また、基板電極の空隙を有する上部電極部
は、配線基板上に接続されている他端側のみに限定され
るものではない。
有する。請求項１記載の素子の実装構造においては、素
子が、基板電極の空隙を有する上部電極部上に電気的接
続体をもって実装されている構造について説明したが、
必ずしもこれに限定されるものではなく、電気的接続体
の一部分が基板電極の空隙を有する上部電極部の上に接
合しており、その他の電気的接続体は配線基板上に接続
されている下部接続部上に接合している構造とすること
もできる。また、基板電極の空隙を有する上部電極部
は、配線基板上に接続されている他端側のみに限定され
るものではない。
【００２０】請求項２記載の素子の実装方法において
は、カレントフィルム及び、ダミー電極として、銅、基
板電極としてニッケルを用いて説明したが、カレントフ
ィルム及びダミー電極としてニッケル、基板電極として
銅を用いることもでき、この場合、カレントフィルム及
びダミー電極のエッチング液として、硫酸：硝酸＝２：
１の混合液を使用する。
は、カレントフィルム及び、ダミー電極として、銅、基
板電極としてニッケルを用いて説明したが、カレントフ
ィルム及びダミー電極としてニッケル、基板電極として
銅を用いることもでき、この場合、カレントフィルム及
びダミー電極のエッチング液として、硫酸：硝酸＝２：
１の混合液を使用する。
【００２１】また、カレントフィルム及びダミー電極を
銅で形成し、基板電極として半田や金などを使用するこ
ともできる。更に、カレントフィルム及びダミー電極の
エッチング液としては、アルカリエッチング液の他、過
硫酸アンモニウム、過硫酸ナトリウム、過硫酸カリウム
などの過硫酸塩類を主成分とする水溶液からなるエッチ
ング液、または過酸化水素／硫酸エッチング液などを選
択することができる。
銅で形成し、基板電極として半田や金などを使用するこ
ともできる。更に、カレントフィルム及びダミー電極の
エッチング液としては、アルカリエッチング液の他、過
硫酸アンモニウム、過硫酸ナトリウム、過硫酸カリウム
などの過硫酸塩類を主成分とする水溶液からなるエッチ
ング液、または過酸化水素／硫酸エッチング液などを選
択することができる。
【００２２】また、ダミー電極又は基板電極形成のため
ＤＦＲを用いた例について説明したが、必ずしもこれに
限定されるのではなく、液状レジストや電着レジストな
どレジストパターンが形成可能なものであればいずれも
使用することができる。なお、本発明は上記実施例に限
定されるものではなく、本発明の趣旨に基づいて種々の
変形が可能であり、これらを本発明の範囲から排除する
ものではない。
ＤＦＲを用いた例について説明したが、必ずしもこれに
限定されるのではなく、液状レジストや電着レジストな
どレジストパターンが形成可能なものであればいずれも
使用することができる。なお、本発明は上記実施例に限
定されるものではなく、本発明の趣旨に基づいて種々の
変形が可能であり、これらを本発明の範囲から排除する
ものではない。
【００２３】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、配線基板の素子実
装面側には、配線基板上に一部分のみ接していない、即
ち、空隙を有する上部電極部を具えた基板電極が形成さ
れており、この空隙を有する上部電極部上に電気的接続
体で接合された素子が実装される構造としたので、配線
基板や素子が熱などにより変形し、電気的接続体にひず
みが集中するような状態においても、基板電極の上部電
極部が配線基板上に固定されていないので、その上部電
極部が柔軟に変形することで電気的接続体のひずみを分
散、吸収することができ、電気的接続部におけるクラッ
クを防止することができ、接続不良を低減し、接続信頼
性の向上を図ることができる。
よれば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、配線基板の素子実
装面側には、配線基板上に一部分のみ接していない、即
ち、空隙を有する上部電極部を具えた基板電極が形成さ
れており、この空隙を有する上部電極部上に電気的接続
体で接合された素子が実装される構造としたので、配線
基板や素子が熱などにより変形し、電気的接続体にひず
みが集中するような状態においても、基板電極の上部電
極部が配線基板上に固定されていないので、その上部電
極部が柔軟に変形することで電気的接続体のひずみを分
散、吸収することができ、電気的接続部におけるクラッ
クを防止することができ、接続不良を低減し、接続信頼
性の向上を図ることができる。
【００２４】（２）請求項２記載の発明によれば、配線
基板上に、カレントフィルムと同種の金属でダミー電極
を形成し、このダミー電極と異なる金属で、基板電極を
形成するようにしているため、最終的な基板電極構造形
成時のカレントフィルムとダミー電極の除去を、基板電
極が影響を受けることなく選択的に、精度良く実施する
ことができる。
基板上に、カレントフィルムと同種の金属でダミー電極
を形成し、このダミー電極と異なる金属で、基板電極を
形成するようにしているため、最終的な基板電極構造形
成時のカレントフィルムとダミー電極の除去を、基板電
極が影響を受けることなく選択的に、精度良く実施する
ことができる。
【００２５】したがって、本発明の素子の実装構造を歩
留まり良く得ることができる。
留まり良く得ることができる。
【図１】本発明の実施例を示す素子の実装構造図であ
る。
る。
【図２】本発明の実施例を示す素子の実装工程断面図
（その１）である。
（その１）である。
【図３】本発明の実施例を示す素子の実装工程断面図
（その２）である。
（その２）である。
【図４】従来の素子の実装構造を示す図である。
１１ 配線基板 １２ カレントフィルム １３，１５ ドライフィルムレジスト（ＤＦＲ） １４ ダミー電極 １４ａ ダミー電極用マスク １４ｃ ダミー電極用レジスト開口部 １６ 基板電極 １６ａ 基板電極用マスク １６ｃ 基板電極用レジスト開口部 １６−１ 下部接続部 １６−２ 上部電極部 １７ 素子 １８ 電気的接続体 １９ 空隙
───────────────────────────────────────────────────── フロントページの続き (72)発明者 烏野 ゆたか 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 板谷 哲 新潟県上越市福田町１番地 沖プリンテッ ドサーキット株式会社内
Claims (2)
- 【請求項１】 素子の実装構造において、（ａ）配線基
板上に接続される下部接続部と、該下部接続部からオフ
セット形状に形成され、前記配線基板間に空隙を有する
上部電極部とを有する基板電極と、（ｂ）該基板電極の
上部電極部に接続体を介して接続される素子を具備する
ことを特徴とする素子の実装構造。 - 【請求項２】 素子の実装方法において、（ａ）配線基
板上に電極を形成するためのカレントフィルムを形成す
る工程と、（ｂ）該カレントフィルムと同種の金属によ
り、該カレントフィルムの部位上にダミー電極を形成す
る工程と、（ｃ）前記カレントフィルムの部位と、前記
ダミー電極上に跨がり、オフセット形状になるように形
成される基板電極と、（ｄ）前記カレントフィルムの部
位以外の部分と、前記ダミー電極のみを同時に除去する
工程と、（ｅ）前記カレントフィルムに接続される下部
接続部とオフセット形状に形成され、前記配線基板間に
空隙を有する上部電極部とを有する基板電極を形成する
工程と、（ｆ）前記基板電極の少なくとも前記上部電極
部の一部に接続体を介して素子を接続する工程とを施す
ことを特徴とする素子の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28350295A JP3294084B2 (ja) | 1995-10-31 | 1995-10-31 | 素子の実装構造及びその実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28350295A JP3294084B2 (ja) | 1995-10-31 | 1995-10-31 | 素子の実装構造及びその実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09129675A true JPH09129675A (ja) | 1997-05-16 |
| JP3294084B2 JP3294084B2 (ja) | 2002-06-17 |
Family
ID=17666385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28350295A Expired - Fee Related JP3294084B2 (ja) | 1995-10-31 | 1995-10-31 | 素子の実装構造及びその実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3294084B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001094227A (ja) * | 1999-09-20 | 2001-04-06 | Shinko Electric Ind Co Ltd | 半導体チップ実装用の配線基板と該基板を用いた半導体チップの実装方法 |
| JP2003506873A (ja) * | 1999-07-30 | 2003-02-18 | フォームファクター，インコーポレイテッド | 相互接続アセンブリ及び方法 |
| JP2007250712A (ja) * | 2006-03-15 | 2007-09-27 | Nec Corp | 半導体装置及びその製造方法 |
| WO2009157957A1 (en) * | 2008-06-26 | 2009-12-30 | Marcoux Phil P | Semiconductor with top-side wrap-around flange contact |
| US7858512B2 (en) | 2008-06-26 | 2010-12-28 | Wafer-Level Packaging Portfolio Llc | Semiconductor with bottom-side wrap-around flange contact |
-
1995
- 1995-10-31 JP JP28350295A patent/JP3294084B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003506873A (ja) * | 1999-07-30 | 2003-02-18 | フォームファクター，インコーポレイテッド | 相互接続アセンブリ及び方法 |
| JP2001094227A (ja) * | 1999-09-20 | 2001-04-06 | Shinko Electric Ind Co Ltd | 半導体チップ実装用の配線基板と該基板を用いた半導体チップの実装方法 |
| JP2007250712A (ja) * | 2006-03-15 | 2007-09-27 | Nec Corp | 半導体装置及びその製造方法 |
| WO2009157957A1 (en) * | 2008-06-26 | 2009-12-30 | Marcoux Phil P | Semiconductor with top-side wrap-around flange contact |
| US7858512B2 (en) | 2008-06-26 | 2010-12-28 | Wafer-Level Packaging Portfolio Llc | Semiconductor with bottom-side wrap-around flange contact |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3294084B2 (ja) | 2002-06-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100614548B1 (ko) | 반도체 소자 실장용 배선 기판의 제조 방법 및 반도체 장치 | |
| JP2000353760A (ja) | 半導体素子搭載用中継基板の製造方法 | |
| JP3606785B2 (ja) | 配線基板の製造方法 | |
| JP2003338516A (ja) | 半導体装置およびその製造方法 | |
| JPH09129675A (ja) | 素子の実装構造及びその実装方法 | |
| JPH09283925A (ja) | 半導体装置及びその製造方法 | |
| JP3178417B2 (ja) | 半導体キャリアおよびその製造方法 | |
| KR100263431B1 (ko) | 전기접점요소를기판상의전기전도성표면에접속하는방법 | |
| TWI241704B (en) | Surface treatment for oxidation removal in integrated circuit package assemblies | |
| JP4025451B2 (ja) | フレクシャーブランクの製造法 | |
| JPS5823943B2 (ja) | 絶縁体の貫通電極形成方法 | |
| JP4390930B2 (ja) | 積層配線基板とその製造方法、及び半導体装置 | |
| JP3174356B2 (ja) | プリント基板の製造方法 | |
| JP2002270715A (ja) | 半導体装置の製造方法および半導体装置 | |
| JPH0831973A (ja) | フリップチップｉｃ実装方法及び半導体装置 | |
| JP3816928B2 (ja) | 配線基板の製造方法 | |
| JP2779853B2 (ja) | インナーリードと電子部品との接続中間体の製造方法 | |
| JP3256949B2 (ja) | 半導体搭載用基板及びその製造方法 | |
| JPH10335017A (ja) | 半田ボールコネクタ | |
| JP3503229B2 (ja) | 半導体装置およびその製造方法 | |
| JP2675592B2 (ja) | スルーホール基板の製造方法 | |
| JP2000155132A (ja) | 検査治具及びその製造方法 | |
| JPH11145189A (ja) | 素子実装構造及びその製造方法 | |
| JP2000031639A (ja) | 両面回路基板の製造方法と両面回路基板 | |
| JPH05327184A (ja) | 電子部品搭載用基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020319 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080405 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090405 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090405 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090405 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090405 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100405 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110405 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120405 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130405 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |