JPH09130631A - ビデオ表示装置の水平走査回路 - Google Patents
ビデオ表示装置の水平走査回路Info
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- JPH09130631A JPH09130631A JP8250133A JP25013396A JPH09130631A JP H09130631 A JPH09130631 A JP H09130631A JP 8250133 A JP8250133 A JP 8250133A JP 25013396 A JP25013396 A JP 25013396A JP H09130631 A JPH09130631 A JP H09130631A
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- 208000016542 Progressive myoclonic epilepsy with dystonia Diseases 0.000 abstract description 11
- 239000003990 capacitor Substances 0.000 abstract description 8
- 230000001960 triggered effect Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
- H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
- H04N3/16—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by deflecting electron beam in cathode-ray tube, e.g. scanning corrections
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- H04N3/23—Distortion correction, e.g. for pincushion distortion correction, S-correction
- H04N3/233—Distortion correction, e.g. for pincushion distortion correction, S-correction using active elements
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- Multimedia (AREA)
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- Video Image Reproduction Devices For Color Tv Systems (AREA)
- Details Of Television Scanning (AREA)
Abstract
(57)【要約】
【課題】 Ｓキャパシタの２つの端子における高いＤＣ
およびＡＣ電圧の存在によって生じる問題を、高価な変
圧器を使用せずに解決する。 【解決手段】 サイリスタ（ＴＨ）と直列の第２Ｓキャ
パシタンス（ＣＳ２）を、一方の端において第１Ｓキャ
パシタンスに接続し、他方の単において変調器の２つの
ダイオードの共通接続点（ＰＭＥＤ）に接続し、前記サ
イリスタを、そのカソードをダイオード（Ｄ４）によっ
て共通接続点（ＰＭＥＤ）に対して絶縁し、３つの抵抗
（Ｒ１，Ｒ２，Ｒ３）から成るディバイダブリッジを共
通接続点（ＰＭＥＤ）とグランドとの間に配置し、その
ゲート−カソード間に抵抗（Ｒ２）を接続することによ
って正確にトリガする。
およびＡＣ電圧の存在によって生じる問題を、高価な変
圧器を使用せずに解決する。 【解決手段】 サイリスタ（ＴＨ）と直列の第２Ｓキャ
パシタンス（ＣＳ２）を、一方の端において第１Ｓキャ
パシタンスに接続し、他方の単において変調器の２つの
ダイオードの共通接続点（ＰＭＥＤ）に接続し、前記サ
イリスタを、そのカソードをダイオード（Ｄ４）によっ
て共通接続点（ＰＭＥＤ）に対して絶縁し、３つの抵抗
（Ｒ１，Ｒ２，Ｒ３）から成るディバイダブリッジを共
通接続点（ＰＭＥＤ）とグランドとの間に配置し、その
ゲート−カソード間に抵抗（Ｒ２）を接続することによ
って正確にトリガする。
Description
【０００１】
【発明の属する技術分野】本発明は、能動端子および接
地された端子を有する主半導体切替素子を具え、前記主
切替素子を前記主切替素子の順方向と逆向きにカスケー
ド接続された２つのダイオードと並列に配置し、前記主
切替素子の能動端子とグランドとの間に偏向コイル、第
１Ｓキャパシタンスおよびインダクタンスから成る第１
枝路を設け、追加のＳキャパシタンスおよびこの追加の
Ｓキャパシタンスを活性化または不活性化するサイリス
タのカスケード配置から成る第２枝路を設けた、ビデオ
表示装置において使用するダイオード変調器と呼ばれる
水平走査回路に関するものである。
地された端子を有する主半導体切替素子を具え、前記主
切替素子を前記主切替素子の順方向と逆向きにカスケー
ド接続された２つのダイオードと並列に配置し、前記主
切替素子の能動端子とグランドとの間に偏向コイル、第
１Ｓキャパシタンスおよびインダクタンスから成る第１
枝路を設け、追加のＳキャパシタンスおよびこの追加の
Ｓキャパシタンスを活性化または不活性化するサイリス
タのカスケード配置から成る第２枝路を設けた、ビデオ
表示装置において使用するダイオード変調器と呼ばれる
水平走査回路に関するものである。
【０００２】本発明は、特に、１６／９フォーマットス
クリーンに表示される４／３フォーマットのテレビジョ
ン映像の側部を補正する目的のために、追加のＳキャパ
シタンスを活性化または不活性化すると同時に、ダイオ
ード変調器の援助によって走査振幅における同時の動作
を行う目的に使用可能である。
クリーンに表示される４／３フォーマットのテレビジョ
ン映像の側部を補正する目的のために、追加のＳキャパ
シタンスを活性化または不活性化すると同時に、ダイオ
ード変調器の援助によって走査振幅における同時の動作
を行う目的に使用可能である。
【０００３】
【従来の技術】上述したような水平走査テレビジョン回
路は、独国特許出願公開明細書第２６５５９４６号から
既知である。この文献に記載されている回路において、
追加のＳキャパシタンスを、前記回路がライン周波数を
変更するのに好適な場合（マルチスタンダード装置）に
適合する電子スイッチによって接続することができる。
前記Ｓキャパシタの２つの端子における高いＤＣおよび
ＡＣ電圧の存在によって問題が生じ、少なくとも電子ス
イッチにおいて接地電位に近い電圧を使用することが一
般に望ましい。この文献によれば、この問題は、前記追
加のキャパシタンスを変圧器によって接続することによ
って解決される。
路は、独国特許出願公開明細書第２６５５９４６号から
既知である。この文献に記載されている回路において、
追加のＳキャパシタンスを、前記回路がライン周波数を
変更するのに好適な場合（マルチスタンダード装置）に
適合する電子スイッチによって接続することができる。
前記Ｓキャパシタの２つの端子における高いＤＣおよび
ＡＣ電圧の存在によって問題が生じ、少なくとも電子ス
イッチにおいて接地電位に近い電圧を使用することが一
般に望ましい。この文献によれば、この問題は、前記追
加のキャパシタンスを変圧器によって接続することによ
って解決される。
【０００４】本発明の目的は、高価な変圧器をなしで済
ませることによって、前記先行技術において提出された
のと同一な問題を解決することである。
ませることによって、前記先行技術において提出された
のと同一な問題を解決することである。
【０００５】この目的のために、 − 前記第１枝路において、前記偏向コイルを前記主切
替素子の能動端子と第１Ｓキャパシタンスとの間に配置
し、 − 前記第２枝路において、前記追加のＳキャパシタン
スを前記偏向コイルと第１Ｓキャパシタンスとの間の共
通接続点に接続し、前記サイリスタのカソードを前記変
調器の２つのダイオードの中間共通接続点に直列ダイオ
ードを経て接続し、前記直列ダイオードを前記サイリス
タのカソードにこのサイリスタとカスケードに同じ経路
方向によって接続し、 − 第１抵抗を前記中間接続点と前記サイリスタのゲー
トとの間に接続し、 − 第２抵抗を前記サイリスタのゲートと前記サイリス
タのカソードとの間に接続し、 − 第３抵抗を前記サイリスタのゲートとグランドとの
間に接続する。
替素子の能動端子と第１Ｓキャパシタンスとの間に配置
し、 − 前記第２枝路において、前記追加のＳキャパシタン
スを前記偏向コイルと第１Ｓキャパシタンスとの間の共
通接続点に接続し、前記サイリスタのカソードを前記変
調器の２つのダイオードの中間共通接続点に直列ダイオ
ードを経て接続し、前記直列ダイオードを前記サイリス
タのカソードにこのサイリスタとカスケードに同じ経路
方向によって接続し、 − 第１抵抗を前記中間接続点と前記サイリスタのゲー
トとの間に接続し、 − 第２抵抗を前記サイリスタのゲートと前記サイリス
タのカソードとの間に接続し、 − 第３抵抗を前記サイリスタのゲートとグランドとの
間に接続する。
【０００６】したがって本発明は特に、前記サイリスタ
のカソードが、前記中間接続点における存在する高電圧
に関して直列ダイオードによって絶縁され、これによ
り、簡単な抵抗分圧器によって帰線に関係してそのゲー
トにパルスを印加することによって前記サイリスタをト
リガすることができる。
のカソードが、前記中間接続点における存在する高電圧
に関して直列ダイオードによって絶縁され、これによ
り、簡単な抵抗分圧器によって帰線に関係してそのゲー
トにパルスを印加することによって前記サイリスタをト
リガすることができる。
【０００７】前記サイリスタを制御するために、本回路
は、前記サイリスタのゲートをグランドに接続する主電
流経路を有する制御トランジスタを有利に具える。
は、前記サイリスタのゲートをグランドに接続する主電
流経路を有する制御トランジスタを有利に具える。
【０００８】したがって、前記サイリスタを経済的な方
法において制御することができる。
法において制御することができる。
【０００９】本回路は好適には、前記サイリスタおよび
直列ダイオードを具えるアセンブリに並列に配置された
並列ダイオードを具え、この並列ダイオードは、前記ア
センブリと逆の経路方向を有する。
直列ダイオードを具えるアセンブリに並列に配置された
並列ダイオードを具え、この並列ダイオードは、前記ア
センブリと逆の経路方向を有する。
【００１０】したがって、前記追加のＳキャパシタンス
を掃引期間を通して活性化することができる。
を掃引期間を通して活性化することができる。
【００１１】前記並列ダイオードに、抵抗によって有利
に分路を造ることができる。
に分路を造ることができる。
【００１２】これにより、本装置の始動時の前記サイリ
スタにおける電流ピークが取り除かれる。
スタにおける電流ピークが取り除かれる。
【００１３】本発明は、本発明による回路を設けたビデ
オ表示装置にも関係する。
オ表示装置にも関係する。
【００１４】本発明のこれらのおよび他の態様は、以下
に記述する実施例の参照によって明らかになるであろ
う。
に記述する実施例の参照によって明らかになるであろ
う。
【００１５】
【発明の実施の形態】図１に示すダイオード変調器と呼
ばれる水平走査テレビジョン回路は、入力部ＤＲに印加
された信号によってライン周波数において既知の方法に
おいて制御され、そのコレクタによって構成される能動
端子と、接地された端子、すなわちそのエミッタとを有
する、ここではＮＰＮ形式のトランジスタＴＲである、
主切替素子を具える。このトランジスタのコレクタを、
正電圧電源Ｓに、″ライン変圧器″と呼ばれる既知の変
圧器の一次コイルＬＴによって接続する。この変圧器の
他方のコイルは、図示しない。共通接続点ＰＭＥＤと共
にトランジスタＴＲの順方向と逆方向においてカスケー
ド接続された２つのダイオードＤ１およびＤ２を、トラ
ンジスタＴＲに並列に分岐させる。すなわち、Ｄ１のカ
ソードをＴＲのコレクタに接続し、Ｄ２のアノードを接
地する。
ばれる水平走査テレビジョン回路は、入力部ＤＲに印加
された信号によってライン周波数において既知の方法に
おいて制御され、そのコレクタによって構成される能動
端子と、接地された端子、すなわちそのエミッタとを有
する、ここではＮＰＮ形式のトランジスタＴＲである、
主切替素子を具える。このトランジスタのコレクタを、
正電圧電源Ｓに、″ライン変圧器″と呼ばれる既知の変
圧器の一次コイルＬＴによって接続する。この変圧器の
他方のコイルは、図示しない。共通接続点ＰＭＥＤと共
にトランジスタＴＲの順方向と逆方向においてカスケー
ド接続された２つのダイオードＤ１およびＤ２を、トラ
ンジスタＴＲに並列に分岐させる。すなわち、Ｄ１のカ
ソードをＴＲのコレクタに接続し、Ｄ２のアノードを接
地する。
【００１６】″帰線″キャパシタと呼ばれるキャパシタ
ンスＣ１およびキャパシタンスＣ２を、Ｄ１およびＤ２
に並列に各々接続する。キャパシタＣ２を代わりに、Ｔ
Ｒのコレクタとグランドとの間に配置してもよいことが
知られている。
ンスＣ１およびキャパシタンスＣ２を、Ｄ１およびＤ２
に並列に各々接続する。キャパシタＣ２を代わりに、Ｔ
Ｒのコレクタとグランドとの間に配置してもよいことが
知られている。
【００１７】トランジスタＴＲのコレクタとグランドと
の間に接続された第１枝路ＢＲ１は、偏向コイルと、接
続点２において変圧器Ｔの一方のコイルによって構成さ
れるインダクタンスに接続された第１Ｓキャパシタンス
ＣＳ１とのカスケード配置を具える。偏向コイルＬＤ
を、トランジスタＴＲのコレクタと、キャパシタンスＣ
Ｓ１との間に配置する。この場合において、変圧器Ｔの
２次コイルと呼ばれる他方のコイルを、接続点２におい
て、一次コイルに直列に接続する。前記１次コイルの最
も高い電圧が発生される端を、キャパシタンスＣ３によ
って接続点ＰＭＥＤに接続する。代わりに、前記２次コ
イルを、前記１次コイルに直列に接続せずに接地しても
よい（このとき巻回数は異なる）。キャパシタンスＣ３
を、前記２次コイルの一方の側または他方の側において
配置してもよい。他の変形例において、時には前記変圧
器の代わりに簡単なインダクタンスを使用し、このとき
キャパシタＣ３を接続点２に接続する。すべてのこれら
の変形例は、本発明と両立する。
の間に接続された第１枝路ＢＲ１は、偏向コイルと、接
続点２において変圧器Ｔの一方のコイルによって構成さ
れるインダクタンスに接続された第１Ｓキャパシタンス
ＣＳ１とのカスケード配置を具える。偏向コイルＬＤ
を、トランジスタＴＲのコレクタと、キャパシタンスＣ
Ｓ１との間に配置する。この場合において、変圧器Ｔの
２次コイルと呼ばれる他方のコイルを、接続点２におい
て、一次コイルに直列に接続する。前記１次コイルの最
も高い電圧が発生される端を、キャパシタンスＣ３によ
って接続点ＰＭＥＤに接続する。代わりに、前記２次コ
イルを、前記１次コイルに直列に接続せずに接地しても
よい（このとき巻回数は異なる）。キャパシタンスＣ３
を、前記２次コイルの一方の側または他方の側において
配置してもよい。他の変形例において、時には前記変圧
器の代わりに簡単なインダクタンスを使用し、このとき
キャパシタＣ３を接続点２に接続する。すべてのこれら
の変形例は、本発明と両立する。
【００１８】入力部Ｅ／Ｗは、ブロッキングインダクタ
ンスを経て接続点ＰＭＥＤにおける、ライン振幅制御電
圧と、″東西補償″と呼ばれる放物線の形状において変
調された電圧との使用を可能にし、これによって、ＬＤ
における電流の振幅を、ＬＴにおけるパルスの高さを変
調することなく、すなわち、ライン変圧器によって発生
される電圧を変調することなく変調することができる。
ンスを経て接続点ＰＭＥＤにおける、ライン振幅制御電
圧と、″東西補償″と呼ばれる放物線の形状において変
調された電圧との使用を可能にし、これによって、ＬＤ
における電流の振幅を、ＬＴにおけるパルスの高さを変
調することなく、すなわち、ライン変圧器によって発生
される電圧を変調することなく変調することができる。
【００１９】ここまでに記述した素子を、既知の″ダイ
オード変調器″装置の慣例的な構成要素とし、したがっ
て以下に説明しない。
オード変調器″装置の慣例的な構成要素とし、したがっ
て以下に説明しない。
【００２０】第２枝路ＢＲ２は、追加のＳキャパシタン
スＣＳ２と、この追加のＳキャパシタンスＣＳ２を活性
化または不活性化する機能を有するサイリスタＴＨと、
直列ダイオードと呼ばれるダイオードＤ４とのカスケー
ド配置を具える。キャパシタンスＣＳ２の一方の端を偏
向コイルＬＤとキャパシタンスＣＳ１との間の共通接続
点１に接続し、他方の端をサイリスタＴＨのアノードに
接続する。ダイオードＤ４のアノードをサイリスタＴＨ
のカソードに接続し、ダイオードＤ４のカソードを接続
点ＰＭＥＤに接続する。
スＣＳ２と、この追加のＳキャパシタンスＣＳ２を活性
化または不活性化する機能を有するサイリスタＴＨと、
直列ダイオードと呼ばれるダイオードＤ４とのカスケー
ド配置を具える。キャパシタンスＣＳ２の一方の端を偏
向コイルＬＤとキャパシタンスＣＳ１との間の共通接続
点１に接続し、他方の端をサイリスタＴＨのアノードに
接続する。ダイオードＤ４のアノードをサイリスタＴＨ
のカソードに接続し、ダイオードＤ４のカソードを接続
点ＰＭＥＤに接続する。
【００２１】第１抵抗Ｒ１を中間接続点ＰＭＥＤとサイ
リスタのゲートとの間に接続し、第２抵抗Ｒ２を前記サ
イリスタのゲートとカソードとの間に接続し、第３抵抗
Ｒ３を前記サイリスタのカソードとグランドとの間に接
続する。
リスタのゲートとの間に接続し、第２抵抗Ｒ２を前記サ
イリスタのゲートとカソードとの間に接続し、第３抵抗
Ｒ３を前記サイリスタのカソードとグランドとの間に接
続する。
【００２２】抵抗Ｒ１を、接続点を有する２つの部分に
よって構成する。キャパシタＣＳ２が活性でない場合、
サイリスタをブロックするために、制御トランジスタＴ
Ｃの主電流経路を、抵抗Ｒ１の接続接続点とグランドと
の間に接続する。このトランジスタを、入力部ＣＴに印
加される信号によってターンオンまたはターンオフす
る。代わりに、トランジスタＴＣの主電流経路を前記サ
イリスタのゲートに直接接続してもよい。
よって構成する。キャパシタＣＳ２が活性でない場合、
サイリスタをブロックするために、制御トランジスタＴ
Ｃの主電流経路を、抵抗Ｒ１の接続接続点とグランドと
の間に接続する。このトランジスタを、入力部ＣＴに印
加される信号によってターンオンまたはターンオフす
る。代わりに、トランジスタＴＣの主電流経路を前記サ
イリスタのゲートに直接接続してもよい。
【００２３】並列ダイオードと呼ばれるダイオードＤ３
を、サイリスタＴＨおよび直列ダイオードＤ４を具える
アセンブリに並列に接続し、この並列ダイオードは、こ
のアセンブリの経路方向と逆の経路方向を有する。すな
わち、この並列ダイオードのカソードを前記サイリスタ
のアノードに接続し、前記並列ダイオードのアノードを
Ｄ４のカソードに接続する。並列ダイオードＤ３に、抵
抗Ｒ４によって分路を造る。
を、サイリスタＴＨおよび直列ダイオードＤ４を具える
アセンブリに並列に接続し、この並列ダイオードは、こ
のアセンブリの経路方向と逆の経路方向を有する。すな
わち、この並列ダイオードのカソードを前記サイリスタ
のアノードに接続し、前記並列ダイオードのアノードを
Ｄ４のカソードに接続する。並列ダイオードＤ３に、抵
抗Ｒ４によって分路を造る。
【００２４】本装置は以下のように動作する。 − トランジスタＴＣが電圧ＣＴの制御の下でターンオ
ンした場合、トランジスタＴＣは接地電圧をＲ１の中央
に印加し、ＴＨのカソードもＲ３によって接地され、結
果として、前記サイリスタはブロックされる（接続点Ｐ
ＭＥＤは、常に正電圧に保持され、したがって、ダイオ
ードＤ４は、ＴＨのカソードがさらに正の場合のみ導通
することができ、この場合はそうではない）。 − トランジスタＴＣがターンオフした場合、Ｒ１には
いかなる電圧も印加されない。帰線のためにＰＭＥＤに
おいてパルスが発生する場合、このパルスは、分圧器を
構成する直列に配置された抵抗Ｒ１、Ｒ２およびＲ３の
アセンブリに印加される。ダイオードＤ４は、ブロック
されたままである。ＴＣのゲートとＴＨのカソードとの
間の電圧が、前記帰線パルスの期間の中心において電圧
Ｖｇ＝Ｖｒ（Ｒ２／Ｒ１＋Ｒ２＋Ｒ３）に達し、ここで
ＶｒはＰＭＥＤにおけるパルスの最高電圧である。前記
抵抗の抵抗値を、この瞬間において前記サイリスタがオ
ンにトリガされるように決定する。前記アセンブリ（サ
イリスタＴＨ＋ダイオードＤ４）の端子における電圧が
この瞬間においてロウであるため、この瞬間が好適であ
る。したがって、前記サイリスタおよびダイオードは、
帰線期間の後半の間に導通し、次に掃引期間の前半の間
に導通し、ＬＤにおける電流は、矢印Ｆによって示す方
向を有する。結果として、ダイオードＤ３は、前記電流
が方向を変えた場合、前記掃引期間の後半の間に前記電
流を流す。
ンした場合、トランジスタＴＣは接地電圧をＲ１の中央
に印加し、ＴＨのカソードもＲ３によって接地され、結
果として、前記サイリスタはブロックされる（接続点Ｐ
ＭＥＤは、常に正電圧に保持され、したがって、ダイオ
ードＤ４は、ＴＨのカソードがさらに正の場合のみ導通
することができ、この場合はそうではない）。 − トランジスタＴＣがターンオフした場合、Ｒ１には
いかなる電圧も印加されない。帰線のためにＰＭＥＤに
おいてパルスが発生する場合、このパルスは、分圧器を
構成する直列に配置された抵抗Ｒ１、Ｒ２およびＲ３の
アセンブリに印加される。ダイオードＤ４は、ブロック
されたままである。ＴＣのゲートとＴＨのカソードとの
間の電圧が、前記帰線パルスの期間の中心において電圧
Ｖｇ＝Ｖｒ（Ｒ２／Ｒ１＋Ｒ２＋Ｒ３）に達し、ここで
ＶｒはＰＭＥＤにおけるパルスの最高電圧である。前記
抵抗の抵抗値を、この瞬間において前記サイリスタがオ
ンにトリガされるように決定する。前記アセンブリ（サ
イリスタＴＨ＋ダイオードＤ４）の端子における電圧が
この瞬間においてロウであるため、この瞬間が好適であ
る。したがって、前記サイリスタおよびダイオードは、
帰線期間の後半の間に導通し、次に掃引期間の前半の間
に導通し、ＬＤにおける電流は、矢印Ｆによって示す方
向を有する。結果として、ダイオードＤ３は、前記電流
が方向を変えた場合、前記掃引期間の後半の間に前記電
流を流す。
【図１】 本発明による水平走査回路の回路図である。
１、２ 接続点 ＢＲ１ 第１枝路 ＢＲ２ 第２枝路 Ｃ１、Ｃ２、Ｃ３ キャパシタンス ＣＳ１ 第１Ｓキャパシタンス ＣＳ２ 第２Ｓキャパシタンス ＣＴ、ＤＲ、Ｅ／Ｗ 入力部 Ｄ１、Ｄ２、Ｄ３、Ｄ４ ダイオード ＬＤ 偏向コイル ＬＴ 一次コイル ＰＭＥＤ 共通接続点 Ｔ 変圧器 ＴＣ 制御トランジスタ ＴＨ サイリスタ ＴＲ トランジスタ
Claims (5)
- 【請求項１】 能動端子および接地された端子を有する
主半導体切替素子を具え、前記主切替素子を前記主切替
素子の順方向と逆向きにカスケード接続された２つのダ
イオードと並列に配置し、前記主切替素子の能動端子と
グランドとの間に偏向コイル、第１Ｓキャパシタンスお
よびインダクタンスから成る第１枝路を設け、追加のＳ
キャパシタンスおよびこの追加のＳキャパシタンスを活
性化または不活性化するサイリスタのカスケード配置か
ら成る第２枝路を設けた、ビデオ表示装置において使用
するダイオード変調器と呼ばれる水平走査回路におい
て、 − 前記第１枝路において、前記偏向コイルを前記主切
替素子の能動端子と前記第１Ｓキャパシタンスとの間に
配置し、 − 前記第２枝路において、 − 前記追加のＳキャパシタンスを前記偏向コイルと第
１Ｓキャパシタンスとの間の共通接続点に接続し、 − 前記サイリスタのカソードを前記変調器の２つのダ
イオードの中間共通接続点に、前記サイリスタのカソー
ドに前記サイリスタとカスケードに接続され前記サイリ
スタと同じ経路方向を有する直列ダイオードを経て接続
し、 − 第１抵抗を前記中間接続点と前記サイリスタのゲー
トとの間に接続し、 − 第２抵抗を前記サイリスタのゲートと前記サイリス
タのカソードとの間に接続し、 − 第３抵抗を前記サイリスタのゲートとグランドとの
間に接続したことを特徴とする水平走査回路。 - 【請求項２】 請求項１に記載の水平走査回路におい
て、前記サイリスタを制御するために、当該回路が、前
記サイリスタのゲートをグランドに接続する主電流経路
を有する制御トランジスタを具えることを特徴とする水
平走査回路。 - 【請求項３】 請求項１に記載の水平走査回路におい
て、当該回路が、前記サイリスタおよび直列ダイオード
を具えるアセンブリに並列に設けられた並列ダイオード
を具え、前記並列ダイオードが、前記アセンブリと逆の
経路方向を有することを特徴とする水平走査回路。 - 【請求項４】 請求項３に記載の水平走査回路におい
て、前記並列ダイオードに抵抗によって分路を造ること
を特徴とする水平走査回路。 - 【請求項５】 請求項１ないし４のいずれか１項に記載
の水平走査回路を設けたことを特徴とするビデオ表示装
置。
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