JPH09134325A - Ｄｍａコントロ−ラ - Google Patents
Ｄｍａコントロ−ラInfo
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- JPH09134325A JPH09134325A JP31588095A JP31588095A JPH09134325A JP H09134325 A JPH09134325 A JP H09134325A JP 31588095 A JP31588095 A JP 31588095A JP 31588095 A JP31588095 A JP 31588095A JP H09134325 A JPH09134325 A JP H09134325A
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Abstract
(57)【要約】
【課題】ＤＭＡ転送を１サイクルで実行できない場合が
あり、処理時間増加の原因となっていた。 【解決手段】ＣＰＵ１が例えば３２ビットのデ−タ・バ
ス幅をもち、ＲＯＭ２及びＲＡＭ３が３２ビットのバス
幅を持ち、８ビットのデ−タ・バス幅でデ−タをＤＭＡ
転送するときに、ＤＭＡコントロ−ル機能を有する制御
ＡＳＩＣ４は、ソ−ス・デバイスがドライブしないビッ
トのみをドライブすることで、ソ−ス・デバイスのタ−
ンオフ・タイムを待つことなくライト・デ−タをドライ
ブできるようにし、ソ−ス・デバイスとディスティネ−
ション・デバイスのビット位置が異なる場合にも高速に
ＤＭＡ転送を行う。
あり、処理時間増加の原因となっていた。 【解決手段】ＣＰＵ１が例えば３２ビットのデ−タ・バ
ス幅をもち、ＲＯＭ２及びＲＡＭ３が３２ビットのバス
幅を持ち、８ビットのデ−タ・バス幅でデ−タをＤＭＡ
転送するときに、ＤＭＡコントロ−ル機能を有する制御
ＡＳＩＣ４は、ソ−ス・デバイスがドライブしないビッ
トのみをドライブすることで、ソ−ス・デバイスのタ−
ンオフ・タイムを待つことなくライト・デ−タをドライ
ブできるようにし、ソ−ス・デバイスとディスティネ−
ション・デバイスのビット位置が異なる場合にも高速に
ＤＭＡ転送を行う。
Description
【０００１】
【発明の属する技術分野】この発明は中央処理装置のよ
うな演算制御装置を経由しないで、外部機器に接続され
た入出力装置とメモリとの間でデ−トの授受を行えるよ
うに制御するＤＭＡコントロ−ラ、特に１サイクルのデ
−タ転送量がデ−タ・バス幅より小さいＤＭＡ転送の高
速化に関するものである。
うな演算制御装置を経由しないで、外部機器に接続され
た入出力装置とメモリとの間でデ−トの授受を行えるよ
うに制御するＤＭＡコントロ−ラ、特に１サイクルのデ
−タ転送量がデ−タ・バス幅より小さいＤＭＡ転送の高
速化に関するものである。
【０００２】
【従来の技術】外部機器に接続された入出力装置でアド
レスを必要としない入出力装置とメモリとの間でＤＭＡ
転送を行う場合、入出力装置に対してはアドレスを与え
る必要がないため、メモリに対する１種類のアドレス・
バスのみで良い。このため、従来のシステムでもリ−ド
とライトを同時に行うことで、１バス・サイクルのみで
実現出来る。
レスを必要としない入出力装置とメモリとの間でＤＭＡ
転送を行う場合、入出力装置に対してはアドレスを与え
る必要がないため、メモリに対する１種類のアドレス・
バスのみで良い。このため、従来のシステムでもリ−ド
とライトを同時に行うことで、１バス・サイクルのみで
実現出来る。
【０００３】一方、メモリ間でＤＭＡ転送を行う場合、
転送元と転送先の２つのメモリに別々のアドレスを与え
なければならない。従来のシステムでは１種類のアドレ
ス・バスしかないので、リ−ドとライトの別々の２つの
バス・サイクルとして実行していた。このため処理時間
が長くかかるという問題があった。そこで、特開平６−
332842号公報に示されるように、アドレス・バスを２種
類持つことでメモリ間のＤＭＡ転送に対しても１バス・
サイクルで実行できるようにしている。
転送元と転送先の２つのメモリに別々のアドレスを与え
なければならない。従来のシステムでは１種類のアドレ
ス・バスしかないので、リ−ドとライトの別々の２つの
バス・サイクルとして実行していた。このため処理時間
が長くかかるという問題があった。そこで、特開平６−
332842号公報に示されるように、アドレス・バスを２種
類持つことでメモリ間のＤＭＡ転送に対しても１バス・
サイクルで実行できるようにしている。
【０００４】
【発明が解決しようとする課題】ＣＰＵは高速処理の要
求からそのデ−タ・バス幅を広げてきており、３２ビッ
トや６４ビットのものも使用されている。しかし入出力
装置は従来のまま８ビット幅のものを使用することが多
い。そこでＤＭＡ転送を行うときに、転送元と転送先の
バイトの位置を制限したり、リ−ドとライトの２つのバ
ス・サイクルに分けて実行したりしていた。このためＤ
ＭＡ転送を１サイクルで実行できない場合があり、処理
時間増加の原因となっていた。特に、入出力装置にはタ
−ンオフ時間の長いものが多く、リ−ドとライトの間に
長いウエイト時間を要したり、タ−ンオフ時間の短いバ
ッファを使用してバスを分離する必要があった。
求からそのデ−タ・バス幅を広げてきており、３２ビッ
トや６４ビットのものも使用されている。しかし入出力
装置は従来のまま８ビット幅のものを使用することが多
い。そこでＤＭＡ転送を行うときに、転送元と転送先の
バイトの位置を制限したり、リ−ドとライトの２つのバ
ス・サイクルに分けて実行したりしていた。このためＤ
ＭＡ転送を１サイクルで実行できない場合があり、処理
時間増加の原因となっていた。特に、入出力装置にはタ
−ンオフ時間の長いものが多く、リ−ドとライトの間に
長いウエイト時間を要したり、タ−ンオフ時間の短いバ
ッファを使用してバスを分離する必要があった。
【０００５】この発明はかかる短所を解決するためにな
されたものであり、転送元と転送先のバイト位置が同じ
にならない場合にも、高速にＤＭＡ転送が行えるＤＭＡ
コントロ−ラを得ることを目的とするものである。
されたものであり、転送元と転送先のバイト位置が同じ
にならない場合にも、高速にＤＭＡ転送が行えるＤＭＡ
コントロ−ラを得ることを目的とするものである。
【０００６】
【課題を解決するための手段】この発明に係わるＤＭＡ
コントロ−ラは、１サイクルのデ−タ転送量がデ−タ・
バス幅より小さいＤＭＡ転送を制御するときに、ソ−ス
・デバイスがドライブしないビットのみをドライブする
ことを特徴とする。
コントロ−ラは、１サイクルのデ−タ転送量がデ−タ・
バス幅より小さいＤＭＡ転送を制御するときに、ソ−ス
・デバイスがドライブしないビットのみをドライブする
ことを特徴とする。
【０００７】上記ＤＭＡコントロ−ラは、ソ−ス・デバ
イスとディスティネ−ション・デバイスのビット位置に
よらずソ−ス・デバイスがドライブしていないビット位
置をリ−ド・デ−タのコピ−でドライブすることを特徴
とする。
イスとディスティネ−ション・デバイスのビット位置に
よらずソ−ス・デバイスがドライブしていないビット位
置をリ−ド・デ−タのコピ−でドライブすることを特徴
とする。
【０００８】また、上記ＤＭＡコントロ−ラは、ソ−ス
・デバイスとディスティネ−ション・デバイスのビット
位置が異なる場合にディスティネ−ション・デバイスの
位置のビットをリ−ド・デ−タのコピ−でドライブする
ことを特徴とする。
・デバイスとディスティネ−ション・デバイスのビット
位置が異なる場合にディスティネ−ション・デバイスの
位置のビットをリ−ド・デ−タのコピ−でドライブする
ことを特徴とする。
【０００９】
【発明の実施の形態】この発明においては、ＣＰＵが例
えば３２ビットのデ−タ・バス幅を持ち、ＲＯＭ，ＲＡ
Ｍともに３２ビットのバス幅を持ち、８ビットのデ−タ
・バス幅でデ−タをＤＭＡ転送するときに、ＤＭＡコン
トロ−ラは、ソ−ス・デバイス（転送元装置）がドライ
ブしないビットのみをドライブすることで、ソ−ス・デ
バイスのタ−ンオフ・タイムを待つことなくライト・デ
−タをドライブできるようにし、ソ−ス・デバイスとデ
ィスティネ−ション・デバイス（転送先装置）のビット
位置が異なる場合にも高速にＤＭＡ転送を行う。
えば３２ビットのデ−タ・バス幅を持ち、ＲＯＭ，ＲＡ
Ｍともに３２ビットのバス幅を持ち、８ビットのデ−タ
・バス幅でデ−タをＤＭＡ転送するときに、ＤＭＡコン
トロ−ラは、ソ−ス・デバイス（転送元装置）がドライ
ブしないビットのみをドライブすることで、ソ−ス・デ
バイスのタ−ンオフ・タイムを待つことなくライト・デ
−タをドライブできるようにし、ソ−ス・デバイスとデ
ィスティネ−ション・デバイス（転送先装置）のビット
位置が異なる場合にも高速にＤＭＡ転送を行う。
【００１０】また、ソ−ス・デバイスとディスティネ−
ション・デバイスのビット位置によらず、ソ−ス・デバ
イスがドライブしていないビット位置をリ−ド・デ−タ
のコピ−でドライブして、ディスティネ−ション・デバ
イスがどのバイト位置に存在してもそれを意識すること
なく高速なＤＭＡ転送を行う。
ション・デバイスのビット位置によらず、ソ−ス・デバ
イスがドライブしていないビット位置をリ−ド・デ−タ
のコピ−でドライブして、ディスティネ−ション・デバ
イスがどのバイト位置に存在してもそれを意識すること
なく高速なＤＭＡ転送を行う。
【００１１】また、ソ−ス・デバイスとディスティネ−
ション・デバイズのビット位置が異なる場合に、ディス
ティネ−ション・デバイズの位置のビットをリ−ド・デ
−タのコピ−でドライブして、同時スイッチング数を減
少させ、電源ラインに発生するノイズを抑えながら高速
にＤＭＡ転送を行う。
ション・デバイズのビット位置が異なる場合に、ディス
ティネ−ション・デバイズの位置のビットをリ−ド・デ
−タのコピ−でドライブして、同時スイッチング数を減
少させ、電源ラインに発生するノイズを抑えながら高速
にＤＭＡ転送を行う。
【００１２】
【実施例】図１はこの発明の一実施例を示すブロック図
である。図において、ＣＰＵ１はＲＯＭ２に記憶されて
いる命令を読み出しながら、その内容にしたがってＲＡ
Ｍ３を使用しながら処理を進める。制御ＡＳＩＣ(appli
cation specific integrated circuit，特定用途向けＩ
Ｃ）４は、ＣＰＵ１からのリ−ド／ライト要求を受け、
それを実行するよう制御信号を使用して各デバイスを制
御する。また、制御ＡＳＩＣ４はＤＲＡＭで構成したＲ
ＡＭ３に対するリフレッシュも制御している。この制御
ＡＳＩＣ４には、ＤＭＡコントロ−ル機能を持ってお
り、ＣＰＵ１を介在せずに直接デバイス間でデ−タ転送
ができるようになっている。ＤＵＡＲＴ（dual univers
al asynchronous receiver/transmitter，デュアル非同
期式レシ−バ／トランスミッタ）５は外部機器との間で
シリアル通信を行うためのインタフェ−ス・デバイスで
ある。
である。図において、ＣＰＵ１はＲＯＭ２に記憶されて
いる命令を読み出しながら、その内容にしたがってＲＡ
Ｍ３を使用しながら処理を進める。制御ＡＳＩＣ(appli
cation specific integrated circuit，特定用途向けＩ
Ｃ）４は、ＣＰＵ１からのリ−ド／ライト要求を受け、
それを実行するよう制御信号を使用して各デバイスを制
御する。また、制御ＡＳＩＣ４はＤＲＡＭで構成したＲ
ＡＭ３に対するリフレッシュも制御している。この制御
ＡＳＩＣ４には、ＤＭＡコントロ−ル機能を持ってお
り、ＣＰＵ１を介在せずに直接デバイス間でデ−タ転送
ができるようになっている。ＤＵＡＲＴ（dual univers
al asynchronous receiver/transmitter，デュアル非同
期式レシ−バ／トランスミッタ）５は外部機器との間で
シリアル通信を行うためのインタフェ−ス・デバイスで
ある。
【００１３】ＣＰＵ１は３２ビットのデ−タ・バス幅を
持ち、ＲＯＭ２とＲＡＭ３はともに３２ビッドのバス幅
を持つ。ＤＵＡＲＴ５は８ビットのバス幅であり、Ｄ
［３１：０］の３２ビットのデ−タ・バスのうちのＤ
［３１：２４］に接続されている。そして外部機器から
の受信デ−タは制御ＡＳＩＣ４によるＤＭＡ転送にてＤ
ＵＡＲＴ５からＲＡＭ３にデ−タ転送され、また、外部
機器への送信デ−タはＲＡＭ３からＤＵＡＲＴ５にＤＭ
Ａ転送することができる。この制御ＡＳＩＣ４がＤＭＡ
転送を行うときに、ＤＵＡＲＴ５とＲＡＭ３のバス幅が
異なるので、ＲＡＭ３を隙間なく有効に使用しようとし
た場合、異なるビット位置間でのＤＭＡ転送が必要とな
る。すなわち、ＤＵＡＲＴ５はＤ［３１：２４］に接続
されているので、Ｄ［３１：２４］だけでなく、Ｄ［２
３：１６］，Ｄ［１５：８］及びＤ［７：０］との間で
のデ−タ転送が必要になる。
持ち、ＲＯＭ２とＲＡＭ３はともに３２ビッドのバス幅
を持つ。ＤＵＡＲＴ５は８ビットのバス幅であり、Ｄ
［３１：０］の３２ビットのデ−タ・バスのうちのＤ
［３１：２４］に接続されている。そして外部機器から
の受信デ−タは制御ＡＳＩＣ４によるＤＭＡ転送にてＤ
ＵＡＲＴ５からＲＡＭ３にデ−タ転送され、また、外部
機器への送信デ−タはＲＡＭ３からＤＵＡＲＴ５にＤＭ
Ａ転送することができる。この制御ＡＳＩＣ４がＤＭＡ
転送を行うときに、ＤＵＡＲＴ５とＲＡＭ３のバス幅が
異なるので、ＲＡＭ３を隙間なく有効に使用しようとし
た場合、異なるビット位置間でのＤＭＡ転送が必要とな
る。すなわち、ＤＵＡＲＴ５はＤ［３１：２４］に接続
されているので、Ｄ［３１：２４］だけでなく、Ｄ［２
３：１６］，Ｄ［１５：８］及びＤ［７：０］との間で
のデ−タ転送が必要になる。
【００１４】そこで、ＤＭＡコントロ−ラ機能を有する
制御ＡＳＩＣ４のデ−タ・バス制御部分を図２のブロッ
ク図に示すように構成する。図２において、Ｄ［３１：
０］はＲＯＭ２とＲＡＭ３及びＤＵＡＲＴ５に接続する
デ−タ・バスであり、入力バッファ２０３〜２０６を介
してＤＩ［３１：０］として、制御ＡＳＩＣ４内部でも
使用される。この信号は４：１のセレクタ２０１にも入
っていて、４バイトの内の１バイトがセレクトされてＤ
Ｓ［７：０］という信号となって２：１のセレクタ２０
２に入力される。２：１のセレクタ２０１はＤＯ［３
１：２４］としてＤＣ［３１：２４］かＤＳ［７：０］
をセレクトし、同様にＤＯ［２３：１６］としてＤＣ
［２３：１６］かＤＳ［７：０］をセレクトする。ＤＯ
［１５：８］としてはＤＣ［１５：８］かＤＳ［７：
０］をセレクトし、ＤＯ［７：０］としてはＤＣ［７：
０］かＤＳ［７：０］をセレクトする。ＤＣ［３１：
０］は制御ＡＳＩＣ４内部からの信号であり、ＣＰＵ１
からの要求により、ＲＯＭ２，ＲＡＭ３，ＤＵＡＲＴ５
にライトを行うときのライト・デ−タのパスとして使用
する。ＥＮ３＊とＥＮ２＊とＥＮ１＊及びＥＮ０＊はそ
れぞれデ−タ・バスの出力バッファ２０７〜２１０の制
御信号であり、アクティブ・ロ−となっている。したが
って、この信号をロ−・レベルとすることで対応する各
出力バッファ２０７〜２１０がドライブされる。
制御ＡＳＩＣ４のデ−タ・バス制御部分を図２のブロッ
ク図に示すように構成する。図２において、Ｄ［３１：
０］はＲＯＭ２とＲＡＭ３及びＤＵＡＲＴ５に接続する
デ−タ・バスであり、入力バッファ２０３〜２０６を介
してＤＩ［３１：０］として、制御ＡＳＩＣ４内部でも
使用される。この信号は４：１のセレクタ２０１にも入
っていて、４バイトの内の１バイトがセレクトされてＤ
Ｓ［７：０］という信号となって２：１のセレクタ２０
２に入力される。２：１のセレクタ２０１はＤＯ［３
１：２４］としてＤＣ［３１：２４］かＤＳ［７：０］
をセレクトし、同様にＤＯ［２３：１６］としてＤＣ
［２３：１６］かＤＳ［７：０］をセレクトする。ＤＯ
［１５：８］としてはＤＣ［１５：８］かＤＳ［７：
０］をセレクトし、ＤＯ［７：０］としてはＤＣ［７：
０］かＤＳ［７：０］をセレクトする。ＤＣ［３１：
０］は制御ＡＳＩＣ４内部からの信号であり、ＣＰＵ１
からの要求により、ＲＯＭ２，ＲＡＭ３，ＤＵＡＲＴ５
にライトを行うときのライト・デ−タのパスとして使用
する。ＥＮ３＊とＥＮ２＊とＥＮ１＊及びＥＮ０＊はそ
れぞれデ−タ・バスの出力バッファ２０７〜２１０の制
御信号であり、アクティブ・ロ−となっている。したが
って、この信号をロ−・レベルとすることで対応する各
出力バッファ２０７〜２１０がドライブされる。
【００１５】このように、従来は異なるビット位置での
ＤＭＡ転送ではリ−ドとライトの２つのバス・サイクル
に分け、リ−ド・デバイスのタ−ンオフ・タイムを確保
した上でＤＭＡコントロ−ラがライト・デ−タのドライ
ブを開始し、これにより異なるビット位置間でのＤＭＡ
転送を行っていたのに対して、制御ＡＳＩＣ４はソ−ス
・デバイスがドライブしていないビットのみをドライブ
するようにするから、異なるビット位置間でのＤＭＡ転
送でも、制御ＡＳＩＣ４はソ−ス・デバイスがタ−ンオ
フするのを待つことなく、ライト・デ−タのドライブを
開始でき、ＤＭＡ転送を高速に実行できる。
ＤＭＡ転送ではリ−ドとライトの２つのバス・サイクル
に分け、リ−ド・デバイスのタ−ンオフ・タイムを確保
した上でＤＭＡコントロ−ラがライト・デ−タのドライ
ブを開始し、これにより異なるビット位置間でのＤＭＡ
転送を行っていたのに対して、制御ＡＳＩＣ４はソ−ス
・デバイスがドライブしていないビットのみをドライブ
するようにするから、異なるビット位置間でのＤＭＡ転
送でも、制御ＡＳＩＣ４はソ−ス・デバイスがタ−ンオ
フするのを待つことなく、ライト・デ−タのドライブを
開始でき、ＤＭＡ転送を高速に実行できる。
【００１６】次ぎに、ＤＵＡＲＴ５からＲＡＭ３へのＤ
ＭＡ転送を示したバス・サイクルのタイミング・チャ−
トを図３に示す。図３において、ＲＡ［１１：０］はＲ
ＡＭ３へのアドレス信号であり、ＲＡＳ＊とＣＡＳ＊及
びＲＷＥ＊はＲＡＭ３への制御信号である。ＡＤＤＲ
［２３：０］はＲＯＭ３とＤＵＡＲＴ５へのアドレス信
号であり、ＣＳＯ＊はＤＵＡＲＴ５のアクティブ・ロ−
のチップセレクト信号である。Ｗrite＊はＤＵＡＲＴ５
への制御信号であり、ＣＳＯ＊がアサ−トされていると
きに意味を持ち、ロ−・レベルならリ−ドである。これ
らの信号は制御ＡＳＩＣ４がドライブして各デバイスに
供給する信号である。Ｄ［３１：２４］とＤ［２３：１
６］とＤ［１５：８］及びＤ［７：０］はデ−タ・バス
であり、ＥＮ３＊とＥＮ２＊とＥＮ１＊及びＥＮＯ＊は
前記のように制御ＡＳＩＣ４内部の信号であり、バイト
毎の出力バッファ２０７〜２１０を制御する。図３にお
いては、ＣＳＯ＊がアサ−トされ、Ｗrite＊がネゲ−ト
された状態でリ−ド・アドレスが与えられているので、
ＤＵＡＲＴ５からのリ−ドが行われている。これにより
所定時間後にリ−ド・デ−タがＤＵＡＲＴ５によって、
Ｄ［３１：２４］のデ−タ・バス上にドライブされる。
このとき、ＥＮ２＊とＥＮ１＊及びＥＮＯ＊がアサ−ト
されているので、Ｄ［２３：０］がドライブされる。ド
ライブされる内容は、図２に示したセレクタ２０１，２
０２によりＤ［３１：２４］のデ−タのコピ−がドライ
ブされる。同時に、ＤＲＡＭに対してライトの制御を行
っているので、どのバイト位置のＤＲＡＭに対してもデ
−タの書き込みが行える。
ＭＡ転送を示したバス・サイクルのタイミング・チャ−
トを図３に示す。図３において、ＲＡ［１１：０］はＲ
ＡＭ３へのアドレス信号であり、ＲＡＳ＊とＣＡＳ＊及
びＲＷＥ＊はＲＡＭ３への制御信号である。ＡＤＤＲ
［２３：０］はＲＯＭ３とＤＵＡＲＴ５へのアドレス信
号であり、ＣＳＯ＊はＤＵＡＲＴ５のアクティブ・ロ−
のチップセレクト信号である。Ｗrite＊はＤＵＡＲＴ５
への制御信号であり、ＣＳＯ＊がアサ−トされていると
きに意味を持ち、ロ−・レベルならリ−ドである。これ
らの信号は制御ＡＳＩＣ４がドライブして各デバイスに
供給する信号である。Ｄ［３１：２４］とＤ［２３：１
６］とＤ［１５：８］及びＤ［７：０］はデ−タ・バス
であり、ＥＮ３＊とＥＮ２＊とＥＮ１＊及びＥＮＯ＊は
前記のように制御ＡＳＩＣ４内部の信号であり、バイト
毎の出力バッファ２０７〜２１０を制御する。図３にお
いては、ＣＳＯ＊がアサ−トされ、Ｗrite＊がネゲ−ト
された状態でリ−ド・アドレスが与えられているので、
ＤＵＡＲＴ５からのリ−ドが行われている。これにより
所定時間後にリ−ド・デ−タがＤＵＡＲＴ５によって、
Ｄ［３１：２４］のデ−タ・バス上にドライブされる。
このとき、ＥＮ２＊とＥＮ１＊及びＥＮＯ＊がアサ−ト
されているので、Ｄ［２３：０］がドライブされる。ド
ライブされる内容は、図２に示したセレクタ２０１，２
０２によりＤ［３１：２４］のデ−タのコピ−がドライ
ブされる。同時に、ＤＲＡＭに対してライトの制御を行
っているので、どのバイト位置のＤＲＡＭに対してもデ
−タの書き込みが行える。
【００１７】次ぎに、図３の場合と異なりＥＮＯ＊のみ
がアサ−トされているときのＤＭＡ転送を示したバス・
サイクルのタイミング・チャ−トを図４に示す。図４に
示すように、ＥＮＯ＊のみがアサ−トされているため、
デ−タ・バスのうち、Ｄ［７：０］のみがドライブされ
ている。これにより、ＤＵＡＲＴ５からＤ［７：０］に
接続されているＤＲＡＭへのＤＭＡ転送が行われる。こ
の場合には、制御ＡＳＩＣ４は３２ビットのうち８ビッ
ト分しかドライブしないので同時にスイッチングする数
を低く抑えることができ、電源ラインに発生するノイズ
を抑えることができる。
がアサ−トされているときのＤＭＡ転送を示したバス・
サイクルのタイミング・チャ−トを図４に示す。図４に
示すように、ＥＮＯ＊のみがアサ−トされているため、
デ−タ・バスのうち、Ｄ［７：０］のみがドライブされ
ている。これにより、ＤＵＡＲＴ５からＤ［７：０］に
接続されているＤＲＡＭへのＤＭＡ転送が行われる。こ
の場合には、制御ＡＳＩＣ４は３２ビットのうち８ビッ
ト分しかドライブしないので同時にスイッチングする数
を低く抑えることができ、電源ラインに発生するノイズ
を抑えることができる。
【００１８】なお、実施例においては３２ビッドのバス
幅をＲＡＭ３に対する８ビット転送について示したが、
８ビット以外の転送についても同様にして適用すること
ができる。
幅をＲＡＭ３に対する８ビット転送について示したが、
８ビット以外の転送についても同様にして適用すること
ができる。
【００１９】
【発明の効果】この発明は以上説明したように、デ−タ
転送量がデ−タ・バス幅より小さいＤＭＡ転送におい
て、ソ−ス・デバイスがドライブしないビットのみをド
ライブすることで、ソ−ス・デバイスのタ−ンオフ・タ
イムを待つことなくライト・デ−タをドライブできるよ
うにしたから、ソ−ス・デバイスとディスティネ−ショ
ン・デバイスのビット位置が異なる場合にも高速でＤＭ
Ａ転送を行うことができる。
転送量がデ−タ・バス幅より小さいＤＭＡ転送におい
て、ソ−ス・デバイスがドライブしないビットのみをド
ライブすることで、ソ−ス・デバイスのタ−ンオフ・タ
イムを待つことなくライト・デ−タをドライブできるよ
うにしたから、ソ−ス・デバイスとディスティネ−ショ
ン・デバイスのビット位置が異なる場合にも高速でＤＭ
Ａ転送を行うことができる。
【００２０】また、ソ−ス・デバイスとディスティネ−
ション・デバイスのビット位置によらず、ソ−ス・デバ
イスがドライブしていないビット位置をリ−ド・デ−タ
のコピ−でドライブするから、ディスティネ−ション・
デバイスがどのバイト位置に存在してもそれを意識する
ことなく高速なＤＭＡ転送を行うことができる。
ション・デバイスのビット位置によらず、ソ−ス・デバ
イスがドライブしていないビット位置をリ−ド・デ−タ
のコピ−でドライブするから、ディスティネ−ション・
デバイスがどのバイト位置に存在してもそれを意識する
ことなく高速なＤＭＡ転送を行うことができる。
【００２１】また、ソ−ス・デバイスとディスティネ−
ション・デバイズのビット位置が異なる場合に、ディス
ティネ−ション・デバイズの位置のビットをリ−ド・デ
−タのコピ−でドライブするから、同時スイッチング数
を減少させ、電源ラインに発生するノイズを抑えながら
高速にＤＭＡ転送を行うことができる。
ション・デバイズのビット位置が異なる場合に、ディス
ティネ−ション・デバイズの位置のビットをリ−ド・デ
−タのコピ−でドライブするから、同時スイッチング数
を減少させ、電源ラインに発生するノイズを抑えながら
高速にＤＭＡ転送を行うことができる。
【図１】この発明の実施例を示すブロック図である。
【図２】上記実施例の制御ＡＳＩＣのデ−タ・バス制御
部分を示すブロック図である。
部分を示すブロック図である。
【図３】ＤＭＡ転送を示したバス・サイクルのタイミン
グ・チャ−トである。
グ・チャ−トである。
【図４】ＤＭＡ転送を示した他のバス・サイクルのタイ
ミング・チャ−トである。
ミング・チャ−トである。
１ ＣＰＵ ２ ＲＯＭ ３ ＲＡＭ ４ 制御ＡＳＩＣ ５ ＤＵＡＲＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石井 智樹 東京都大田区中馬込１丁目３番６号 株式 会社リコ−内
Claims (3)
- 【請求項１】 メモリと入出力機器との間で直接デ−タ
の授受を行うように制御するＤＭＡコントロ−ラにおい
て、１サイクルのデ−タ転送量がデ−タ・バス幅より小
さいＤＭＡ転送を制御するときに、ソ−ス・デバイスが
ドライブしないビットのみをドライブすることを特徴と
するＤＭＡコントロ−ラ。 - 【請求項２】 請求項１記載のＤＭＡコントロ−ラにお
いて、ソ−ス・デバイスとディスティネ−ション・デバ
イスのビット位置によらずソ−ス・デバイスがドライブ
していないビット位置をリ−ド・デ−タのコピ−でドラ
イブすることを特徴とするＤＭＡコントロ−ラ。 - 【請求項３】 請求項１記載のＤＭＡコントロ−ラにお
いて、ソ−ス・デバイスとディスティネ−ション・デバ
イスのビット位置が異なる場合にディスティネ−ション
・デバイスの位置のビットをリ−ド・デ−タのコピ−で
ドライブすることを特徴とするＤＭＡコントロ−ラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31588095A JPH09134325A (ja) | 1995-11-10 | 1995-11-10 | Ｄｍａコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31588095A JPH09134325A (ja) | 1995-11-10 | 1995-11-10 | Ｄｍａコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09134325A true JPH09134325A (ja) | 1997-05-20 |
Family
ID=18070718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31588095A Pending JPH09134325A (ja) | 1995-11-10 | 1995-11-10 | Ｄｍａコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09134325A (ja) |
-
1995
- 1995-11-10 JP JP31588095A patent/JPH09134325A/ja active Pending
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