JPH09134593A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 電源投入時の初期化回路を備える半導体集積
回路装置において、電源投入直後の電圧が安定しない状
態において、回路の誤動作やノイズに起因して初期化信
号が解除されないようにする。 【解決手段】 初期化信号発生回路１は、電源電圧の立
ち上りを検知して信号Ｙ２を発生する。初期化信号解除
回路３は、前記信号Ｙ２によりリセットされて、インバ
ータ３ｉから初期化信号Ｙ３が出力され（“Ｈ”とな
り）、内部回路２が初期化される。その後、信号入力端
子５０に入力されるクロック信号（パルス信号）の数が
初期化信号解除回路３の８個のＤフリップフロップ回路
（カウンタ）３ａ〜３ｈにより計数され、所定のパルス
数の計数が検出されれば、最後段のＤフリップフロップ
回路３ｈのＱ出力が“Ｈ”となり、この信号がインバー
タ３ｉで反転されるので、初期化信号Ｙ３が“Ｌ”にリ
セットされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特に、電源投入時内部回路を初期化する初期化
回路を備えるものの改良に関する。

【０００２】

【従来の技術】従来、ディジタル信号を入出力とする半
導体集積回路装置では、電源投入後、電圧が正規の値に
達するまでの間に、内部回路のノードの状態を初期化す
る初期化回路が設けられるものがある。

【０００３】図７は、従来の初期化回路を備えた半導体
集積回路装置の構成図を示す。同図において、１は電源
投入後に電源電圧を検知して内部回路を初期化するため
の初期化信号を発生する初期化信号発生回路、２は前記
初期化信号発生回路１の出力Ｙ１により初期化される出
力回路（内部回路の一部を構成する）である。前記初期
化信号発生回路１は、外部クロック信号／ＲＡＳが入力
され、この信号／ＲＡＳの立下りエッジで初期化信号を
解除する構成である。出力回路２からの出力信号ＹＯ
は、出力制御信号／ＯＥと、前記初期化信号発生回路１
の初期化信号Ｙ１とのＮＯＲ論理で活性化され、その活
性時は低インピーダンスに、非活性時は高インピーダン
スになる。

【０００４】以上のように構成された図７の半導体集積
回路装置の動作について、図８のタイミングチャートを
用いて説明する。同図において、（６ａ）は電源電圧Ｖ
ｃｃ、（６ｂ）は外部クロック信号／ＲＡＳの電位、
（６ｃ）は初期化信号発生回路１の出力Ｙ１の電位、
（６ｄ）は出力制御信号／ＯＥの電位、（６ｅ）は出力
信号ＹＯの電位を各々示す。

【０００５】電源投入後、電源電圧Ｖｃｃは０ｖから正
規値Ｖｃｃｏまで立上った後、以降、安定する。電源投
入時、初期化信号発生回路１は、電源電圧が正規値Ｖｃ
ｃｏ未満の所定の電圧Ｖ１を超えた時点で初期化信号Ｙ
１を”Ｈ”とする。これにより、出力回路２を含む内部
回路の初期化が実行される。この初期化信号Ｙ１は外部
クロック信号／ＲＡＳが”Ｌ”レベルになった時点で解
除される。初期化信号Ｙ１が有効（”Ｈ”レベル）にあ
る場合は出力端子は高インピーダンス状態に保たれ、初
期化信号Ｙ１の解除後（”Ｌ”レベル）にある場合は出
力端子は低インピーダンス状態に変化可能となる。従っ
て、初期化信号の解除後は、出力回路２は入力信号デー
タに対応した出力信号ＹＯを出力端子から出力する。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来の構成では、電源投入時に初期化信号Ｙ１が出力され
た後、電源電圧Ｖｃｃが正規値Ｖｃｃｏに達しない間
に、回路の誤動作やノイズに起因して外部クロック信号
／ＲＡＳが意図せずに一時的に”Ｌ”レベルに変化し
て、初期化信号Ｙ１が解除されることがあった。この場
合、本来は初期化状態で出力回路２が高インピーダンス
状態であるべきであるのに低インピーダンス状態になっ
てデータを出力するため、この出力回路が他の内部回路
とデータバスを共有する場合には、この出力回路と他の
内部回路との両データが衝突する予期せぬ自体が発生す
る欠点がある。また、回路の誤動作やノイズに起因して
外部クロック信号／ＲＡＳが意図せずに”Ｌ”レベルに
一時的に変化した結果、次に初期化信号Ｙ１の解除を目
的として外部クロック信号／ＲＡＳを立ち下げた時点で
は、既に内部回路は初期化状態とは別の状態に入ってお
り、その後の例えばカウンタの計数等の内部回路の動作
に影響を与えるという欠点もあった。

【０００７】本発明は上記従来の欠点を解決するもので
あり、その目的は、電源投入直後の電圧が安定しない状
態では、初期化信号を解除する信号のレベルが、回路の
誤動作やノイズに起因して一時的に”Ｌ”レベルになる
ことがあっても、初期化信号が解除されない半導体集積
回路装置を提供することにある。

【０００８】

【課題を解決するための手段】この目的を達成するため
に、本発明では、外部クロック信号の複数回のレベル変
化を検出し、又は外部クロック信号以外の他の信号を用
いて、初期化信号を解除することとする。

【０００９】即ち、請求項１記載の発明の半導体集積回
路装置は、外部から信号を入力する信号入力端子と、電
源電圧が供給される電源電圧端子と、内部回路と、前記
内部回路から信号を受けて外部出力する信号出力端子
と、電源投入後に前記電源電圧端子に供給される電圧の
上がりを検出して前記内部回路に初期化信号を出力して
前記内部回路を初期化する初期化回路とを備えた半導体
集積回路装置において、前記初期化回路の初期化信号に
よる内部回路の初期化後、前記信号入力端子に所定の複
数個のパルス信号が入力されたことを検出して、前記初
期化回路の初期化信号を解除する初期化信号解除手段を
備えたことを特徴とする。

【００１０】また、請求項２記載の発明は、前記請求項
１記載の半導体集積回路装置において、内部回路の初期
化により、信号出力端子は、前記内部回路に入力される
信号に拘らず、高インピーダンス状態に保たれ、内部回
路の初期化の解除後は、信号出力端子は、前記内部回路
に入力される信号の条件により、低インピーダンス状態
に変化可能であることを特徴とする。

【００１１】更に、請求項３記載の発明は、前記請求項
１記載の半導体集積回路装置において、初期化信号解除
手段は、初期化回路の初期化信号によりリセットされ、
信号入力端子に入力されるパルス信号を計数して、計数
値が所定の複数回に達した時に初期化回路の初期化信号
を解除する計数回路を備えることを特徴とする。

【００１２】加えて、請求項４記載の発明の半導体集積
回路装置は、外部から基本クロック信号を入力する第１
の入力端子と、前記第１の入力端子の基本クロック信号
に同期して外部から信号を入力する第２の信号入力端子
と、電源電圧が供給される電源電圧端子と、内部回路
と、前記内部回路から信号を受けて外部出力する信号出
力端子と、電源投入後に前記電源電圧端子に供給される
電圧の上がりを検出して前記内部回路に初期化信号を出
力して前記内部回路を初期化する初期化回路とを備えた
半導体集積回路装置において、前記初期化回路の初期化
信号による内部回路の初期化後、前記第２の信号入力端
子に所定の複数個の信号を入力し、この複数個の信号よ
り成る信号パターンが予め設定した信号パターンに一致
することを検出して、前記初期化回路の初期化信号を解
除する初期化信号解除手段を備えたことを特徴とする。

【００１３】更に加えて、請求項５記載の発明は、前記
請求項４記載の半導体集積回路装置において、第２の信
号入力端子は複数個備えられ、初期化信号解除手段は、
前記複数個の第２の信号入力端子からクロック信号に同
期してパラレルに入力した複数個の信号を保持する信号
保持部と、予め設定した信号パターンを記憶する信号パ
ターン記憶部と、前記信号保持部に保持された複数個の
信号より成る信号パターンを前記信号パターン記憶部に
記憶された信号パターンと比較し、両パターンが一致す
る時に初期化回路の初期化信号を解除する比較部とから
成ることを特徴とする。

【００１４】また、請求項６記載の発明は、前記請求項
５記載の半導体集積回路装置において、内部回路の初期
化により、信号出力端子は、前記内部回路に入力される
信号に拘らず、高インピーダンス状態に保たれ、内部回
路の初期化の解除後は、信号出力端子は、前記内部回路
に入力される信号の条件により、低インピーダンス状態
に変化可能であることを特徴とする。

【００１５】更に、請求項７記載の発明は、前記請求項
４記載の半導体集積回路装置において、第２の信号入力
端子は少くとも１個備えられ、初期化信号解除手段は、
前記第２の信号入力端子からクロック信号に同期してシ
リアルに入力した複数個の信号を保持する信号保持部
と、予め設定した信号パターンを記憶する信号パターン
記憶部と、前記信号保持部に保持された複数個の信号よ
り成る信号パターンを前記信号パターン記憶部に記憶さ
れた信号パターンと比較し、両パターンが一致する時に
初期化回路の初期化信号を解除する比較部とから成るこ
とを特徴としている。

【００１６】加えて、請求項８記載の発明は、前記請求
項７記載の半導体集積回路装置において、内部回路の初
期化により、信号出力端子は、前記内部回路に入力され
る信号に拘らず、高インピーダンス状態に保たれ、内部
回路の初期化の解除後は、信号出力端子は、前記内部回
路に入力される信号の条件により、低インピーダンス状
態に変化可能であることを特徴とする。

【００１７】以上の構成により、請求項１ないし請求項
８記載の発明では、電源投入後、電源電圧Ｖｃｃが正規
値Ｖｃｃｏに達しない間に、回路の誤動作やノイズに起
因して外部クロック信号が意図せずに一時的に”Ｌ”レ
ベルに変化することがあっても、所定の複数個のパルス
信号が入力されたり、特定の信号パターンが偶然入力さ
れることは極めて希であり、従って初期化信号が予期せ
ずに解除されることは皆無に近くなる。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。

【００１９】（第１の実施の形態）図１は本発明の第１
の実施の形態の半導体集積回路装置の構成を示す。同図
において、１は電源投入後に電源電圧を検知し、信号Ｙ
２を発生する初期化信号発生回路（初期化回路）、２は
内部回路の一部としての出力回路、３は前記初期化信号
発生回路１に結合した初期化信号解除回路、４はＮＯＲ
回路である。５０は外部からクロック信号／ＲＡＳを入
力する信号入力端子、５１は電源電圧Ｖｃｃが供給され
る電源電圧端子、５２は前記出力回路２から信号を受け
て外部出力する信号出力端子である。

【００２０】前記初期化信号解除回路３は、８段のＤフ
リップフロップ回路３ａ〜３ｈから成るカウンタ（計数
回路）及びインバータ３ｉから成る。前記初期化信号発
生回路１からの信号Ｙ２は８段のＤフリップフロップ回
路３ａ〜３ｈの各リセット端子Ｒに、外部クロック信号
／ＲＡＳは８段のＤフリップフロップ回路３ａ〜３ｈの
各クロック入力端子ＣＬＫに各々入力され、初段のＤフ
リップフロップ回路３ａのＤ端子は抵抗Ｒを介して電源
Ｖｃｃに、２段目以降のＤフリップフロップ回路３ｂ〜
３ｈのＤ端子は前段のＤフリップフロップ回路のＱ端子
に各々接続されている。最後段のＤフリップフロップ回
路３ｈのＱ端子はインバータ３ｉの入力側に接続され、
インバータ３ｉの出力Ｙ３はＮＯＲ回路４に入力され
る。

【００２１】前記ＮＯＲ回路４は、更に出力制御信号／
ＯＥを入力し、その出力は出力回路２に入力される。

【００２２】以上のように構成された半導体集積回路装
置について、以下、その初期化の動作を説明する。図２
はタイミングチャートを示し、（２ｆ）は電源電圧Ｖｃ
ｃの立ち上がり波形、（２ｇ）は外部クロック信号／Ｒ
ＡＳの波形、（２ｈ）は初期化信号発生回路１の出力Ｙ
２の波形、（２ｉ）は初期化信号解除回路３の出力Ｙ３
の波形、（２ｊ）は出力制御信号／ＯＥの波形、（２
ｋ）は出力回路２の出力端子５２の出力信号ＹＮの波形
を示す。

【００２３】先ず、電源電圧Ｖｃｃが立ち上がり、所定
の電源電圧Ｖ１を超えた時点で初期化信号発生回路１の
出力信号Ｙ２が”Ｈ”となる。この信号Ｙ２が初期化信
号解除回路３の８個のＤフリップフロップ回路３ａ〜３
ｈをリセットし、その結果、最後段のＤフリップフロッ
プ回路３ｈのＱ端子の出力の反転信号である初期化信号
Ｙ３が立ち上がる。

【００２４】前記初期化信号Ｙ３を解除するために、外
部クロック信号／ＲＡＳを立ち下げた後、８発のパルス
信号が信号入力端子５０に印加される。このパルス信号
は８個のＤフリップフロップ回路３ａ〜３ｈのクロック
入力端子ＣＬＫに印加されているので、１パルス信号毎
に順次次段のＤフリップフロップ回路のＱ端子の出力が
立ち上がる。８発目のパルス信号の降下エッジで最終段
のＤフリップフロップ回路３ｈのＱ出力が立ち上がり、
その結果、そのＱ端子の出力をインバータ３ｉで反転し
た反転信号である初期化信号Ｙ３が立ち下がるので、そ
の初期化信号Ｙ３が解除される。

【００２５】半導体集積回路装置の信号出力端子５２の
出力信号ＹＮは、出力制御信号／ＯＥと初期化信号Ｙ３
とのＮＯＲ論理で活性化されるので、初期化信号Ｙ３が
解除された後は、出力制御信号／ＯＥが”Ｌであれば、
信号出力端子５２は低インピーダンス状態になる。

【００２６】以上のように、本実施の形態の半導体集積
回路装置は、電源電圧Ｖｃｃの立ち上がり時に初期化信
号Ｙ３が発生した後は、外部からのパルス信号の入力回
数を計数し、所定回数のパルス信号が入力されたことを
検出して、前記初期化信号Ｙ３の解除を実行したので、
電源投入後、電源電圧Ｖｃｃが規定値Ｖｃｃｏに達しな
い間に、回路の誤動作やノイズに起因して外部クロック
信号／ＲＡＳが意図せずに一時的に”Ｌ”レベルに変化
することがあっても、この外部クロック信号／ＲＡＳの
レベル変化が所定回数のパルス信号に偶然一致すること
は極めて希であり、初期化信号Ｙ３が予期せず解除され
ることは皆無に近くなる。尚、信号入力端子５０に入力
されるパルス信号の数は通常４個ないし８個が好まし
い。

【００２７】尚、８個のＤフリップフロップ回路３ａ〜
３ｈより成るカウンタは、本実施の形態以外の形式のフ
リップフロップ回路で構成してもよい。

【００２８】（第２の実施の形態）図３は本発明の第２
の実施の形態の半導体集積回路装置の構成を示す。この
半導体集積回路装置は、外部からの信号を基本クロック
に同期して入力する同期型の集積回路装置である。以
下、前記第１の実施の形態と異なる構成の部分について
説明し、第１の実施の形態と同一構成については同一部
分に同一符号を付してその説明を省略する。

【００２９】図３において、５３は基本クロック信号Ｃ
ＬＫを入力する第１の信号入力端子、５４〜６１は各々
信号Ａ０〜Ａ７を入力する合計８個の第２の信号入力端
子、６２は外部から制御信号Ｓが入力される制御信号入
力端子である。

【００３０】また、図３の初期化信号解除回路１０にお
いて、１１は入力信号バッファ（信号保持部）、１２は
プリセットレジスタ（信号パターン記憶部）、１３は比
較器（比較部）、１４はフリップフロップ回路である。
前記入力信号バッファ１１は、制御信号入力端子６２か
ら入力される制御信号Ｓの活性時（”Ｌ”時）に、基本
クロック信号ＣＬＫに同期して、各第２の信号入力端子
５４〜６１から入力される信号Ａ０〜Ａ７をパラレルに
取込む。前記プリセットレジスタ１２は、プリセットさ
れた比較用の信号パターン、例えば“１０１１００１
０”を格納する。前記比較器１３は、前記入力信号バッ
ファ１１に取込まれた複数個の信号Ａ０〜Ａ７より成る
信号パターンをプリセットレジスタ１２の比較用の信号
パターンと比較し、両者が一致する時にリセット信号Ｒ
ＥＳＥＴを出力する。前記フリップフロップ回路１４
は、セット端子Ｓに初期化信号発生回路１の出力Ｙ２を
入力し、リセット端子Ｒに前記比較器１３のリセット信
号ＲＥＳＥＴを入力し、Ｑ端子から初期化信号Ｚを出力
する。

【００３１】次に、本実施の形態の初期化信号解除回路
１０の動作を説明する。

【００３２】図４のタイミング図において、電源投入
後、初期化信号Ｚが前記第１の実施の形態と同様に初期
化信号発生回路１から出力される。

【００３３】その後、前記初期化信号Ｚを解除するため
に、第１の信号入力端子５３に入力される基本クロック
信号ＣＬＫのうち、初期化信号Ｚを解除すべき時間ｔの
近傍にある基本クロック信号ＣＬＫの上昇エッジｓを選
び、このエッジｓを挟む前後で制御信号Ｓが”Ｌ”に制
御される。同時に、パラレル入力信号Ａ０〜Ａ７を特定
のパターンに設定して第２の信号入力端子５４〜６１に
入力する。ここでは信号Ａ０〜Ａ７の信号パターンを前
記プリセットレジスタ１２にプリセットされた比較用パ
ターンと同一パターンの“１０１１００１０”に設定す
る。この信号パターンが入力信号バッファ１１に取り込
まれると、この信号パターンがプリセットレジスタ１２
にプリセットされた内部の比較用パターンと比較器１３
で比較され、一致すれば比較器１３からリセット信号Ｒ
ＥＳＥＴがフリップフロップ回路１４に出力されるの
で、次の基本クロック信号ＣＬＫの上昇エッジで初期化
信号Ｚが解除されることになる。

【００３４】以上のように、本実施の形態では、初期化
信号Ｚを解除する場合、基本クロック信号ＣＬＫに同期
して外部からパラレルに特定の信号パターンを入力し、
その信号パターンが比較用のプリセット信号パターンと
一致した時に初期化信号Ｚの解除を実行する。従って、
電源投入後、電源電圧Ｖｃｃが規定値Ｖｃｃｏに達しな
い間に、回路の誤動作やノイズに起因して外部入力信号
Ａ０〜Ａ７が意図せずに一時的に変化することがあって
も、この入力された信号パターンが比較用プリセット信
号パターンに偶然一致することは極めて希であるので、
初期化信号Ｚが予期せずに解除されることは皆無に近く
なる。尚、信号パターンのビット数は通常４個ないし８
個が好ましい。

【００３５】（第３の実施の形態）続いて、本発明の第
３の実施の形態を図５を用いて説明する。前記第２の実
施の形態では外部から複数の信号Ａ０〜Ａ７を基本クロ
ック信号ＣＬＫに同期してパラレルに入力したが、本実
施の形態の同期型の半導体集積回路装置では、第２の信
号入力端子を１個のみ備えて、外部から複数の信号を基
本クロック信号ＣＬＫに同期してシリアルに入力する構
成であり、この構成に対して本発明を適用したものであ
る。

【００３６】すなわち、図５の半導体集積回路装置にお
いて、前記第２の実施の形態と異なる構成は、第２の信
号入力端子７０は１個のみ備えられると共に、初期化信
号解除回路２０では、前記第２の信号入力端子７０から
外部入力される信号Ａを制御信号Ｓの活性時（“Ｌ”レ
ベル時）に基本クロック信号ＣＬＫに同期して取り込む
入力信号バッファ７１と、前記入力信号バッファ２１の
出力データを制御信号Ｓの活性時（“Ｌ”レベル時）に
基本クロック信号ＣＬＫに同期してシリアルに取り込む
シフトレジスタ７２とが設けられる点である。その他の
構成は前記第２の実施の形態と同一構成である。

【００３７】次に、本実施の形態の初期化信号解除回路
２０の動作を説明する。図６において、電源投入後、初
期化信号Ｚが第１の実施の形態と同様に初期化信号発生
回路１から出力される。この初期化信号Ｚを解除するた
めに、基本クロック信号ＣＬＫのうち、初期化信号Ｚを
解除すべき時間ｔに先立つ複数の基本クロック信号ＣＬ
Ｋの複数の上昇エッジｓ０〜ｓ７を選び、このエッジｓ
０〜ｓ７を挟む前後で制御信号Ｓが”Ｌ”レベルに制御
される。同時に、この期間で第２の信号入力端子７０に
順次入力すべき複数個の信号Ａの信号パターンを、プリ
セットレジスタ１２にプリセットされた比較用信号パタ
ーンと同一パターン（図では、１００１０１１０”）に
設定し、このシリーズ信号Ａを順次第２の信号入力端子
７０に入力する。この入力信号パターンが入力信号バッ
ファ７１を経てシフトレジスタ７２に取り込まれ、この
信号パターンが比較器１３において前記プリセットレジ
スタ１２の比較用パターンと比較され、一致すれば比較
器１３からリセット信号ＲＥＳＥＴが出力されるので、
次の基本クロック信号ＣＬＫの上昇エッジで初期化信号
Ｚが解除される。

【００３８】以上のように、本実施の形態では、初期化
信号Ｚを解除する場合、基本クロック信号ＣＬＫに同期
して外部からシリーズに信号Ａを入力して特定の信号パ
ターンを取り込み、その信号パターンがプリセットされ
た比較用信号パターンと一致した時に初期化信号Ｚの解
除を実行する。従って、電源投入後、電源電圧Ｖｃｃが
規定値Ｖｃｃｏに達しない間に、回路の誤動作やノイズ
に起因して外部入力信号が意図せずに変化することがあ
っても、入力した信号パターンが比較用信号パターンに
偶然一致することは極めて希であるので、初期化信号Ｚ
が予期せずに解除されることは皆無に近くなる。尚、シ
リアル信号パターンのビット数は通常４個ないし８個が
好ましい。

【００３９】尚、本発明は、前記第１ないし第３の実施
の形態の各信号の極性を反転させた構成でも、同じ効果
が得られるのは言うまでもない。

【００４０】

【発明の効果】以上説明したように、請求項１ないし請
求項８記載の発明によれば、電源投入直後の電源電圧が
安定しない状態において、初期化信号を解除する信号の
レベルが回路の誤動作やノイズに起因して一時的に変化
することがあっても、初期化信号が解除されないので、
電源投入時の際に、初期化信号の予期せぬ解除により生
じるデータ衝突や内部回路の状態の異常発生等の問題の
発生が防止され、信頼性の高い半導体集積回路装置を提
供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の半導体集積回路装
置の構成を示す図である。

【図２】第１の実施の形態の半導体集積回路装置の動作
を説明するタイミングチャート図である。

【図３】本発明の第２の実施の形態の半導体集積回路装
置の構成を示す図である。

【図４】第２の実施の形態の半導体集積回路装置の動作
を説明するタイミングチャート図である。

【図５】本発明の第３の実施の形態の半導体集積回路装
置の構成を示す図である。

【図６】第３の実施の形態の半導体集積回路装置の動作
を説明するタイミングチャート図である。

【図７】従来の半導体集積回路装置の構成を示す図であ
る。

【図８】従来の半導体集積回路装置の動作を説明するタ
イミングチャート図である。

【符号の説明】

１ 初期化信号発生回路（初期化回路） ２ 出力回路 ３ 初期化信号解除回路（初期化信号解除
手段） ５０ 信号入力端子 ５１ 電源電圧端子 ５２ 信号出力端子 ３ａ〜３ｈ カウンタ（計数回路） ５３ 第１の信号入力端子 ５４〜６１、７０ 第２の信号入力端子 １１、７１ 入力信号バッファ（信号保持部） １２ プリセットレジスタ（信号パターン
記憶部） １３ 比較器（比較部）

Claims (8)

【特許請求の範囲】
1. 【請求項１】 外部から信号を入力する信号入力端子
   と、 電源電圧が供給される電源電圧端子と、 内部回路と、 前記内部回路から信号を受けて外部出力する信号出力端
   子と、 電源投入後に前記電源電圧端子に供給される電圧の上が
   りを検出して前記内部回路に初期化信号を出力して前記
   内部回路を初期化する初期化回路とを備えた半導体集積
   回路装置において、 前記初期化回路の初期化信号による内部回路の初期化
   後、前記信号入力端子に所定の複数個のパルス信号が入
   力されたことを検出して、前記初期化回路の初期化信号
   を解除する初期化信号解除手段を備えたことを特徴とす
   る半導体集積回路装置。
2. 【請求項２】 内部回路の初期化により、信号出力端子
   は、前記内部回路に入力される信号に拘らず、高インピ
   ーダンス状態に保たれ、 内部回路の初期化の解除後は、信号出力端子は、前記内
   部回路に入力される信号の条件により、低インピーダン
   ス状態に変化可能であることを特徴とする請求項１記載
   の半導体集積回路装置。
3. 【請求項３】 初期化信号解除手段は、 初期化回路の初期化信号によりリセットされ、信号入力
   端子に入力されるパルス信号を計数して、計数値が所定
   の複数回に達した時に初期化回路の初期化信号を解除す
   る計数回路を備えることを特徴とする請求項１記載の半
   導体集積回路装置。
4. 【請求項４】 外部から基本クロック信号を入力する第
   １の入力端子と、 前記第１の入力端子の基本クロック信号に同期して外部
   から信号を入力する第２の信号入力端子と、 電源電圧が供給される電源電圧端子と、 内部回路と、 前記内部回路から信号を受けて外部出力する信号出力端
   子と、 電源投入後に前記電源電圧端子に供給される電圧の上が
   りを検出して前記内部回路に初期化信号を出力して前記
   内部回路を初期化する初期化回路とを備えた半導体集積
   回路装置において、 前記初期化回路の初期化信号による内部回路の初期化
   後、前記第２の信号入力端子に所定の複数個の信号を入
   力し、この複数個の信号より成る信号パターンが予め設
   定した信号パターンに一致することを検出して、前記初
   期化回路の初期化信号を解除する初期化信号解除手段を
   備えたことを特徴とする半導体集積回路装置。
5. 【請求項５】 第２の信号入力端子は複数個備えられ、 初期化信号解除手段は、 前記複数個の第２の信号入力端子からクロック信号に同
   期してパラレルに入力した複数個の信号を保持する信号
   保持部と、 予め設定した信号パターンを記憶する信号パターン記憶
   部と、 前記信号保持部に保持された複数個の信号より成る信号
   パターンを前記信号パターン記憶部に記憶された信号パ
   ターンと比較し、両パターンが一致する時に初期化回路
   の初期化信号を解除する比較部とから成ることを特徴と
   する請求項４記載の半導体集積回路装置。
6. 【請求項６】 内部回路の初期化により、信号出力端子
   は、前記内部回路に入力される信号に拘らず、高インピ
   ーダンス状態に保たれ、 内部回路の初期化の解除後は、信号出力端子は、前記内
   部回路に入力される信号の条件により、低インピーダン
   ス状態に変化可能であることを特徴とする請求項５記載
   の半導体集積回路装置。
7. 【請求項７】 第２の信号入力端子は少くとも１個備え
   られ、 初期化信号解除手段は、 前記第２の信号入力端子からクロック信号に同期してシ
   リアルに入力した複数個の信号を保持する信号保持部
   と、 予め設定した信号パターンを記憶する信号パターン記憶
   部と、 前記信号保持部に保持された複数個の信号より成る信号
   パターンを前記信号パターン記憶部に記憶された信号パ
   ターンと比較し、両パターンが一致する時に初期化回路
   の初期化信号を解除する比較部とから成ることを特徴と
   する請求項４記載の半導体集積回路装置。
8. 【請求項８】 内部回路の初期化により、信号出力端子
   は、前記内部回路に入力される信号に拘らず、高インピ
   ーダンス状態に保たれ、 内部回路の初期化の解除後は、信号出力端子は、前記内
   部回路に入力される信号の条件により、低インピーダン
   ス状態に変化可能であることを特徴とする請求項７記載
   の半導体集積回路装置。