JPH09139757A

JPH09139757A - 競合データ処理回路

Info

Publication number: JPH09139757A
Application number: JP7294173A
Authority: JP
Inventors: Masayuki Suzuki; 昌幸鈴木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-11-13
Filing date: 1995-11-13
Publication date: 1997-05-27

Abstract

(57)【要約】（修正有）【課題】並列に入力する複数の受信データの幾つかが
互に競合した場合でも、フレーム多重等の通信処理が可
能となる様にする。【解決手段】複数N の同じ固定長で同期式シリアルの
受信データの全てを各受信データ別に格納するレジスタ
８とその出力データの一つを選択するセレクタ９とから
成るメモリ部10と、複数の受信データの幾つかが同時に
受信され互に競合する状態を検出する同時受信検出部３
と、競合する状態が検出された場合には、前回の競合情
報を保持しているレジスタ５の情報を含めて平均的に受
信回数の多い受信データを優先すると判定する処理６を
行う制御部７とを具え、制御部における優先処理の判定
結果をセレクタの選択信号としてレジスタに格納した受
信データの一つを選択して、出力データとするように構
成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、並列に複数N の固定長
の同期式シリアルデータを受信してフレーム多重等の通
信処理をする場合のデータ処理回路に係り、特に並列入
力の複数N の受信データの幾つかが同時に受信され互に
競合する場合に、其の後段でフレーム多重等の通信処理
が可能となる様に受信データを処理する競合データ処理
回路に関する。

【０００２】

【従来の技術】従来の並列に複数N の固定長の同期式シ
リアルデータを受信して例えばフレーム多重等の通信処
理をする場合には、図15の従来例の回路図に示す様に、
受信入力データ(IN DATA 1〜IN DATA N)の並列数N だ
け、各受信データの時間関係を,フレーム同期を取って
多重化するのに適する様に制御する受信制御回路を具
え、それぞれの受信制御回路が個別の受信データに対し
必要な時間の制御を行った後、フレーム多重MUX 等の通
信処理をしていた。

【０００３】

【発明が解決しようとする課題】その為に、複数N の受
信データの中の幾つかが同時に受信され互に競合した場
合には、其の複数N の受信データをフレーム多重MUX 等
の通信処理をすることが出来なかった。本発明の課題
は、この様に並列に入力する複数N の受信データが互に
競合した場合でも、フレーム多重MUX 等の通信処理が可
能となる様に、受信データを処理する競合データ処理回
路を提供することにある。

【０００４】

【課題を解決するための手段】この課題を解決するため
の本発明の請求項１の競合データ処理回路の基本構成
は、図１の原理的な構成図に示す如く、並列に入力する
複数N の夫々が同じ固定長で同期式シリアルデータ(IN
DATA 1〜IN DATA N)の受信データの全てを, 各受信入力
データ別に格納するレジスタ(8)と其の出力データの一
つを選択するセレクタ(9)から成るメモリ部(10)と、該
複数N の受信入力データの幾つかが同時受信され互に競
合する状態を検出する同時受信検出部(3)とを具え、該
受信入力データが競合する状態が検出された場合には、
前回の競合時の情報判定部(6)を含めて平均的に受信回
数の多い受信データを優先すると判定する処理(6) を行
い、其の優先処理の判定結果を前記メモリ部(10)のデー
タのセレクタ(9)の選択信号として、前記複数N のレジ
スタ(8)に格納した受信データの一つを選択して、出力
データ(OUT DATA)とするように構成する。

【０００５】この本発明の構成では、並列に入力する複
数N の同じ固定長の同期式シリアルデータである受信デ
ータを、フレーム多重MUX 等の通信処理を行う場合で、
複数N の受信データの幾つかが同時受信され互に競合し
た場合には、前回の競合時の情報を保持しているレジス
タ(5) の情報を含めて平均的に受信回数の多い受信デー
タを優先すると判定する処理(6)を行うことで、順次入
力されたデータとしてメモリ部(10)から出力される。そ
うすれば、其の出力データ(OUT DATA)を用いて、フレー
ム多重MUX 等の通信処理を行うことが可能となる。

【０００６】

【発明の実施の形態】図１は、本発明の請求項１に対応
する実施例の競合データ処理回路の構成図でもある。図
１の(3) 同時受信検出部の中の並列に複数N の(1)受信
パルス生成部は、個別に受信入力データ(IN DATA) の中
の固定長の同期式シリアルデータの検出を行う。その検
出方法は、図９の回路構成と其の動作説明図に示す様
に、受信したクロックの固定長L の同期式シリアルデー
タＡから其のフレーム先端FTOPのＢを検出し、其の検出
出力Ｂを基準としてシリアルの受信データＡを S/P変換
器でパラレルデータに変換し、受信入力した同期式シリ
アルデータの誤りの有無を調べる巡回冗長検査CRC(Cycl
ic Redundancy Check)を行い、其の検査CRC の結果が O
K の時に出力するパルスＣにより、一定時間幅（ウイン
ドウW ）の受信パルスOUT を生成し出力する。この各受
信パルス生成部(1)にて生成された複数N の受信パルスO
UT を、同時検出判定部(2) に入力し、並列に N本の固
定長の同期式シリアルデータの中で同時受信され競合状
態にある幾つかの受信データの組み合せの検出を行う。
図10はN=3の場合の同時受信検出部(3) の動作説明図で
あり、図11は其の中の同時検出判定部(2)の回路構成例
を示す。図11の同時検出判定部の動作を以下に説明す
る。その前段のN=３個の各受信パルス生成部(1)で生成
した各INDATA 1〜IN DATA 3 毎の３個の受信パルスOUT
の A,B,Cを、各入力IN DATA 毎に受信情報 A1,B1,C1〜A
3,B3,C3として、各レジスタ1 〜レジスタ3 に格納する
が、其の各３入力IN DATA の論理和OR出力により、最初
に受信した情報A1,B1,C1はレジスタ1 に書き込み格納す
る。一度書き込むと、ライトカウンタはカウントUPす
る。次に IN DATA2 の受信パルスOUT が来ると、その受
信した情報 A2,B2,C2をレジスタ2 に格納（ライト）す
る。更に受信した IN DATA 3の受信パルスOUT の情報A
3,B3,C3は、レジスタ3 に格納（ライト）する。そして
各レジスタ1,2,3 の出力をセレクタSEL の３入力とし、
読み出し用リードカウンタの出力の２ビット信号によ
り選択し、選択した出力の３情報を入力とし、受
信判定デコーダDEC にて、図12の (a)同時受信判定DE
C 表に示す如く、同時受信か単独受信かの判定を行う。
そして其の判定結果をリードカウンタの入力とする。
図12の(b) は同時検出判定部(2)の中のリードカウンタ
の構成を示す。このリードカウンタは、図11の受信判定
DECの判定結果を入力して現カウント値をUPするかD
OWNするかの判定を行う UP/DOWN判定器と、その出力で
動作する３進のUP/DOWN カウンタと、そのカウンタ出力
で３受信データA,B,C の１つを選択するセレクタSEL と
で構成される。３進の UP/DOWNカウンタは、前記判定結
果が、３情報の中の２つ以上が同時受信と判定
された場合に動作する。３進カウンタの UP/DOWNは、図
13の優先処理判定部の動作を表す優先処理状態遷移表に
従って行われる。図12の(b) のリードカウンタの中のセ
レクタSEL の３入力の中の"00"は IN DATA 1の受信パル
スOUT のＡに相当し,"01" は IN DATA 2の受信パルスOU
T のＢに相当し,"10" は IN DATA 3の受信パルスOUT の
Ｃに相当する。そして、各 IN DATAの単独受信時には、
セレクタSEL の出力"00"のＡ,"01" のＢ ," 10"のＣを
選択して、各データの単独受信を表す２ビットの出力
とする。

【０００７】図１に戻り、同時検出判定部(2)の検出結
果(4)と、制御部のレジスタに格納されている前回
の同時受信検出時に優先処理されて出力された最終処理
データの情報とにより、優先処理判定部(6)にて受信デ
ータの優先処理の判定を行う。其の判定方法は、レジス
タ(5)に格納されている前回の競合情報を含めて受信回
数の最も多い受信データを優先して出力すると判定する
処理を行う。図13は受信入力データが３本の場合の優先
処理判定方法を表す優先処理状態遷移表を示し、図14は
其の単独受信と競合受信の場合の動作のフローチャート
を示す。同時受信検出部(3)にて、並列に３本の固定長
の同期式シリアルデータの受信データＡ，Ｂ，Ｃを単独
受信した場合は、先着データを優先して選択し其の処理
が終了するまで、他データの処理は待機させられる。並
列に３本の受信データＡ，Ｂ，Ｃの２つ以上３つを同時
に受信し競合受信となった場合は、図13の優先処理状態
遷移表に従う優先順位で受信データの出力処理を行う。
図13の優先処理状態遷移表について説明する。左端の
「状態」Ａ，Ｂ，Ｃは、一番最近に処理をした状態の出
力の受信データであり、次の「入力データ」A,B,C は、
前記「状態」の後に入力する３個並列の受信データであ
り、〇印は受信有り、Ｘ印は受信無しを表す。次の「優
先データ」は、其の「入力データ」時に、前回の情報を
含めて平均的に受信回数が最も多く優先処理される受信
データであり、例えば前記「状態」がＡで、「入力デー
タ」A,B,C が全て受信有り〇，〇，〇の競合受信の場合
には、「優先データ」は受信回数が最も多いA となる。
次の「出力後受信」A,B,C は「優先データ」の出力後の
３受信データであり、A がＸで、B,C が共に〇印である
Ｘ，〇，〇であるので、其の状態（次状態）での前回情
報を含めた平均的に受信回数が最も多くて優先処理され
る受信データは B,Cとなる。そこで「次状態」の出力デ
ータとして、 B,Cの中の例えば Bを選択し「状態」Ｂに
移る。「状態」Ｂでの「入力データ」A,B,C が、夫々例
えばＸ，〇，〇であれば、「優先データ」は Bとなり、
次の「出力後受信」A,B,C が、夫々例えばＸ，Ｘ，〇で
あれば、「次状態」のデータとして受信データC が選択
され「状態」Ｃに移る。「状態」Ｃでの「入力データ」
A,B,C が、全て受信有りの〇，〇，〇であれば、「優先
データ」は Cとなり、次の「出力後受信」A,B,C が、夫
々例えば〇, 〇，Ｘであれば、「次状態」として受信デ
ータA が選択されて出力データとなる。この優先処理判
定方法により、同時に複数のデータが受信されて競合し
た場合には前回情報を含めて平均的に受信回数が最も多
い受信データを優先して出力するデータ処理を行うこと
が出来る。

【０００８】図２は、本発明の請求項２に対応する競合
データ処理回路である。図１の制御部(7)において、レ
ジスタ(5)の代わりに、予め N本のデータの優先順位を
設定しておく優先処理設定部(11)を設け、其の設定情報
に従って、受信データの同時検出信号(4)を監視して、
優先処理判定部(6)にて競合データの出力処理の優先順
位の判定を行う。この様にして、優先処理設定部(11)に
て予め設定した優先順位で、競合データの出力処理を行
うことが出来る。

【０００９】図３は、本発明の請求項３に対応する競合
データ処理回路である。図１の制御部(7)において、レ
ジスタ(5)の代わりに、外部入力の優先順位設定アドレ
スを制御するアドレスデコーダDEC と其の出力を保持す
るレジスタとから成るアドレス制御部(12)を設ける。ア
ドレス制御部(12)のアドレスデコーダDEC は、外部入力
の優先順位設定アドレスにより、優先処理の設定情報を
予め格納してあるレジスタのアドレスを生成する。レジ
スタには、優先処理設定情報を予め格納してあり、アド
レスデコーダDEC の出力により設定情報の読み出しを行
う。この読み出した情報により、競合する受信データの
優先処理の判定を制御部(7)の中の優先処理判定部(6)に
て行う。

【００１０】図４は、本発明の請求項４に対応する競合
データ処理回路である。(3)同時受信検出部の中の N個
の受信パルス生成部(1)において、各受信データ別に固
定長の同期式シリアルデータを検出した後に、それぞれ
に番号を付加する番号付加部(13)を設ける。番号の付加
方法は、予め定めた優先順位に従って優先順位の高いも
のから順番に番号を付加する。但し番号の付加を行うデ
ータは、受信入力データから受信パルスOUT を検出した
受信データのみとし、其の付加された番号を基にして、
制御部(7)の中の優先処理判定部(6)にて優先順位の処理
を行い、競合する受信データの選択出力の処理を行う。

【００１１】図５は、本発明の請求項５に対応する競合
データ処理回路である。(3) 同時受信検出部に対し、受
信データの同時検出の判定を行う際に基準となる時間幅
（ウインドウW ）を生成する同時検出ウインドウ生成部
(14)を設ける。この生成した同時検出ウインドウW を基
準として、受信パルス生成部(1) にて検出した受信パル
スOUT を監視して、受信データの同時検出の判定を行
い、其の判定結果を基に、制御部(7) およびメモリ部(1
0)で、競合データの処理を行う。この様にして、受信デ
ータの競合の起きる確率を変えることが可能となり、競
合データの処理に融通性を与えることが出来る。

【００１２】図６は、本発明の請求項６に対応する競合
データ処理回路である。並列に複数N の受信データの全
てのクロックを、外部入力の非同期クロックに乗り換え
るクロック乗換え部(15)を設ける。クロック乗換え以後
の処理（同時受信検出部3 ，制御部7 ，メモリ部10)
は、乗り換えたクロックにより行うことにより、受信デ
ータのクロックに非同期の競合データの処理を行うこと
が出来ることになる。

【００１３】図７は、本発明の請求項７に対応する競合
データ処理回路である。受信データの全てを格納してお
く複数N のレジスタ(8)を、受信データの数N の整数M
倍だけ具え、制御部(7)の優先処理結果を基に、N x M
個のレジスタ(8)の内容を読み出す。この様にして、M
回連続して同じ受信データが競合した場合でも、N x M
個のレジスタ(8) の内容を読み出す事により、データの
競合を避ける処理が出来る。

【００１４】図８は、本発明の請求項８に対応する競合
データ処理回路である。回路の電源投入時に入力する初
期状態信号（初期リセット）により、初期状態での優先
順位の設定を行う初期リセット優先処理部(16)を設け、
初期リセット時のみ、優先順位を固定とする。この様に
して、電源投入時の競合データの処理動作を早く安定さ
せることが出来る。

【００１５】

【発明の効果】以上説明した如く、本発明によれば、並
列に複数の固定長の同期式シリアルデータの受信データ
をフレーム多重する等の通信処理において、複数のデー
タを同時に受信して競合した場合でも、出力として競合
が避けられるデータ処理が出来て、所要の通信処理を支
障無く行うことが出来る様になる効果が得られる。

【図面の簡単な説明】

【図１】本発明の請求項１の競合データ処理回路の構
成図

【図２】本発明の請求項２の競合データ処理回路の構
成図

【図３】本発明の請求項３の競合データ処理回路の構
成図

【図４】本発明の請求項４の競合データ処理回路の構
成図

【図５】本発明の請求項５の競合データ処理回路の構
成図

【図６】本発明の請求項６の競合データ処理回路の構
成図

【図７】本発明の請求項７の競合データ処理回路の構
成図

【図８】本発明の請求項８の競合データ処理回路の構
成図

【図９】本発明の競合データ処理回路の受信パルス生
成部の構成と動作の説明図

【図１０】本発明の競合データ処理回路の同時受信検
出部の動作説明図

【図１１】本発明の実施例の同時検出判定部の構成図

【図１２】本発明の実施例の同時受信検出部の同時受
信判定表とリードカウンタの構成の図

【図１３】本発明の実施例の優先処理判定部の動作を
説明するための優先処理状態遷移表の図

【図１４】本発明の実施例の処理動作のフローチャー
ト

【図１５】従来のフレーム多重の為の受信データ制御
回路の構成例の図

【符号の説明】

(1) は受信パルス生成部、(2) は同時検出判定部、(3)
は同時受信検出部、( 4)は同時受信の検出信号、(5) は
前回情報を保持するレジスタ、(6) は優先処理判定部、
(7) は制御部、(8) は並列に複数N の各レジスタであ
り、複数N の受信データを個別に格納する。(9)はデー
タ選択部（セレクタ) であり、複数N のレジスタ8 の出
力データの一つを選択して出力する。(10)はメモリ部で
あり、複数N のレジスタ(8) と一つのデータ選択部(9)
とから成る。

Claims

【特許請求の範囲】

【請求項１】並列に複数N の同じ固定長で同期式シリ
アルの受信データの全てを各受信データ別に格納するレ
ジスタと其の出力データの一つを選択するセレクタとか
ら成るメモリ部と、該複数N の受信データの幾つかが同
時受信され互に競合する状態を検出する同時受信検出部
と、該幾つかの受信データが競合する状態が検出された
場合には、前回の競合情報を保持しているレジスタ情報
を含めて平均的に受信回数の多い受信データを優先する
と判定する処理を行う制御部とを具え、其の制御部にお
ける優先処理の判定結果を前記メモリ部の出力データの
セレクタの選択信号として前記複数N のレジスタに格納
した受信データの一つを選択して、出力データとするこ
とを特徴とする競合データ処理回路。
【請求項２】前記制御部におけるレジスタの代わり
に、予め複数Nの受信データの処理の優先順位を設定し
ておく優先処理設定部を設け、其の設定情報に従って該
受信データの同時受信の検出信号を監視し、前記優先処
理判定部にて競合データの処理の優先順位の判定を行う
ことを特徴とする請求項１記載の競合データ処理回路。
【請求項３】前記制御部におけるレジスタの代わり
に、外部入力の優先順位設定アドレスを制御するアドレ
スデコーダと其の出力を保持するレジスタとから成るア
ドレス制御部を設けたことを特徴とする請求項１記載の
競合データ処理回路。
【請求項４】前記同時受信検出部の中の複数Nの受信
パルス生成部にて各受信データの固定長の同期式シリア
ルデータを検出した後に、複数Nの受信データのそれぞ
れに、予め定めた優先順位の高いものから順番に番号を
付加する番号付加部を設け、其の付加した番号に従って
優先順位の高い受信データから順番に出力することを特
徴とする請求項１記載の競合データ処理回路。
【請求項５】前記同時受信検出部に対し、受信データ
の同時検出の判定を行う際に基準となる時間幅を生成す
る同時検出ウインドウ生成部を設け、その生成した同時
検出ウインドウを基準として前記受信パルス生成部にて
検出した受信パルス出力を監視し、受信データの同時検
出の判定を行うことを特徴とする請求項１記載の競合デ
ータ処理回路。
【請求項６】前記並列に複数N の受信データの全ての
クロックを、外部入力の非同期クロックに乗り換えるク
ロック乗換え部を設け、クロック乗換え以後の処理は、
乗り換えたクロックにより行うことを特徴とする請求項
１記載の競合データ処理回路。
【請求項７】前記複数N の受信データの全てを個別に
格納しておく複数Nのレジスタを、受信データの数N の
整数M 倍だけ具え、前記制御部の優先処理結果を基に、
N x M 個のレジスタの内容を読み出すことを特徴とする
請求項１記載の競合データ処理回路。
【請求項８】電源投入時に入力する初期リセット信号
により、初期状態での優先順位の設定を行う初期リセッ
ト優先処理部を設け、電源投入時のみ、優先順位を固定
とすることを特徴とする請求項１記載の競合データ処理
回路。