JPH05158803A - ディジタル処理システム - Google Patents

Abstract

(57)【要約】 【目的】 エラー信号の識別により処理装置のサイクル
タイムに影響を受けないマイクロコンピュータシステム
等のディジタル処理システムを実現する。これにより、
マイクロコンピュータシステム等を構成する処理装置の
サイクルタイムを高速化し、マイクロコンピュータシス
テム等のスループットを高める。 【構成】 スレーブデバイスから出力されるバスエラー
信号ＢＥＲＲ＊及びリトライ信号ＲＴＲＹ＊等のエラー
信号の識別を、例えば、対応するサイクルの次のサイク
ルが開始されるまでの間にかつデータ転送完了信号ＤＣ
＊等の応答信号の識別が行われるタイミングに所定時間
だけ遅れて行う。 【効果】 上記手段によれば、スレーブデバイスにおい
てエラー信号の生成に比較的長い時間を要する場合で
も、後でエラー信号の識別結果をフィードバックするこ
とを前提として応答信号の識別を先行させ、処理を進め
ることができる。その結果、処理装置の実質的なサイク
ルタイムを高速化し、マイクロコンピュータシステム等
のスループットを高めることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ディジタル処理シス
テムに関し、例えば、処理装置とエラー検出機能を有し
バスを介して処理装置に結合されるスレーブデバイスと
を備えるマイクロコンピュータシステム等に利用して特
に有効な技術に関する。

【０００２】

【従来の技術】処理装置となるマイクロプロセッサと、
バス（信号母線）を介してマイクロプロセッサに結合さ
れるメモリ装置等のスレーブデバイスとを含むマイクロ
コンピュータシステムがある。マイクロコンピュータシ
ステムでは、近年、バスの多ビット化やメモリの大容量
化が進み、システムの信頼性及び診断性を確保する意味
あいから、スレーブデバイスに記憶データのパリティ等
に関するエラー検出機能を持たせる方法が採られる。ス
レーブデバイスによるエラー検出結果は、例えば図３に
示されるように、バスエラー信号ＢＥＲＲ＊又はリトラ
イ信号ＲＴＲＹ＊（ここで、それがアクティブとされる
とき選択的にロウレベルとされるいわゆる反転信号等に
ついては、その名称の末尾に＊を付して表す。以下同
様）等のエラー信号としてマイクロプロセッサに出力さ
れる。スレーブデバイス及び処理装置間には、さらに、
アクセスが終了し読み出しデータ等がデータバスＤ０〜
Ｄ３１に確立されたことを知らせるデータ転送完了信号
ＤＣ＊等の応答信号が設けられる。マイクロプロセッサ
は、応答信号及びエラー信号の論理レベルを所定のタイ
ミングで識別し、必要に応じて所定のエラー処理を実行
する。

【０００３】マイクロプロセッサのエラー処理につい
て、例えば、１９９０年２月、株式会社日立製作所発行
の『日立３２ビットマイクロプロセッサ Ｈ３２／２０
０ ユーザーズマニュアル』第７９頁〜第８６頁に記載
されている。

【０００４】

【発明が解決しようとする課題】上記に記載される従来
のマイクロプロセッサ等において、スレーブデバイスか
ら出力されるデータ転送完了信号ＤＣ＊ならびにバスエ
ラー信号ＢＥＲＲ＊及びリトライ信号ＲＴＲＹ＊の識別
は、図３に示されるように、すべて同一のタイミングで
行われる。ところが、スレーブデバイスとなるメモリ装
置から記憶データを読み出すメモリリードサイクル等の
場合、読み出された記憶データのパリティをチェックし
てバスエラー信号ＢＥＲＲ＊又はリトライ信号ＲＴＲＹ
＊をアクティブとするまでには、パリティチェック回路
を構成する複数段の排他的論理和回路の伝達遅延時間に
相当する比較的長い時間が必要となる。このため、応答
信号の識別タイミングまでがエラー信号に引きずられて
遅くなり、マイクロプロセッサの正常時における処理進
行が影響を受けてしまう。その結果、マイクロプロセッ
サの実質的なサイクルタイムが制約を受け、マイクロコ
ンピュータシステムとしてのスループットが低下すると
いう問題が生じた。

【０００５】この発明の目的は、エラー信号の識別によ
って処理装置のサイクルタイムに影響を受けないマイク
ロコンピュータシステム等のディジタル処理システムを
提供することにある。この発明の他の目的は、マイクロ
コンピュータシステム等を構成する処理装置のサイクル
タイムを高速化し、マイクロコンピュータシステム等の
スループットを高めることにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、スレーブデバイスから出力さ
れるエラー信号の識別を、例えば、対応するサイクルの
次のサイクルが開始されるまでの間にかつ応答信号の識
別から所定時間だけ遅れて行い、又は対応するサイクル
が終了した後、所定数遅れたサイクルの所定のタイミン
グで行い、あるいはエラー信号をスレーブデバイス内に
格納しておき対応するサイクルに遅れて実行されるリー
ドサイクルによりデータとして処理装置に入力してエラ
ー診断を行うことで、処理装置による応答信号及びエラ
ー信号の識別を異なるタイミングで実施する。

【０００８】

【作用】上記手段によれば、スレーブデバイスにおいて
エラー信号の生成に比較的長い時間を要する場合でも、
後でエラー信号の識別結果をフィードバックすることを
前提として、処理装置による応答信号の識別を先行さ
せ、処理を進めることができる。その結果、処理装置の
実質的なサイクルタイムを高速化し、マイクロコンピュ
ータシステム等のスループットを高めることができる。

【０００９】

【実施例】図１には、この発明が適用されたマイクロコ
ンピュータシステム（ＭＣＳ）の一実施例のブロック図
が示されている。同図をもとに、まずこの実施例のマイ
クロコンピュータシステムの構成及び動作の概要につい
て説明する。

【００１０】図１において、この実施例のマイクロコン
ピュータシステムは、特に制限されないが、中央処理装
置ＣＰＵを基本構成とするマイクロプロセッサＭＰＵ
と、バスすなわち３０ビットのアドレスバスＡ０〜Ａ２
９ならびに３２ビットのデータバスＤ０〜Ｄ３１を介し
てマイクロプロセッサＭＰＵに結合されるメモリ装置Ｍ
ＥＭＥとを含む。なお、マイクロプロセッサＭＰＵは、
独立した半導体装置として１個の半導体基板上に形成さ
れ、メモリ装置ＭＥＭＥは、それぞれが１個の半導体基
板上に形成された複数のメモリ集積回路を含む。

【００１１】マイクロプロセッサＭＰＵ及びメモリ装置
ＭＥＭＥ間には、さらに、アドレスストローブ信号ＡＳ
＊，バイトコントロール信号ＢＣ０＊〜ＢＣ３＊，リー
ドライト信号Ｒ／Ｗ＊，データ転送完了信号ＤＣ＊，バ
スエラー信号ＢＥＲＲ＊及びリトライ信号ＲＴＲＹ＊を
含むコントロールバスが設けられる。このうち、アドレ
スストローブ信号ＡＳ＊は、アドレスバスＡ０〜Ａ２９
上に有効なアドレスが出力されていることを示し、メモ
リ装置ＭＥＭＥ等のスレーブデバイスを起動するために
供される。また、バイトコントロール信号ＢＣ０＊〜Ｂ
Ｃ３＊は、データバスＤ０〜Ｄ３１上のデータを８ビッ
トすなわちバイトごとに制御するために供され、リード
ライト信号Ｒ／Ｗ＊は、データバスＤ０〜Ｄ３１上のデ
ータの転送方向つまりはスレーブデバイスのリード又は
ライトサイクルを指定するために供される。さらに、デ
ータ転送完了信号ＤＣ＊は、スレーブデバイスに対する
データの転送終了を示すいわゆる応答信号であって、バ
スエラー信号ＢＥＲＲ＊及びリトライ信号ＲＴＲＹ＊
は、スレーブデバイスによって何らかのアクセスエラー
が発生したことを示すいわゆるエラー信号である。

【００１２】ここで、マイクロプロセッサＭＰＵは、特
に制限されないが、中央処理装置ＣＰＵとタイミング生
成回路ＴＧ及びエラー制御回路ＥＲＲＣを含む。このう
ち、中央処理装置ＣＰＵは、いわゆるストアドプログラ
ム方式の処理装置とされ、アドレスバスＡ０〜Ａ２９及
びデータバスＤ０〜Ｄ３１ならびにアドレスストローブ
信号ＡＳ＊，バイトコントロール信号ＢＣ０＊〜ＢＣ３
＊，リードライト信号Ｒ／Ｗ＊及びデータ転送完了信号
ＤＣ＊等のコントロールバスに結合される。中央処理装
置ＣＰＵには、さらに、図示されないクロック発生回路
から所定のクロック信号ＣＬＫが供給され、エラー制御
回路ＥＲＲＣからアクセスエラー信号ＡＥＳが供給され
る。中央処理装置ＣＰＵは、クロック信号ＣＬＫに従っ
て同期動作され、プログラムに従って所定の演算処理を
実行するとともに、マイクロコンピュータシステムを構
成する各部を統括・制御する。

【００１３】一方、タイミング生成回路ＴＧは、図示さ
れないクロック発生回路から供給されるクロック信号Ｃ
ＬＫをもとに、マイクロプロセッサＭＰＵで必要とされ
る各種のタイミング信号を形成する。また、エラー制御
回路ＥＲＲＣは、バスエラー信号ＢＥＲＲ＊及びリトラ
イ信号ＲＴＲＹ＊に結合され、タイミング生成回路ＴＧ
から供給されるエラータイミング信号ＥＲＴに従ってこ
れらのエラー信号の論理レベルを識別する。エラー制御
回路ＥＲＲＣによるエラー信号の識別結果は、アクセス
エラー信号ＡＥＳとして中央処理装置ＣＰＵに出力され
る。

【００１４】次に、メモリ装置ＭＥＭＥは、特に制限さ
れないが、複数のメモリ集積回路からなるメモリ部ＭＥ
Ｍと、メモリ部ＭＥＭの動作を制御するメモリ制御回路
ＭＥＭＣならびにエラー検出回路ＥＲＤＴとを含む。こ
のうち、メモリ部ＭＥＭは、アドレスバスＡ０〜Ａ２９
及びデータバスＤ０〜Ｄ３１に結合されるとともに、複
数ビットのメモリ選択信号ＭＳとライトイネーブル信号
ＷＥを介してメモリ制御回路ＭＥＭＣに結合される。メ
モリ部ＭＥＭは、メモリ制御回路ＭＥＭＣから供給され
るメモリ選択信号ＭＳに従って選択的に動作状態とさ
れ、アドレスバスＡ０〜Ａ２９によって指定されるアド
レスに対する所定のアクセスを実行する。このとき、メ
モリ部ＭＥＭのアクセスモードは、リードライト信号Ｒ
／Ｗ＊に従って選択的にリード又はライトサイクルとさ
れる。

【００１５】一方、メモリ制御回路ＭＥＭＣは、アドレ
スバスＡ０〜Ａ２９とアドレスストローブ信号ＡＳ＊，
バイトコントロール信号ＢＣ０＊〜ＢＣ３＊，リードラ
イト信号Ｒ／Ｗ＊及びデータ転送完了信号ＤＣ＊とに結
合される。メモリ制御回路ＭＥＭＣは、アドレスストロ
ーブ信号ＡＳ＊に従ってアドレスバスＡ０〜Ａ２９のう
ちのデバイスコードに相当する部分を取り込み、メモリ
装置ＭＥＭＥが指定されたことを識別する。そして、バ
イトコントロール信号ＢＣ０＊〜ＢＣ３＊及びリードラ
イト信号Ｒ／Ｗ＊をもとに複数ビットのメモリ選択信号
ＭＳとライトイネーブル信号ＷＥを選択的に形成し、メ
モリ部ＭＥＭに供給する。メモリ制御回路ＭＥＭＣは、
さらに、メモリ部ＭＥＭの動作が終了する時点で、マイ
クロプロセッサＭＰＵに対するデータ転送完了信号ＤＣ
＊をアクティブとする。

【００１６】エラー検出回路ＥＲＤＴは、データバスＤ
０〜Ｄ３１を介して転送される３２ビットの書き込みデ
ータ又は読み出しデータをモニタし、そのパリティの正
常性を判定する。その結果、これらのデータにパリティ
異常を検出した場合には、マイクロプロセッサＭＰＵに
対するバスエラー信号ＢＥＲＲ＊又はリトライ信号ＲＴ
ＲＹ＊をアクティブとする。なお、エラー検出回路ＥＲ
ＤＴは、３２ビットの記憶データに対応してツリー状に
設けられる５段の排他的論理和回路を含む。このため、
例えばメモリリードサイクルにおいてメモリ部ＭＥＭか
ら読み出しデータが出力されてからこれらの読み出しデ
ータに対するパリティ判定結果が得られるまでには比較
的長い時間が必要となる。

【００１７】図２には、図１のマイクロコンピュータシ
ステムにおけるメモリリードサイクルの一実施例のタイ
ミング図が示されている。同図をもとに、この実施例の
マイクロコンピュータシステムのメモリリードサイクル
及びエラー処理の概要とその特徴について説明する。

【００１８】この実施例のマイクロコンピュータシステ
ムのマイクロプロセッサＭＰＵは、前述のように、クロ
ック信号ＣＬＫに従って同期動作される。このクロック
信号ＣＬＫは、図２に示されるように、所定の周期をも
って周期的にハイレベルとされ、そのロウレベル及びハ
イレベル期間は、２周期分をもって順次マイクロプロセ
ッサＭＰＵのタイミングＴ１〜Ｔ４となる。この実施例
において、マイクロプロセッサＭＰＵによるバスアクセ
スは、図２のメモリリードサイクルに例示されるよう
に、複数のステートＳ１及びＳ２等からなり、各ステー
トは、タイミングＴ２の立ち上がりから次のタイミング
Ｔ２の立ち上がりまでの期間として設定される。以下、
メモリリードサイクルを例に、説明を進める。

【００１９】図２において、アドレスバスＡ０〜Ａ２９
及びバイトコントロール信号ＢＣ０＊〜ＢＣ３＊ならび
にリードライト信号Ｒ／Ｗ＊は、メモリリードサイクル
の当初すなわちステートＳ１のタイミングＴ２の立ち上
がりにおいて遷移される。また、アドレスストローブ信
号ＡＳ＊は、ステートＳ１のタイミング信号Ｔ４の立ち
上がりにおいてアクティブとされ、ステートＳ２のタイ
ミングＴ１の立ち上がりにおいてインアクティブとされ
る。

【００２０】メモリ装置ＭＥＭＥでは、前述のように、
アドレスストローブ信号ＡＳ＊がアクティブとされアド
レスバスＡ０〜Ａ２９の所定ビットによってメモリ装置
ＭＥＭＥのデバイスコードが指定されることで、メモリ
制御回路ＭＥＭＣが起動されるとともに、リードライト
信号Ｒ／Ｗ＊のハイレベルを受けてメモリ部ＭＥＭのリ
ードサイクルが設定される。これにより、メモリ部ＭＥ
Ｍの指定されたアドレスからその保持データが読み出さ
れ、データバスＤ０〜Ｄ３１に出力される。また、メモ
リ部ＭＥＭの読み出し動作が終了し読み出しデータがデ
ータバスＤ０〜Ｄ３１に確立された時点で、データ転送
完了信号ＤＣ＊がメモリ制御回路ＭＥＭＣによってアク
ティブとされ、さらにパリティチェックに必要な所定の
時間が経過した時点で、バスエラー信号ＢＥＲＲ＊又は
リトライ信号ＲＴＲＹ＊がエラー検出回路ＥＲＤＴによ
って選択的にアクティブとされる。

【００２１】マイクロプロセッサＭＰＵは、特に制限さ
れないが、まずステートＳ２のタイミングＴ３の立ち上
がりでデータ転送完了信号ＤＣ＊の論理レベルを識別
し、このデータ転送完了信号ＤＣ＊がアクティブである
ことを判定した上で、データバスＤ０〜Ｄ３１上の読み
出しデータを取り込み、次のサイクルのための準備処理
に入る。そして、ステートＳ２のタイミングＴ１の立ち
上がりでバスエラー信号ＢＥＲＲ＊及びリトライ信号Ｒ
ＴＲＹ＊の論理レベルを識別し、これらのエラー信号の
いずれかがアクティブとされている場合には、アクセス
エラー信号ＡＥＳがマイクロプロセッサＭＰＵのエラー
制御回路ＥＲＲＣから中央処理装置ＣＰＵに出力され
る。これにより、中央処理装置ＣＰＵは、次のサイクル
のための処理を中止するとともに、エラー処理又はリト
ライ処理に入る。

【００２２】つまり、この実施例のマイクロコンピュー
タシステムでは、メモリ装置ＭＥＭＥのエラー検出回路
ＥＲＤＴによるパリティチェックに比較的長い時間を要
し、バスエラー信号ＢＥＲＲ＊及びリトライ信号ＲＴＲ
Ｙ＊はデータ転送完了信号ＤＣ＊に遅れて生成される
が、マイクロプロセッサＭＰＵによるこれらのエラー信
号の識別が、対応するサイクルの次のサイクルが開始さ
れるまでの間にしかもデータ転送完了信号ＤＣ＊の識別
に所定時間だけ遅れて行われる。また、エラー信号の識
別結果は、アクセスエラー信号ＡＥＳとして中央処理装
置ＣＰＵにフィードバックされ、これによって後続する
サイクルの処理が中断されるとともに、所定のエラー処
理又はリトライ処理が開始される。これらの結果、バス
エラー信号ＢＥＲＲ＊及びリトライ信号ＲＴＲＹ＊を待
つことなく、データ転送完了信号ＤＣ＊の識別処理を先
行でき、これによってエラー処理を必要としない正常な
メモリアクセスの実質的なサイクルタイムを高速化し
て、マイクロコンピュータシステムのスループットを高
めることができるものとなる。

【００２３】ところで、マイクロプロセッサＭＰＵによ
るバスエラー信号ＢＥＲＲ＊及びリトライ信号ＲＴＲＹ
＊の識別は、例えばメモリリードサイクルが実行された
次のサイクル又は所定数後のサイクルの所定のタイミン
グで行うこともできる。この場合、中央処理装置ＣＰＵ
には、識別されたエラー信号がどのサイクルに対応する
ものであるかを示すレジスタ等が必要となり、識別され
たエラー信号を対応するサイクルまでフィードバックす
るための処理手順が必要となる。

【００２４】一方、エラー検出回路ＥＲＤＴで検出され
たパリティエラー等を、バスエラー信号ＢＥＲＲ＊又は
リトライ信号ＲＴＲＹ＊によってマイクロプロセッサＭ
ＰＵに報告せず、メモリ装置ＭＥＭＥ内に設けられたフ
ラグレジスタやメモリ部ＭＥＭの所定のメモリ領域に格
納する方法を採ることもできる。この場合、フラグレジ
スタ等に格納されたエラー信号は、対応するサイクルに
遅れて所定のリードサイクルを実行することにより、デ
ータとして数サイクル分まとめて中央処理装置ＣＰＵに
取り込み、エラー処理を施せばよい。いずれの方法にお
いても、マイクロプロセッサＭＰＵは、スレーブデバイ
スからエラー信号が送られてくるのを待つことなく処理
を進めることができ、前記図１及び図２の実施例と同様
な効果を得ることができるものとなる。

【００２５】以上の本実施例に示されるように、この発
明を処理装置とエラー検出機能を持つスレーブデバイス
とを備えるマイクロコンピュータシステム等のディジタ
ル処理システムに適用することで、次のような作用効果
が得られる。すなわち、 （１）スレーブデバイスから出力されるエラー信号の識
別を、例えば、対応するサイクルの次のサイクルが開始
されるまでの間にかつ応答信号の識別から所定時間だけ
遅れて行い、又は対応するサイクルが終了した後、所定
数遅れたサイクルの所定のタイミングで行い、あるいは
エラー信号をスレーブデバイス内に格納しておき対応す
るサイクルに遅れて実行されるリードサイクルによりデ
ータとして処理装置に入力してエラー診断を行うこと
で、処理装置による応答信号及びエラー信号の識別を異
なるタイミングで実施する。これにより、スレーブデバ
イスにおいてエラー信号の生成に比較的長い時間を要す
る場合でも、後でエラー信号の識別結果をフィードバッ
クすることを前提として、応答信号の識別を先行させ、
処理を進めることができるという効果が得られる。 （２）上記（１）項により、処理装置の実質的なサイク
ルタイムを高速化することができるという効果が得られ
る。 （３）上記（１）項及び（２）項により、処理装置とエ
ラー検出機能を持つスレーブデバイスとを含むマイクロ
コンピュータシステム等のスループットを高めることが
できるという効果が得られる。

【００２６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、マイクロプロセッサＭＰＵ及びメモ
リ装置ＭＥＭＥ間に設けられるエラー信号は、バスエラ
ー信号ＢＥＲＲ＊又はリトライ信号ＲＴＲＹ＊のいずれ
か一方のみであってもよいし、３種以上のエラー信号を
設けてもよい。バスを介してマイクロプロセッサＭＰＵ
に結合されるスレーブデバイスは、メモリ装置ＭＥＭＥ
以外のデバイスであってもよいし、メモリ装置ＭＥＭＥ
を含む複数のデバイスであってもよい。メモリ装置ＭＥ
ＭＥのエラー検出回路ＥＲＤＴにおけるエラー検出処理
は、擬似乱数圧縮によるＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄ
ｕｎｄａｎｃｙ Ｃｈｅｃｋ）方式等を用いることもで
きる。マイクロコンピュータシステムのバス構成は、名
称及びビット数ならびに論理レベル等おいて、種々の実
施形態を採りうる。マイクロコンピュータシステム及び
マイクロプロセッサＭＰＵならびにメモリ装置ＭＥＭＥ
のブロック構成は、この実施例による制約を受けない。

【００２７】図２において、マイクロプロセッサＭＰＵ
によるデータ転送完了信号ＤＣ＊，バスエラー信号ＢＥ
ＲＲ＊及びリトライ信号ＲＴＲＹ＊の論理レベルの識別
タイミングは任意であるし、例えばアクセスサイクルの
種類に応じて切り換えできるようにしてよい。メモリリ
ードサイクルに代表される各アクセスサイクルのステー
ト構成及びタイミング構成ならびにアドレスストローブ
信号ＡＳ＊等の遷移タイミング等は、この実施例による
制約を受けない。

【００２８】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるマイ
クロコンピュータシステムに適用した場合について説明
したが、それに限定されるものではなく、例えば、同様
な処理装置とメモリ装置等のスレーブデバイスを含む数
値制御システム等にも適用できる。この発明は、少なく
とも処理装置とエラー検出機能を有しバスを介して処理
装置に結合されるスレーブデバイスとを含むディジタル
処理システムに広く適用できる。

【００２９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、スレーブデバイスから出力
されるエラー信号の識別を、例えば、対応するサイクル
の次のサイクルが開始されるまでの間にかつ応答信号の
識別から所定時間だけ遅れて行い、又は対応するサイク
ルが終了した後、所定数遅れたサイクルの所定のタイミ
ングで行い、あるいはエラー信号をスレーブデバイス内
に格納しておき対応するサイクルに遅れて実行されるリ
ードサイクルによりデータとして処理装置に入力してエ
ラー診断を行うことで、処理装置による応答信号及びエ
ラー信号の識別をそれぞれ異なるタイミングで実施す
る。これにより、スレーブデバイスにおいてエラー信号
の生成に比較的長い時間を要する場合でも、後でエラー
信号の識別結果をフィードバックすることを前提とし
て、応答信号の処理装置による識別を先行させ、処理を
進めることができる。その結果、処理装置の実質的なサ
イクルタイムを高速化し、マイクロコンピュータシステ
ム等のスループットを高めることができる。

【図面の簡単な説明】

【図１】この発明が適用されたマイクロコンピュータシ
ステムの一実施例を示すブロック図である。

【図２】図１のマイクロコンピュータシステムにおける
メモリリードサイクルの一実施例を示すタイミング図で
ある。

【図３】従来のマイクロコンピュータにおけるメモリリ
ードサイクルの一例を示すタイミング図である。

【符号の説明】

ＭＣＳ・・・マイクロコンピュータシステム、ＭＰＵ・
・・マイクロプロセッサ、ＣＰＵ・・・中央処理装置、
ＴＧ・・・タイミング生成回路、ＥＲＲＣ・・・エラー
制御回路、ＭＥＭＥ・・・メモリ装置、ＭＥＭ・・・メ
モリ部、ＭＥＭＣ・・・メモリ制御回路、ＥＲＤＴ・・
・エラー検出回路。ＣＬＫ・・・クロック信号、Ａ０〜
Ａ２９・・・アドレスバス、ＢＣ０＊〜ＢＣ３＊・・・
バイトコントロール信号、Ｒ／Ｗ＊・・・リードライト
信号、ＡＳ＊・・・アドレスストローブ信号、Ｄ０〜Ｄ
３１・・・データバス、ＤＣ＊・・・・データ転送完了
信号、ＢＥＲＲ＊・・・バスエラー信号、ＲＴＲＹ＊・
・・リトライ信号、ＥＲＴ・・・エラータイミング信
号、ＡＥＳ・・・アクセスエラー信号、ＭＳ・・・メモ
リ選択信号、ＷＥ・・・ライトイネーブル信号。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 バスを介して処理装置に結合され上記バ
   スを介するアクセスが終了したことをサイクルごとに報
   告するための応答信号と上記アクセスに際して何らかの
   異常が発生したことをサイクルごとに報告するためのエ
   ラー信号とを上記処理装置に出力するスレーブデバイス
   を具備し、上記処理装置による上記応答信号及びエラー
   信号の識別がそれぞれ異なるタイミングで行われること
   を特徴とするディジタル処理システム。
2. 【請求項２】 上記エラー信号の識別は、対応するサイ
   クルの次のサイクルが開始されるまでの間にしかも上記
   応答信号の識別に所定時間だけ遅れて行われるものであ
   ることを特徴とする請求項１のディジタル処理システ
   ム。
3. 【請求項３】 上記エラー信号の識別は、対応するサイ
   クルが終了した後、所定数遅れた他のサイクルの所定の
   タイミングで行われるものであることを特徴とする請求
   項１のディジタル処理システム。
4. 【請求項４】 上記エラー信号は、スレーブデバイス内
   に格納され、対応するサイクルに遅れて実行されるリー
   ドサイクルによって上記処理装置に入力されるものであ
   ることを特徴とする請求項１のディジタル処理システ
   ム。
5. 【請求項５】 上記ディジタル処理システムは、マイク
   ロコンピュータシステムであり、上記処理装置は、マイ
   クロプロセッサであって、上記スレーブデバイスは、エ
   ラー検出機能を有するメモリ装置であることを特徴とす
   る請求項１，請求項２，請求項３又は請求項４のディジ
   タル処理システム。