JPH09145802A - パターン発生回路 - Google Patents
パターン発生回路Info
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- JPH09145802A JPH09145802A JP7331160A JP33116095A JPH09145802A JP H09145802 A JPH09145802 A JP H09145802A JP 7331160 A JP7331160 A JP 7331160A JP 33116095 A JP33116095 A JP 33116095A JP H09145802 A JPH09145802 A JP H09145802A
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- 238000012360 testing method Methods 0.000 abstract description 8
- 102100025677 Alkaline phosphatase, germ cell type Human genes 0.000 description 12
- 101000574440 Homo sapiens Alkaline phosphatase, germ cell type Proteins 0.000 description 12
- 238000010586 diagram Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
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- G—PHYSICS
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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Abstract
(57)【要約】 （修正有）
【課題】 メインレジスタ間の信号のやりとりおよび部
品点数の削減が可能なパターン発生器を提供する。 【解決手段】 システムクロック発生用のタイミング発
生回路７、分周クロック８Ａを出力する分周回路８、シ
ーケンス制御回路９、コントロールメモリ１０、パター
ンデータ記憶用のメインレジスタ１、補助レジスタ１３
・２３・３３、メインレジスタ１の出力データと補助レ
ジスタの出力データとを演算するＡＬＵ回路１２・２２
・３２、ＡＬＵ回路の出力を選択してメインレジスタ１
に出力する選択回路２、ＡＬＵ回路の出力を分周クロッ
ク８Ａに同期してリタイミングするリタイミング回路４
１・４２・４３、リタイミング回路からの出力をシリア
ルに並べ替える選択回路５、選択回路５の出力をシステ
ムクロックでリタイミングする出力レジスタ４、選択回
路５を制御する順序回路６とから構成される。
品点数の削減が可能なパターン発生器を提供する。 【解決手段】 システムクロック発生用のタイミング発
生回路７、分周クロック８Ａを出力する分周回路８、シ
ーケンス制御回路９、コントロールメモリ１０、パター
ンデータ記憶用のメインレジスタ１、補助レジスタ１３
・２３・３３、メインレジスタ１の出力データと補助レ
ジスタの出力データとを演算するＡＬＵ回路１２・２２
・３２、ＡＬＵ回路の出力を選択してメインレジスタ１
に出力する選択回路２、ＡＬＵ回路の出力を分周クロッ
ク８Ａに同期してリタイミングするリタイミング回路４
１・４２・４３、リタイミング回路からの出力をシリア
ルに並べ替える選択回路５、選択回路５の出力をシステ
ムクロックでリタイミングする出力レジスタ４、選択回
路５を制御する順序回路６とから構成される。
Description
【０００１】
【発明の属する技術分野】この発明はパターン発生回路
に関するものであり、メモリＩＣなどを試験するための
ＩＣテスタに使用されるパターン発生回路におけるテス
トパターンの発生技術についてのものである。
に関するものであり、メモリＩＣなどを試験するための
ＩＣテスタに使用されるパターン発生回路におけるテス
トパターンの発生技術についてのものである。
【０００２】
【従来の技術】近年のメモリＩＣは、マイクロプロセッ
サなどの高速／高機能化に追従するために、サイクルタ
イム（アクセスタイム）が６６ＭＨｚ〜１３０ＭＨｚの
ように非常に早くなってきている。このため、この種の
ＩＣを測定するＩＣテスタにおいてもより高速なテスト
パターンを発生することが要求されている。そして、こ
のように高速なテストパターンを発生させるためには、
ＩＣテスタ内のパターン発生回路として高速演算が可能
なものが必要となる。
サなどの高速／高機能化に追従するために、サイクルタ
イム（アクセスタイム）が６６ＭＨｚ〜１３０ＭＨｚの
ように非常に早くなってきている。このため、この種の
ＩＣを測定するＩＣテスタにおいてもより高速なテスト
パターンを発生することが要求されている。そして、こ
のように高速なテストパターンを発生させるためには、
ＩＣテスタ内のパターン発生回路として高速演算が可能
なものが必要となる。
【０００３】メモリＩＣなどを測定するＩＣテスタに用
いられるパターン発生回路は、一般にアルゴリズミック
パターンジェネレーション回路（以下、ＡＬＰＧ回路と
いう。）と呼ばれている。このＡＬＰＧ回路では、ある
種の演算アルゴリズムにしたがった測定用テストパター
ン発生プログラム（以下、マイクロプログラムとい
う。）を用いて、テストパターン（スキャン、マーチ、
ギャロップなど）を容易に発生させることができる。こ
の場合、このようなパターンを容易に発生可能とするた
めには、専用の四則の演算回路（Ａｒｉｔｈｍｅｔｉｃ
Ｌｏｇｉｃ Ｕｎｉｔ：以下、「ＡＬＵ回路」とい
う。）が必要になる。
いられるパターン発生回路は、一般にアルゴリズミック
パターンジェネレーション回路（以下、ＡＬＰＧ回路と
いう。）と呼ばれている。このＡＬＰＧ回路では、ある
種の演算アルゴリズムにしたがった測定用テストパター
ン発生プログラム（以下、マイクロプログラムとい
う。）を用いて、テストパターン（スキャン、マーチ、
ギャロップなど）を容易に発生させることができる。こ
の場合、このようなパターンを容易に発生可能とするた
めには、専用の四則の演算回路（Ａｒｉｔｈｍｅｔｉｃ
Ｌｏｇｉｃ Ｕｎｉｔ：以下、「ＡＬＵ回路」とい
う。）が必要になる。
【０００４】つぎに、高速パターンを発生させるための
パターン発生回路の従来例のブロック図を図５に示す。
図５の１１はメインレジスタ、１２はＡＬＵ回路、１３
は補助レジスタ、１４はタイミング発生回路、１５はシ
ーケンス制御部、１６はコントロールメモリである。な
お、図５は、複数のＡＬＰＧ回路１８、２８、３８を並
列に並べて出力信号を順次選択する、インタリーブ回路
の例を示したものである。
パターン発生回路の従来例のブロック図を図５に示す。
図５の１１はメインレジスタ、１２はＡＬＵ回路、１３
は補助レジスタ、１４はタイミング発生回路、１５はシ
ーケンス制御部、１６はコントロールメモリである。な
お、図５は、複数のＡＬＰＧ回路１８、２８、３８を並
列に並べて出力信号を順次選択する、インタリーブ回路
の例を示したものである。
【０００５】ここで、ＡＬＰＧ回路１８、２８、３８は
同一構成なので、ＡＬＰＧ回路１８についてのみ説明す
る。なお、図５で、メインレジスタ１１は、メモリＩＣ
などのデバイスに加えるパターンを記憶する。補助レジ
スタ１３は、メインレジスタ１１に対する演算値であ
り、メインレジスタ１１と同一クロックで動作する。Ａ
ＬＵ回路１２は、メインレジスタ１１の出力値と補助レ
ジスタ１３の出力値との四則演算を実行する。
同一構成なので、ＡＬＰＧ回路１８についてのみ説明す
る。なお、図５で、メインレジスタ１１は、メモリＩＣ
などのデバイスに加えるパターンを記憶する。補助レジ
スタ１３は、メインレジスタ１１に対する演算値であ
り、メインレジスタ１１と同一クロックで動作する。Ａ
ＬＵ回路１２は、メインレジスタ１１の出力値と補助レ
ジスタ１３の出力値との四則演算を実行する。
【０００６】タイミング発生回路１４は、ＡＬＰＧ回路
のシステムタイミング用のクロックを発生する。シーケ
ンス制御部１５は、プログラム命令にしたがって、プロ
グラムの実行順序（実行番地）を解読し、演算命令など
をストアしてあるコントロールメモリ１６に、その実行
アドレスとして出力する。コントロールメモリ１６は、
シーケンス制御部１５から出力される演算制御命令１５
Ａ（ＡＬＰＧ回路２８、３８の場合は演算制御命令２５
Ａ、３５Ａ）の出力アドレスにしたがって、ＡＬＵ回路
１２の演算項目を指定する信号１６Ａ（ＡＬＰＧ回路２
８、３８の場合は信号２６Ａ、３６Ａ）を出力する。Ａ
ＬＵ回路１２は演算結果である演算出力信号１２Ａ（Ａ
ＬＰＧ回路２８、３８の場合は信号２２Ａ、３２Ａ）を
メインレジスタ１１に出力する。
のシステムタイミング用のクロックを発生する。シーケ
ンス制御部１５は、プログラム命令にしたがって、プロ
グラムの実行順序（実行番地）を解読し、演算命令など
をストアしてあるコントロールメモリ１６に、その実行
アドレスとして出力する。コントロールメモリ１６は、
シーケンス制御部１５から出力される演算制御命令１５
Ａ（ＡＬＰＧ回路２８、３８の場合は演算制御命令２５
Ａ、３５Ａ）の出力アドレスにしたがって、ＡＬＵ回路
１２の演算項目を指定する信号１６Ａ（ＡＬＰＧ回路２
８、３８の場合は信号２６Ａ、３６Ａ）を出力する。Ａ
ＬＵ回路１２は演算結果である演算出力信号１２Ａ（Ａ
ＬＰＧ回路２８、３８の場合は信号２２Ａ、３２Ａ）を
メインレジスタ１１に出力する。
【０００７】次に、図５のパターン発生回路の動作を図
６のタイムチャートを参照して説明する。ここで、ＡＬ
ＰＧ回路１８、２８、３８のシステムクロック１４Ａ、
２４Ａ、３４Ａは、１レートづつずれて発生するように
プログラムされている。そして、これらのシステムクロ
ック１４Ａ、２４Ａ、３４Ａは順序回路６１に入力さ
れ、これらの信号の論理和からシステムクロック６１Ａ
が作成される。また順序回路６１は、メインレジスタ１
１、２１、３１の出力を選択する選択回路５に対して、
システムクロック６１Ａに同期して選択制御信号６１Ｂ
を出力する。この選択信号６１Ｂにしたがって、メイン
レジスタ１１、２１、３１からの順次の出力が出力レジ
スタ４でリタイミングされ、出力レジスタ４から出力さ
れる。
６のタイムチャートを参照して説明する。ここで、ＡＬ
ＰＧ回路１８、２８、３８のシステムクロック１４Ａ、
２４Ａ、３４Ａは、１レートづつずれて発生するように
プログラムされている。そして、これらのシステムクロ
ック１４Ａ、２４Ａ、３４Ａは順序回路６１に入力さ
れ、これらの信号の論理和からシステムクロック６１Ａ
が作成される。また順序回路６１は、メインレジスタ１
１、２１、３１の出力を選択する選択回路５に対して、
システムクロック６１Ａに同期して選択制御信号６１Ｂ
を出力する。この選択信号６１Ｂにしたがって、メイン
レジスタ１１、２１、３１からの順次の出力が出力レジ
スタ４でリタイミングされ、出力レジスタ４から出力さ
れる。
【０００８】
【発明が解決しようとする課題】ところが、従来のパタ
ーン発生回路では、そのアドレスレジスタの演算におい
て複数のＡＬＰＧ回路を並列に用いており、ＡＬＵ回路
とレジスタを各インタリーブごとに持つ必要があること
から、部品点数が多くなる。また、異なったメインレジ
スタ間での信号のやりとりができないなどの問題があっ
た。
ーン発生回路では、そのアドレスレジスタの演算におい
て複数のＡＬＰＧ回路を並列に用いており、ＡＬＵ回路
とレジスタを各インタリーブごとに持つ必要があること
から、部品点数が多くなる。また、異なったメインレジ
スタ間での信号のやりとりができないなどの問題があっ
た。
【０００９】この発明は、メインレジスタ間の信号のや
りとりができ、部品点数を削減することができるパター
ン発生器を提供することを目的とする。
りとりができ、部品点数を削減することができるパター
ン発生器を提供することを目的とする。
【００１０】
【課題を解決するための手段】この目的を達成するた
め、第１の発明のパターン発生回路は、システムクロッ
クを発生するタイミング発生回路と、前記システムクロ
ックを複数に分周して分周クロックを出力する分周回路
と、所定のプログラム命令を制御するシーケンス制御回
路と、前記プログラム命令を記憶するコントロールメモ
リと、パターンデータ記憶用のメインレジスタと、前記
メインレジスタの出力に対する演算データを記憶する補
助レジスタと、前記メインレジスタの出力データと前記
補助レジスタの出力データとを演算する複数のＡＬＵ回
路と、前記複数のＡＬＵ回路の出力の１つを選択して前
記メインレジスタに出力する第１の選択回路とを有して
なることを特徴とする。また、さらに、前記複数のＡＬ
Ｕ回路の出力を前記分周クロックに同期してリタイミン
グするリタイミング回路と、前記リタイミング回路から
の出力をシリアルに並べ替える第２の選択回路と、前記
第２の選択回路の出力を前記システムクロックでリタイ
ミングする出力レジスタと、前記第２の選択回路を制御
する順序回路とをさらに備える構成としても良い。
め、第１の発明のパターン発生回路は、システムクロッ
クを発生するタイミング発生回路と、前記システムクロ
ックを複数に分周して分周クロックを出力する分周回路
と、所定のプログラム命令を制御するシーケンス制御回
路と、前記プログラム命令を記憶するコントロールメモ
リと、パターンデータ記憶用のメインレジスタと、前記
メインレジスタの出力に対する演算データを記憶する補
助レジスタと、前記メインレジスタの出力データと前記
補助レジスタの出力データとを演算する複数のＡＬＵ回
路と、前記複数のＡＬＵ回路の出力の１つを選択して前
記メインレジスタに出力する第１の選択回路とを有して
なることを特徴とする。また、さらに、前記複数のＡＬ
Ｕ回路の出力を前記分周クロックに同期してリタイミン
グするリタイミング回路と、前記リタイミング回路から
の出力をシリアルに並べ替える第２の選択回路と、前記
第２の選択回路の出力を前記システムクロックでリタイ
ミングする出力レジスタと、前記第２の選択回路を制御
する順序回路とをさらに備える構成としても良い。
【００１１】また、第２の発明のパターン発生回路は、
システムクロックを発生するタイミング発生回路と、前
記システムクロックを複数に分周して分周クロックを出
力する分周回路と、所定のプログラム命令を制御するシ
ーケンス制御回路と、前記プログラム命令を記憶するコ
ントロールメモリと、パターンデータ記憶用の複数のメ
インレジスタと、前記複数のメインレジスタの出力に対
する演算データを記憶する補助レジスタと、前記複数の
メインレジスタの出力データと前記補助レジスタの出力
データとを演算する複数のＡＬＵ回路と、前記複数のメ
インレジスタの出力の１つを選択して前記複数のＡＬＵ
回路に出力する第１の選択回路とを有してなることを特
徴とする。さらに、前記複数のメインレジスタからの出
力をシリアルに並べ替える第２の選択回路と、前記第２
の選択回路の出力を前記システムクロックでリタイミン
グする出力レジスタと、前記第２の選択回路を制御する
順序回路とをさらに備える構成としても良い。
システムクロックを発生するタイミング発生回路と、前
記システムクロックを複数に分周して分周クロックを出
力する分周回路と、所定のプログラム命令を制御するシ
ーケンス制御回路と、前記プログラム命令を記憶するコ
ントロールメモリと、パターンデータ記憶用の複数のメ
インレジスタと、前記複数のメインレジスタの出力に対
する演算データを記憶する補助レジスタと、前記複数の
メインレジスタの出力データと前記補助レジスタの出力
データとを演算する複数のＡＬＵ回路と、前記複数のメ
インレジスタの出力の１つを選択して前記複数のＡＬＵ
回路に出力する第１の選択回路とを有してなることを特
徴とする。さらに、前記複数のメインレジスタからの出
力をシリアルに並べ替える第２の選択回路と、前記第２
の選択回路の出力を前記システムクロックでリタイミン
グする出力レジスタと、前記第２の選択回路を制御する
順序回路とをさらに備える構成としても良い。
【００１２】つまり、第１の発明では、１つのメインレ
ジスタの出力を複数のＡＬＵ回路の入力とし、またこの
メインレジスタに第１の選択回路により複数のＡＬＵ回
路の出力を入力する構成としている。また、第２の発明
では、複数のＡＬＵ回路と同数のメインレジスタを設
け、各ＡＬＵ回路に第１の選択回路によりメインレジス
タの出力を選択して入力する構成としている。そして、
各ＡＬＵ回路ないしメインレジスタの出力は、順序回路
の出力に制御される第２の選択回路により選択され、出
力レジスタでリタイミングされ、これによりＡＬＵ回路
の数（並列数）分だけ逓倍されたテストパターンが発生
される。
ジスタの出力を複数のＡＬＵ回路の入力とし、またこの
メインレジスタに第１の選択回路により複数のＡＬＵ回
路の出力を入力する構成としている。また、第２の発明
では、複数のＡＬＵ回路と同数のメインレジスタを設
け、各ＡＬＵ回路に第１の選択回路によりメインレジス
タの出力を選択して入力する構成としている。そして、
各ＡＬＵ回路ないしメインレジスタの出力は、順序回路
の出力に制御される第２の選択回路により選択され、出
力レジスタでリタイミングされ、これによりＡＬＵ回路
の数（並列数）分だけ逓倍されたテストパターンが発生
される。
【００１３】以上の構成であるこの発明のパターン発生
回路では、システムクロックを上記の並列数の分だけ分
周した分周クロックを用い、また、複数のＡＬＵ回路に
同一のレジスタ出力を入力し、あるいは複数のＡＬＵ回
路に第１の選択回路により複数のメインレジスタの出力
を選択して入力する構成としたので、メインレジスタ間
の信号のやりとりが可能になる。さらに、第１の選択回
路により出力を選択して入力する構成としたので、回路
構成の省略化が図れ、パターン発生回路を構成する部品
の点数が削減される。
回路では、システムクロックを上記の並列数の分だけ分
周した分周クロックを用い、また、複数のＡＬＵ回路に
同一のレジスタ出力を入力し、あるいは複数のＡＬＵ回
路に第１の選択回路により複数のメインレジスタの出力
を選択して入力する構成としたので、メインレジスタ間
の信号のやりとりが可能になる。さらに、第１の選択回
路により出力を選択して入力する構成としたので、回路
構成の省略化が図れ、パターン発生回路を構成する部品
の点数が削減される。
【００１４】
【発明の実施の形態】次に、第１の発明の実施の形態に
係るパターン発生回路を図１に示す。このパターン発生
回路は、３並列のインタリーブの構成例を示したもので
あり、システムタイミングを発生するタイミング発生部
７、システムクロックを上記の並列段数分だけ分周する
分周回路８、分周されたクロックで動作するシーケンス
制御部９、コントロールメモリ１０、同じく分周された
クロックで動作するメインレジスタ１を備えている。
係るパターン発生回路を図１に示す。このパターン発生
回路は、３並列のインタリーブの構成例を示したもので
あり、システムタイミングを発生するタイミング発生部
７、システムクロックを上記の並列段数分だけ分周する
分周回路８、分周されたクロックで動作するシーケンス
制御部９、コントロールメモリ１０、同じく分周された
クロックで動作するメインレジスタ１を備えている。
【００１５】また、メインレジスタ１の出力信号１Ａに
対して並列段数分だけ並べられた補助レジスタ１３、２
３、３３と、コントロールメモリ１０に記憶されたプロ
グラムにしたがって演算するＡＬＵ回路１２、２２、３
２とが複数個並列に並べられている。さらに、ＡＬＵ回
路１２、２２、３２の演算出力信号１２Ａ、２２Ａ、３
２Ａをメインレジスタ１に対してフィードバックして選
択出力する選択回路２、並びに上記の演算出力信号１２
Ａ、２２Ａ、３２Ａを分周クロック８Ａに同期してリタ
イミングする、フリップフロップからなるリタイミング
回路４１、４２、４３を有している。
対して並列段数分だけ並べられた補助レジスタ１３、２
３、３３と、コントロールメモリ１０に記憶されたプロ
グラムにしたがって演算するＡＬＵ回路１２、２２、３
２とが複数個並列に並べられている。さらに、ＡＬＵ回
路１２、２２、３２の演算出力信号１２Ａ、２２Ａ、３
２Ａをメインレジスタ１に対してフィードバックして選
択出力する選択回路２、並びに上記の演算出力信号１２
Ａ、２２Ａ、３２Ａを分周クロック８Ａに同期してリタ
イミングする、フリップフロップからなるリタイミング
回路４１、４２、４３を有している。
【００１６】また、これらリタイミング回路４１、４
２、４３をシステムクロックに同期してシリアル出力す
るための選択回路５、選択回路５の出力をリタイミング
するフリップフロップからなる出力レジスタ４、選択回
路５と出力レジスタ４に対して選択信号とラッチクロッ
ク（システムクロック）を発生する順序回路６を備えて
構成されている。
２、４３をシステムクロックに同期してシリアル出力す
るための選択回路５、選択回路５の出力をリタイミング
するフリップフロップからなる出力レジスタ４、選択回
路５と出力レジスタ４に対して選択信号とラッチクロッ
ク（システムクロック）を発生する順序回路６を備えて
構成されている。
【００１７】次に、図１のパターン発生回路のタイミン
グチャ−トを図３に示す。ここで、タイミング発生部７
よりシステムクロック７Ａが周期的に発生される。そし
て、分周回路８によってシステムクロックが３分周され
分周クロックとしてメインレジスタ１、補助レジスタ１
２、２３、３３、並びにリタイミング回路４１、４２、
４３に入力される。このクロックに同期してメインレジ
スタ１からＡＬＵ回路１２、２２、３２に信号が送ら
れ、また演算結果１２Ａ、２２Ａ、３２Ａが各ＡＬＵ回
路１２、２２、３２から出力される。
グチャ−トを図３に示す。ここで、タイミング発生部７
よりシステムクロック７Ａが周期的に発生される。そし
て、分周回路８によってシステムクロックが３分周され
分周クロックとしてメインレジスタ１、補助レジスタ１
２、２３、３３、並びにリタイミング回路４１、４２、
４３に入力される。このクロックに同期してメインレジ
スタ１からＡＬＵ回路１２、２２、３２に信号が送ら
れ、また演算結果１２Ａ、２２Ａ、３２Ａが各ＡＬＵ回
路１２、２２、３２から出力される。
【００１８】そして、分周クロックの１周期で各ＡＬＵ
回路１２、２２、３２の演算結果が順に出力されるため
に、その命令が順序回路６から選択信号６Ａとして出力
される。そして選択順に選択回路出力５Ａが出力し、シ
ステムクロックと同期して出力信号が得られる。出力信
号は選択回路２の出力よりもシステムクロックの１周期
分だけ遅延している。
回路１２、２２、３２の演算結果が順に出力されるため
に、その命令が順序回路６から選択信号６Ａとして出力
される。そして選択順に選択回路出力５Ａが出力し、シ
ステムクロックと同期して出力信号が得られる。出力信
号は選択回路２の出力よりもシステムクロックの１周期
分だけ遅延している。
【００１９】なお、図１に示した実施の形態では３個の
ＡＬＵ回路を使用したＡＬＰＧ回路を例にとったが、Ａ
ＬＵ回路の数はこれに限定されず、２個以上ならば任意
の数を使用することができる。
ＡＬＵ回路を使用したＡＬＰＧ回路を例にとったが、Ａ
ＬＵ回路の数はこれに限定されず、２個以上ならば任意
の数を使用することができる。
【００２０】また、テストパターンの出力数を上げるた
めには、ＡＬＰＧ回路内でＡＬＵ回路の構成数を増やす
必要があり、従来の構成ではＡＬＵ回路数と同数のメイ
ンレジスタが必要であるが、第１発明の構成において
は、複数個のＡＬＵ回路に対してメインレジスタは１つ
だけ良く、また同じアドレス速度でも部品点数を減らせ
るという利点がある。
めには、ＡＬＰＧ回路内でＡＬＵ回路の構成数を増やす
必要があり、従来の構成ではＡＬＵ回路数と同数のメイ
ンレジスタが必要であるが、第１発明の構成において
は、複数個のＡＬＵ回路に対してメインレジスタは１つ
だけ良く、また同じアドレス速度でも部品点数を減らせ
るという利点がある。
【００２１】次に、第２の発明の実施の形態のパターン
発生回路の実施の形態を図２に示す。図２において、１
２、２２、３２は演算処理を行うＡＬＵ回路である。こ
れらの出力は、これらに１対１で対応するメインレジス
タ１１、２１、３１に入力する。ＡＬＵ回路１２、２
２、３２は、シーケンス制御回路９によって、指定され
たプログラム番地に記憶されているプログラム（演算項
目）にしたがって、演算項目を実施する。
発生回路の実施の形態を図２に示す。図２において、１
２、２２、３２は演算処理を行うＡＬＵ回路である。こ
れらの出力は、これらに１対１で対応するメインレジス
タ１１、２１、３１に入力する。ＡＬＵ回路１２、２
２、３２は、シーケンス制御回路９によって、指定され
たプログラム番地に記憶されているプログラム（演算項
目）にしたがって、演算項目を実施する。
【００２２】また、メインレジスタ１１、２１、３１の
出力信号は、３つのＡＬＵ回路１２、２２、３２に対し
てフィードバックされ、選択回路１７、２７、３７によ
って任意に選択される。このようにＡＬＵ回路１２、２
２、３２、メインレジスタ１１、２１、３１、並びに選
択回路１７、２７、３７の間をループ接続することで、
上記したＡＬＰＧ回路が構成される。なお、このような
図２の構成においては、メインレジスタの数は変わらな
いものの、互いのメインレジスタの出力を用いての演算
が可能となるためパターン発生用のプログラム作成の制
限が少なくなる。
出力信号は、３つのＡＬＵ回路１２、２２、３２に対し
てフィードバックされ、選択回路１７、２７、３７によ
って任意に選択される。このようにＡＬＵ回路１２、２
２、３２、メインレジスタ１１、２１、３１、並びに選
択回路１７、２７、３７の間をループ接続することで、
上記したＡＬＰＧ回路が構成される。なお、このような
図２の構成においては、メインレジスタの数は変わらな
いものの、互いのメインレジスタの出力を用いての演算
が可能となるためパターン発生用のプログラム作成の制
限が少なくなる。
【００２３】次に、図２のパターン発生回路のタイミン
グチャ−トを図４に示す。ここで、図２のパターン発生
回路の各部の動きは基本的に図３に示したものと同じで
ある。つまり、タイミング発生部７よりシステムクロッ
ク７Ａが周期的に発生される。また、分周回路８により
システムクロックが３分周され、分周クロックとしてメ
インレジスタ１１、２１、３１、補助レジスタ１３、２
３、３３、出力レジスタ４にそれぞれ入力される。ま
た、分周クロックと同期して各ＡＬＵ回路１２、２２、
３２の演算結果はメインレジスタ１１、２１、３１を通
じて選択回路１７、２７、３７に入力される。そして、
順序回路６よりこの演算結果を順に出力するように命令
する選択信号６Ａが発せられ、この選択信号６Ａに応じ
て選択回路１７、２７、３７から信号が出力される。さ
らに、分周クロックと同期して、出力レジスタ４からは
出力信号４Ａが出力される。
グチャ−トを図４に示す。ここで、図２のパターン発生
回路の各部の動きは基本的に図３に示したものと同じで
ある。つまり、タイミング発生部７よりシステムクロッ
ク７Ａが周期的に発生される。また、分周回路８により
システムクロックが３分周され、分周クロックとしてメ
インレジスタ１１、２１、３１、補助レジスタ１３、２
３、３３、出力レジスタ４にそれぞれ入力される。ま
た、分周クロックと同期して各ＡＬＵ回路１２、２２、
３２の演算結果はメインレジスタ１１、２１、３１を通
じて選択回路１７、２７、３７に入力される。そして、
順序回路６よりこの演算結果を順に出力するように命令
する選択信号６Ａが発せられ、この選択信号６Ａに応じ
て選択回路１７、２７、３７から信号が出力される。さ
らに、分周クロックと同期して、出力レジスタ４からは
出力信号４Ａが出力される。
【００２４】
【発明の効果】この発明のパターン発生回路によれば、
部品点数の削減が可能であるため、回路構成の省略化が
図れ、パターン発生回路を構成する部品の点数が削減で
きて、従来に比べて少ない部品点数で高速にテストパタ
ーンの発生を行うことができる。またメインレジスタ間
の信号のやりとりができるので、パターン発生のプログ
ラム作成制限が減少する。
部品点数の削減が可能であるため、回路構成の省略化が
図れ、パターン発生回路を構成する部品の点数が削減で
きて、従来に比べて少ない部品点数で高速にテストパタ
ーンの発生を行うことができる。またメインレジスタ間
の信号のやりとりができるので、パターン発生のプログ
ラム作成制限が減少する。
【図１】第１の発明によるパターン発生回路の実施の形
態の構成を示すブロック図である。
態の構成を示すブロック図である。
【図２】第２の発明によるパターン発生回路の実施の形
態の構成を示すブロック図である。
態の構成を示すブロック図である。
【図３】図１のパターン発生回路のタイムチャ−トであ
る。
る。
【図４】図２のパターン発生回路のタイムチャ−トであ
る。
る。
【図５】従来例のブロック図である。
【図６】図５のパターン発生回路のタイムチャートであ
る。
る。
１・１１・２１・３１ メインレジスタ ２・５・１７・２７・３７ 選択回路 ４ 出力レジスタ ６・６１ 順序回路 ７ タイミング発生部 ８ 分周回路 ９ シーケンス制御回路 １０ コントロールメモリ １２・２２・３２ ＡＬＵ回路 １３・２３・３３ 補助レジスタ １４・２４・３４ タイミング発生回路 １５・２５・３５ シーケンス制御部 １６・２６・３６ コントロールメモリ
Claims (4)
- 【請求項１】 システムクロックを発生するタイミング
発生回路(7) と、 前記システムクロックを複数に分周して分周クロック(8
A)を出力する分周回路(8) と、 所定のプログラム命令を制御するシーケンス制御回路
(9) と、 前記プログラム命令を記憶するコントロールメモリ(10)
と、 パターンデータ記憶用のメインレジスタ(1) と、 前記メインレジスタ(1) の出力に対する演算データを記
憶する補助レジスタ(13,23,33)と、 前記メインレジスタ(1) の出力データと前記補助レジス
タ(13,23,33)の出力データとを演算する複数のＡＬＵ回
路(12,22,32)と、前記複数のＡＬＵ回路(12,22,32)の出
力の１つを選択して前記メインレジスタ(1) に出力する
第１の選択回路(2) とを有してなることを特徴とするパ
ターン発生回路。 - 【請求項２】 前記複数のＡＬＵ回路(12,22,32)の出力
を前記分周クロック(8A)に同期してリタイミングするリ
タイミング回路(41,42,43)と、 前記リタイミング回路(41,42,43)からの出力をシリアル
に並べ替える第２の選択回路(5) と、 前記第２の選択回路(5) の出力を前記システムクロック
でリタイミングする出力レジスタ(4) と、 前記第２の選択回路(5) を制御する順序回路(6) とをさ
らに備えることを特徴とする請求項１記載のパターン発
生回路。 - 【請求項３】 システムクロックを発生するタイミング
発生回路(7) と、 前記システムクロックを複数に分周して分周クロック(8
A)を出力する分周回路(8) と、 所定のプログラム命令を制御するシーケンス制御回路
(9) と、 前記プログラム命令を記憶するコントロールメモリ(10)
と、 パターンデータ記憶用の複数のメインレジスタ(11,21,3
1)と、 前記複数のメインレジスタ(11,21,31)の出力に対する演
算データを記憶する補助レジスタ(13,23,33)と、 前記複数のメインレジスタ(11,21,31)の出力データと前
記補助レジスタ(13,23,33)の出力データとを演算する複
数のＡＬＵ回路(12,22,32)と、前記複数のメインレジス
タ(11,21,31)の出力の１つを選択して前記複数のＡＬＵ
回路(12,22,32)に出力する第１の選択回路(17,27,37)と
を有してなることを特徴とするパターン発生回路。 - 【請求項４】 前記複数のメインレジスタ(11,22,31)か
らの出力をシリアルに並べ替える第２の選択回路(5)
と、 前記第２の選択回路(5) の出力を前記システムクロック
でリタイミングする出力レジスタ(4) と、 前記第２の選択回路(5) を制御する順序回路(6) とをさ
らに備えることを特徴とする請求項３記載のパターン発
生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33116095A JP3277785B2 (ja) | 1995-11-27 | 1995-11-27 | パターン発生回路 |
| KR1019960057667A KR100220201B1 (ko) | 1995-11-27 | 1996-11-26 | 패턴 발생 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33116095A JP3277785B2 (ja) | 1995-11-27 | 1995-11-27 | パターン発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09145802A true JPH09145802A (ja) | 1997-06-06 |
| JP3277785B2 JP3277785B2 (ja) | 2002-04-22 |
Family
ID=18240552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33116095A Expired - Lifetime JP3277785B2 (ja) | 1995-11-27 | 1995-11-27 | パターン発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3277785B2 (ja) |
| KR (1) | KR100220201B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100609135B1 (ko) * | 2004-05-25 | 2006-08-08 | 매그나칩 반도체 유한회사 | 셋업/홀드 타임 제어 회로 |
-
1995
- 1995-11-27 JP JP33116095A patent/JP3277785B2/ja not_active Expired - Lifetime
-
1996
- 1996-11-26 KR KR1019960057667A patent/KR100220201B1/ko not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100609135B1 (ko) * | 2004-05-25 | 2006-08-08 | 매그나칩 반도체 유한회사 | 셋업/홀드 타임 제어 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3277785B2 (ja) | 2002-04-22 |
| KR970028591A (ko) | 1997-06-24 |
| KR100220201B1 (ko) | 1999-09-01 |
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