JPH09146506A - Ｒａｍｄａｃ装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＮＴＳＣエンコードをディジタル処理化可能
としてそれをＲＡＭＤＡＣと共にオンチップ化し、ボー
ド規模の小さい安価なシステムを実現する。 【解決手段】 ＲＡＭＤＡＣ装置１は、ＲＡＭＤＡＣ部
１５とＮＴＳＣエンコーダ部１６を有する。第２ＰＬＬ
回路６は１２．２７３ＭＨｚピクセルクロックに同期し
た周波数４ｆ_scのクロックを生成し、変換回路７はＲＧ
Ｂ信号を輝度信号Ｙと色差信号（Ｒ−Ｙ），（Ｂ−Ｙ）
に変換し、サンプリング周波数変換回路８は、両色差信
号の周波数を１２．２７３ＭＨｚから４ｆ_scに変換す
る。更にＬＰＦ９は変換後の色差信号の帯域を約１ＭＨ
ｚに制限し、クロマエンコーダ回路１０は色差信号に対
して平衡変調を行ってクロマ信号Ｃを生成する。他方、
輝度信号Ｙは、遅延合わせ回路１２によって、色差信号
に対する上記処理に要する時間だけ遅延される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えば３次元グ
ラフィックス用等として用いられるＲＡＭＤＡＣ装置に
関するものであり、特にＴＶポート用のＮＴＳＣ方式の
出力部（ＮＴＳＣエンコーダ）をＲＡＭＤＡＣ部と同一
のチップ内に設けた装置に関している。

【０００２】

【従来の技術】従来、３次元グラフィックス用ＲＡＭＤ
ＡＣ１Ｐは、図４に示すようなブロック構成となってい
る。ここで、「ＲＡＭＤＡＣ」とは、既知の通り、当該
ＲＡＭＤＡＣ外部のフレームバッファ７０から読み出さ
れた８ビットのピクセル（画素）データ７１によりパレ
ットＲＡＭ３Ｐをアドレシングし、これによってパレッ
トＲＡＭ３Ｐから出力された３原色成分に関するＲＧＢ
データ７４をそれぞれ対応するＤＡ変換器４Ｐによって
Ｄ／Ａ変換することで、ＲＧＢ信号を出力する機能を備
えたデバイスをいう。

【０００３】上記パレットＲＡＭ３Ｐは、入力されたピ
クセルデータ７１をＲＧＢデータ７４に変換するテーブ
ルとしての役割を持つ。しかも、ピクセルデータ７１と
ＲＧＢデータ７４との関係は可変である必要があるの
で、ＭＰＵ２ＰによってパレットＲＡＭ３Ｐの内容を読
み出し／書き込み（Ｒ／Ｗ）できるようになっている。
このため、ＲＡＭＤＡＣ１Ｐは、ＭＰＵポート７２を有
し、また、ＭＰＵ２Ｐからの制御信号７３とフレームバ
ッファ７０から読み出されて入力する水平同期信号ＨＳ
ＹＮＣ，垂直同期信号ＶＳＹＮＣとは、タイミング発生
器５Ｐにアクセスし、これにより、以下の表１に示すよ
うな水平同期信号ＨＳＹＮＣ及び垂直同期信号ＶＳＹＮ
Ｃの出力が得られる。

【０００４】

【表１】

【０００５】この表１に示された値は、ＮＴＳＣ方式の
規格と同じである。

【０００６】

【発明が解決しようとする課題】図１４に示されたＲＡ
ＭＤＡＣ１Ｐの出力ポートをＮＴＳＣ方式の機器に接続
する場合には、図１５に示すように、ＲＡＭＤＡＣ１Ｐ
の出力信号、即ちＲＧＢ信号の後段側に、当該ＲＧＢ信
号をＮＴＳＣ方式の映像信号（輝度信号Ｙ，クロマ信
号）にエンコードするための、アナログＩＣであるＮＴ
ＳＣアナログエンコーダ７５を別個取り付けることで対
応していた。そのため、ボード規模が大きくなってしま
うという問題点があった。

【０００７】この発明は、かかる問題点を克服すべくな
されたものであり、ＲＡＭＤＡＣのＲＧＢ信号からＮＴ
ＳＣ方式の映像信号にエンコードする機能をＲＡＭＤＡ
Ｃ装置自体に設けることを主目的としている。これによ
りＮＴＳＣエンコーダのオンチップ化を実現し、以てボ
ード規模の縮小化を図るものである。

【０００８】又、この発明は、同装置内のゲート規模の
削減化、画質劣化の防止、画質の調整等の各機能を実現
することをも目的としている。

【０００９】

【課題を解決するための手段】請求項１の発明に係るＲ
ＡＭＤＡＣ装置は、格納する３原色成分信号をピクセル
クロックのタイミングで読み出してディジタル・アナロ
グ変換して出力する一方、前記３原色成分信号をＮＴＳ
Ｃ方式に対応した信号として出力するＲＡＭＤＡＣ装置
であり、前記３原色成分信号を映像信号に変換し、直線
補間を行うことによって前記映像信号の内の少なくとも
色差信号を色副搬送波周波数の４倍の周波数に周波数変
換し、更に前記色差信号をエンコードすることで、前記
ＮＴＳＣ方式に対応した信号として出力することを特徴
とする。

【００１０】請求項２の発明に係るＲＡＭＤＡＣ装置
は、請求項１において、前記ピクセルクロックに同期し
た前記色副搬送波周波数の４倍の周波数のクロックを生
成し、当該クロックに応じて前記周波数変換及び前記エ
ンコードを行うことを特徴とする。

【００１１】請求項３の発明に係るＲＡＭＤＡＣ装置
は、請求項２において、前記映像信号中、前記色差信号
に対してのみ前記周波数変換を行い、輝度信号に対して
は前記色差信号に対する処理時間分だけの遅延合わせ処
理を行うことを特徴とする。

【００１２】請求項４の発明に係るＲＡＭＤＡＣ装置
は、請求項３において、前記周波数変換後の前記エンコ
ード前又は前記エンコード後の何れかに於いて前記ＮＴ
ＳＣ方式によって定まる帯域に前記色差信号を制限する
ことを特徴とする。

【００１３】請求項５の発明に係るＲＡＭＤＡＣ装置
は、請求項４記載において、前記輝度信号に対する前記
遅延合わせ処理に先立って水平エンハンス処理を行うこ
とを特徴とする。

【００１４】請求項６の発明に係るＲＡＭＤＡＣ装置
は、請求項３において、前記周波数変換時に於いて前記
直線補間と同時に前記色差信号を前記ＮＴＳＣ方式によ
って定まる帯域に制限することを特徴とする。

【００１５】請求項７の発明に係るＲＡＭＤＡＣ装置
は、請求項６において、前記色副搬送波周波数の４倍の
周波数と前記ピクセルクロックの周波数との比をｘ：ｙ
とすると、前記色差信号の周波数をｘ倍してｙ個毎にデ
ータを補間すると同時に前記ＮＴＳＣ方式によって定ま
る前記帯域制限を行い、その後に前記色差信号の周波数
を１／ｙ倍することを特徴とする。

【００１６】請求項８の発明に係るＲＡＭＤＡＣ装置
は、請求項２において、前記ＮＴＳＣ方式に対応した前
記信号はそのディジタル・アナログ変換時に複合同期信
号を付加されて出力されることを特徴とする。

【００１７】請求項９の発明に係るＲＡＭＤＡＣ装置
は、請求項８において、前記ディジタル・アナログ変換
を行うＤＡ変換器は前記映像信号用の電流源と当該電流
源と並列にスイッチを介して接続された前記複合同期信
号用の別の電流源とを含むことを特徴とする。

【００１８】請求項１０の発明に係るＲＡＭＤＡＣ装置
は、請求項２において、前記色差信号と輝度信号の双方
に対して別個に前記周波数変換を行い、前記周波数変換
後の前記輝度信号と前記エンコードにより得られるクロ
マ信号との加算処理を行って得られる複合映像信号を前
記ＮＴＳＣ方式に対応した前記信号として出力すること
を特徴とする。

【００１９】請求項１１の発明に係るＲＡＭＤＡＣ装置
は、請求項２に関して、前記色差信号と輝度信号の双方
に対して別個に前記周波数変換を行うと共に、前記ＮＴ
ＳＣ方式に対応した前記信号を出力する段階において、
前記周波数変換後の前記輝度信号と前記エンコードによ
り得られるクロマ信号との加算処理を行って複合映像信
号を得る加算器と、前記３原色成分信号の内の第１原色
成分信号と前記周波数変換後の前記輝度信号とを選択・
出力する第１セレクタと、前記３原色成分信号の内の第
２原色成分信号と前記複合映像信号とを選択・出力する
第２セレクタと、前記３原色成分信号の内の第３原色成
分信号と前記クロマ信号とを選択・出力する第３セレク
タと、前記第１セレクタの出力をディジタル・アナログ
変換する第１ＤＡ変換器と、前記第２セレクタの出力を
ディジタル・アナログ変換する第２ＤＡ変換器と、前記
第２セレクタの出力をディジタル・アナログ変換する第
３ＤＡ変換器とを備えることを特徴とする。

【００２０】

【発明の実施の形態】

（実施の形態１）図１は、実施の形態１に係るＲＡＭＤ
ＡＣ装置１の構成を示すブロック図であり、本装置１
は、後述するように、ＮＴＳＣエンコーダをオンチップ
化するための構成を有している。同装置１は、破線で囲
まれた部分にあたるＲＡＭＤＡＣ部１５と、それ以外の
部分にあたるＮＴＳＣエンコーダ部１６とに大別され
る。この内、ＲＡＭＤＡＣ部１５は、ＮＴＳＣエンコー
ドを入れる前のシステムであり、図１４で示したＲＡＭ
ＤＡＣ装置１Ｐと同様のシステムである。

【００２１】まず、ＲＡＭＤＡＣ部１５においては、Ｒ
ＡＭＤＡＣ装置１の外部に設けられた、ここでは図示し
ていないフレームバッファ（図１４参照）から読み出さ
れたピクセル（画素）データ（８ビット）により、カラ
ーパレットＲＡＭ３がアクセスされ、カラーパレットＲ
ＡＭ３から３原色成分のＲＧＢ信号が出力される。

【００２２】ここで、上記ＲＧＢ信号が与える電気映像
をパソコン等の外部装置に画面表示させる時には、ＲＧ
Ｂ信号は、それぞれの色成分に対応したＤＡ変換器４
Ｒ，４Ｇ，４Ｂによってディジタルアナログ変換され
る。尚、３つのＤＡ変換器４Ｒ，４Ｇ，４Ｂを総称し
て、ＤＡ変換器４と称する。

【００２３】他方、ＲＧＢ信号をＮＴＳＣエンコードす
る時には、ＭＰＵ２は、カラーパレットＲＡＭ３より読
み出されるＲＧＢ信号のタイミングを、ＮＴＳＣ規格の
タイミングと同じようになるように設定する。設定され
たＲＧＢ信号（各８ビット信号）は、（ＲＧＢtoＹ、Ｒ
−Ｙ、Ｂ−Ｙ）変換回路７に入力され、同変換回路７
は、下記の数１〜数３で与えられる輝度信号方程式に従
って、ＲＧＢ信号を、輝度信号Ｙ、色差信号（Ｒ−
Ｙ）、（Ｂ−Ｙ）に変換する。

【００２４】

【数１】

【００２５】

【数２】

【００２６】

【数３】

【００２７】変換された色差信号（Ｒ−Ｙ）、（Ｂ−
Ｙ）（各９ビット）は、サンプリング周波数変換回路８
に入力され、同変換回路８は、直線補間を行うことによ
り、周波数１２．２７３ＭＨｚの色差信号（Ｒ−Ｙ）、
（Ｂ−Ｙ）を、色副搬送波信号の周波数ｆｓｃ（３．５
８ＭＨｚ）の４倍の周波数４ｆｓｃ（１４．３１８１８
ＭＨｚ）に周波数変換する。この直線補間は、上記周波
数比が簡単な整数比（１４．３１８１８ＭＨｚ：１２．
２７３ＭＨｚ＝７：６）で表わされることを利用したも
のである。

【００２８】次に、周波数変換後の色差信号（Ｒ−
Ｙ）、（Ｂ−Ｙ）は、ローパスフィルタ（ＬＰＦ）回路
９に入力され、ＬＰＦ回路９は、両色差信号（Ｒ−
Ｙ），（Ｂ−Ｙ）の周波数帯域を、ＮＴＳＣ方式によっ
て定まる１ＭＨｚの帯域に制限する。そして、クロマエ
ンコーダ回路１０は、帯域制限された色差信号（Ｒ−
Ｙ），（Ｂ−Ｙ）をエンコードしてクロマ信号（搬送色
信号）Ｃに変調し、クロマ信号ＣをＤＡ変換器１１に出
力する。ＤＡ変換器１１は、入力したクロマ信号Ｃに対
してディジタル／アナログ変換を行って、アナログ信号
としてのクロマ信号Ｃを出力する。

【００２９】尚、本例では、周波数帯域を１ＭＨｚ程度
に制限するための帯域制限回路をクロマエンコーダ回路
１０の前段にＬＰＦ９を設けることで構成しているが、
これに代えて、クロマエンコーダ回路１０の後段にバン
ドバスフィルタＢＰＦを設けることで上記帯域制限回路
を構成することもできる。

【００３０】一方、（ＲＧＢtoＹ、Ｒ−Ｙ、Ｂ−Ｙ変換
回路）７によって変換された輝度信号Ｙは、遅延合わせ
回路１２に入力される。同回路１２は、色差信号（Ｂ−
Ｙ），（Ｒ−Ｙ）からクロマ信号Ｃを生成するために要
する処理時間分だけ輝度信号Ｙを遅延して、両信号Ｙ，
Ｃの位相を合わせる。そして、遅延合わせされた輝度信
号Ｙは、ＤＡ変換器１３によってディジタルアナログ変
換されて出力される。出力される映像信号（Ｙ，Ｃ）
は、“ＮＴＳＣ方式に対応した信号”である。

【００３１】以上のように、実施の形態１においては、
クロマエンコーダ回路１０において、色差信号（Ｒ−
Ｙ），（Ｂ−Ｙ）を４ｆｓｃ（１４．３１８１８ＭＨ
ｚ）の周波数でエンコードする為に、サンプリング周波
数変換回路８において、ピクセルクロック周波数１２．
２７３ＭＨｚから周波数４ｆｓｃ（１４．３１８１８Ｍ
Ｈｚ）へのサンプリング周波数変換を行っている。

【００３２】この場合、色差信号に加えて輝度信号Ｙに
対しても、つまりピクセルクロック１２．２７３ＭＨｚ
の映像信号の全てに対して上記のサンプリング周波数変
換を行うことも可能である。しかし、輝度信号Ｙも同様
に上記周波数変換を行った場合には、帯域が落ちるた
め、水平方向の輪郭強調の処理が更に輝度信号に対して
必要となる。

【００３３】よって、本実施の形態１では、色差信号
（Ｂ−Ｙ）、（Ｒ−Ｙ）に対してのみ上記サンプリング
周波数変換を行うこととし、輝度信号Ｙについては、上
記サンプリング周波数変換を行わずに、色差信号（Ｂ−
Ｙ）、（Ｒ−Ｙ）の処理時間分の遅延合わせの処理を行
っている。しかも、この構成を採る場合には、遅延合わ
せ回路１２をＤフリップフロップ（以後、単にＤＦＦと
記す）だけで構成することができ、輝度信号Ｙに対して
周波数変換と水平方向の輪郭強調と色差信号（Ｂ−
Ｙ）、（Ｒ−Ｙ）の処理時間分の遅延合わせとの各処理
を行なった場合に比べて、ゲート規模を小さくすること
ができる利点がある。

【００３４】また、図１のＲＡＭＤＡＣ装置１では、発
振周波数１３．５ＭＨｚのオシレータ１４からの基本ク
ロックは、第１位相同期ループ回路（以後、第１ＰＬＬ
回路と称す）５に入力され、第１ＰＬＬ回路５は、１
３．５ＭＨｚの基本クロックに同期した１２．２７３Ｍ
Ｈｚのピクセルクロックを発生する。この１２．２７３
ＭＨｚのピクセルクロックは、ＲＡＭＤＡＣ部１５，
（ＲＧＢtoＹ、Ｒ−Ｙ、Ｂ−Ｙ変換回路）７，サンプリ
ング周波数変換回路８，遅延合わせ回路１２、輝度信号
Ｙ用のＤＡ変換器１３、及び第２ＰＬＬ回路６に入力し
ている。又、第２ＰＬＬ回路６では、１２．２７３ＭＨ
ｚのピクセルクロックに同期した周波数４ｆｓｃ（１
４．３１８１８ＭＨｚ）のクロックを発生させる。発生
した周波数４ｆｓｃ（１４．３１８１８ＭＨｚ）のクロ
ックは、サンプリング周波数変換回路８、ＬＰＦ回路
９、クロマエンコーダ回路１０、及びクロマ信号Ｃ用の
ＤＡ変換器９に入力される。

【００３５】以上のように、第１ＰＬＬ回路５と同等の
第２ＰＬＬ回路６とを用いて、１４．３１８１８ＭＨｚ
のクロックを生成しているのは、仮に周波数４ｆｓｃ
（１４．３１８１８ＭＨｚ）のクロックをフリーランク
ロックで構成した場合には、周波数がずれて、ライン間
の色位相ずれが発生し、非標準信号となるという問題点
が生じるので、これを回避するためである。しかも、Ｒ
ＡＭＤＡＣ装置では、通常、ＰＬＬ回路を用いて発振周
波数１３．５ＭＨｚのクロックに１２．２７３ＭＨｚの
クロックを同期させている。そこで、本ＲＡＭＤＡＣ装
置１では、上記第１ＰＬＬ回路５とそれと同等の性能を
有する第２ＰＬＬ回路６とを用いて、１３．５ＭＨｚの
基本クロックに同期した１２．２７３ＭＨｚのピクセル
クロックに１４．３１８１８ＭＨｚのクロックを同期さ
せることとしている。第１及び第２ＰＬＬ回路５，６の
具体的な構成図を、図３に示す。

【００３６】まず、第１ＰＬＬ回路５では、１３．５Ｍ
Ｈｚの基本クロックで働く１１カウンター１８で上記基
本クロックを１１回カウントして得られる位相と、９
８．１８１８ＭＨｚのＶＣＯ出力クロックで働く８０カ
ウンター２１で上記ＶＣＯ出力クロックを８０回カウン
トして得た位相との位相差を、位相比較器１９で検出
し、その位相差を与える電圧値を積分器２０で積分して
９８．１８１８ＭＨｚ電圧制御発振器（第１ＶＣＯ）２
２の同期特性を決定する制御信号に変換する。その結
果、第１ＶＣＯ２２は、周波数１３．５ＭＨｚの基本ク
ロックに同期した周波数９８．１８１８ＭＨｚのＶＣＯ
出力クロックを生成・出力する。そして、このＶＣＯク
ロックを８回カウントする８カウンター２３で分周する
と、周波数１２．２７３ＭＨｚのピクセルクロックが生
成される。

【００３７】同様に、第２ＰＬＬ回路６では、周波数１
２．２７３ＭＨｚのピクセルクロックを受けて働く６カ
ウンター２４がピクセルクロックを６回カウントとして
得た位相と、周波数１４．３１８１８ＭＨｚのクロック
を受けて働く７カウンター２８が上記クロックを７回カ
ウントして得た位相との位相差を、位相比較器２６で検
出し、その位相差の電圧値を積分器２７で積分して、１
４．３１８１８ＭＨｚ電圧制御発振器（第２ＶＣＯ）２
８の同期特性を決定する制御信号に変換し、その結果、
第２ＶＣＯ２８は、周波数１２．２７３ＭＨｚのピクセ
ルクロックに同期した周波数１４．３１８１８ＭＨｚの
クロックを生成・出力する。

【００３８】このように構成することで、非標準信号に
なることを防ぎ、画質の劣化を防止することが可能とな
る。

【００３９】図１に示した回路構成をとることにより、
ＮＴＳＣクロマエンコードのディジタル処理を簡単に行
えることについて、以下に説明する。

【００４０】ＮＴＳＣクロマエンコード方式は、２つの
色差信号（Ｒ−Ｙ）、（Ｂ−Ｙ）を、周波数が同じで位
相が９０゜異なる２つの色副搬送波信号（ｆｓｃ＝３．
５８ＭＨｚ）で以て平衡変調したものであり、平衡変調
後のクロマ信号Ｃは次の数４で表わされる。

【００４１】

【数４】

【００４２】そのため、色差信号（Ｒ−Ｙ）、（Ｂ−
Ｙ）を色副搬送波周波数ｆｓｃの４倍の周波数の上記ク
ロックでサンプリングしたときには、各サンプリング時
におけるクロマ信号は、次の数５〜数８で表わされる。

【００４３】

【数５】

【００４４】

【数６】

【００４５】

【数７】

【００４６】

【数８】

【００４７】これらの数式より明らかな通り、サンプリ
ング後のクロマ信号は、Ｒ−Ｙ、Ｂ−Ｙ、−（Ｒ−
Ｙ）、−（Ｂ−Ｙ）、Ｒ−Ｙ、Ｂ−Ｙ、−（Ｒ−Ｙ）、
−（Ｂ−Ｙ）・・・・・というように簡単に表わされ
る。本発明では、このことを利用しているために、サン
プリング周波数変換では上記周波数ｆｓｃの４倍の周波
数への変換を行っている。しかも、１４．３１８１８Ｍ
Ｈｚ：１２．２７３ＭＨｚ＝７：６の簡単な整数比であ
らわされるため、図２に示されるような、簡単な直線補
間を用いることで、上記サンプリング周波数変換を行う
ことが可能である。

【００４８】以上の様に、周波数変換された色差信号
（Ｒ−Ｙ）、（Ｂ−Ｙ）に対して、ＮＴＳＣ方式のシス
テムに従って、１ＭＨｚの帯域に制限するＬＰＦを作用
させた後、（ＮＴＳＣ）クロマエンコーダ回路１０によ
って、色差信号はエンコードされ、クロマ信号Ｃが生成
される。これによって、ＮＴＳＣ方式で定められた帯域
制限を実現できる。

【００４９】このように、ピクセルクロック周波数から
４ｆｓｃの周波数への周波数変換を１チップのＲＡＭＤ
ＡＣ装置内で実現することによって、ＮＴＳＣエンコー
ドのディジタル処理化及びそのオンチップ化を簡単に実
現することができ、このため、従来のシステムに比べ
て、ボード規模を小さくすることが可能となり、安価な
システムを実現できる。

【００５０】（実施の形態１の変形）上述した実施の形
態１では、周波数４ｆｓｃ（１４．３１８１８ＭＨｚ）
への周波数変換を行っていたが、色差信号（Ｂ−Ｙ）、
（Ｒ−Ｙ）について着目すると、２ｆｓｃ（７．１９０
９ＭＨｚ）への周波数変換でもＮＴＳＣエンコーダ部の
ディジタル構成が可能である。この場合、クロマエンコ
ーダ回路は、図４に示す回路で構成することができ、そ
のタイミングチャートは図５に示すようになる。

【００５１】図４の回路について、以下に説明する。２
ｆｓｃレートの色差信号（Ｒ−Ｙ）、（Ｂ−Ｙ）は、オ
フセットバイナリーの形式で同回路に入力し、セレクタ
２９は、色差信号（Ｒ−Ｙ）、（Ｂ−Ｙ）を、周波数２
ｆｓｃのクロックを制御信号として周波数４ｆｓｃで与
えられるタイミング毎にマルチプレクスする。その後、
ＤＦＦ３０は、セレクトされた一方の色差信号を周波数
４ｆｓｃの逆数、即ち周期分だけシフトさせる。シフト
されたデータＡは、図５のＡに対応する。続いて、図４
の信号ａ＝１の時、ＥＸ−ＯＲ回路３１によって“Ｈ”
と“Ｌ”とを反転させ、加算器３２によって＋１だけ加
算することで、データの正と負とを反転させることが可
能となる。他方、ａ＝０の時は、そのままセレクトされ
た色差信号のデータが出力される。ここで、ＯＲ回路３
３はアンダーフローに対応している。ＯＲ回路３３から
出力されたデータは、ＤＦＦ６によってシフトされ、ク
ロマ信号Ｃが出力される。

【００５２】図５に示したタイミングチャートからも理
解されるように、図４のクロマエンコーダ回路の入力信
号としての色差信号（Ｒ−Ｙ）、（Ｂ−Ｙ）は、２ｆｓ
ｃレートで与えられる。よって、図１のサンプリング周
波数変換回路８において、２ｆｓｃへの周波数変換を行
っても、実施の形態１と同等の効果が得られる。

【００５３】尚、図４では、ＤＦＦ３０，３４を挿入し
ているが、高速演算処理が可能な場合には、必ずしも必
要ではない。

【００５４】（実施の形態２）通常、クロマエンコード
されたクロマ信号Ｃについては、その周波数帯域を１Ｍ
Ｈｚ程度に制限する必要がある。この帯域制限を行う回
路としては、クロマエンコーダ回路１０の前段にＬＰＦ
（図１参照）を、もしくは、その後段にＢＰＦを設けて
も実現することができるが、サンプリング周波数変換処
理部に１ＭＨｚの帯域制限の機能、即ちＬＰＦ機能をも
たせることも可能である。後者の場合が、本実施の形態
２である。

【００５５】以下、その原理について説明する。図６の
（ａ）〜（ｅ）の各々は、周波数帯域を示したものであ
る。まず、６．１３６５ＭＨｚ（１２．２７３ＭＨｚ／
２）の周波数帯域（図６（ａ））をもつ色差信号（Ｒ−
Ｙ）、（Ｂ−Ｙ）の周波数を７倍（ｘ倍）し（図６
（ｂ））、６個（ｙ個）ごとにデータを補間する（図６
（ｃ））。そのとき、図６から分かるように、４３タッ
プの補間となる。その際に、補間と同時に１ＭＨｚのＬ
ＰＦをかけて、１／６倍（１／ｙ倍）（図６（ｄ））す
るというものである。図で書くと複雑なようだが、単純
に図６（ｃ）に示す様な特性のＬＰＦをかけたあと、図
２のような直線補間を行うだけでよい。

【００５６】上記原理を適用した本実施の形態２におけ
るＲＡＭＤＡＣ装置１Ａのブロック図を、図７に示す。
ちなみに、クロマエンコーダ後の帯域は、図６（ｅ）に
示すようになる。

【００５７】このように構成すれば、本実施の形態２に
おいても実施の形態１と同様の効果が得られ、しかも、
実施の形態１よりもゲート規模の削減を図ることができ
る利点がある。

【００５８】（実施の形態３）ＮＴＳＣエンコーダ部内
の輝度信号Ｙ用ＤＡ変換器が電流源により構成されてい
る場合には、図８、又は図９に示す様に、映像信号用の
電流源３７又は４２に並列に電流源セル３８又は４３を
追加配設することによって、映像信号に複合同期信号を
付加することができる。

【００５９】図８についての動作を説明する。同図中、
３７は映像信号の電流源、３８は複合同期信号の電流源
（別の電流源に該当）、３５は電源電位、３６は負荷抵
抗、３９はスイッチである。図１０に示されるように、
複合映像信号が同期信号部分４７の期間Ｔ内にあるとき
に、図８のスイッチ３９をＯＮに制御することで、映像
信号に同期信号を付加することができる。このとき、複
合同期信号付き映像信号は、｛Ｖ−（Ｒ・（Ｉ１＋Ｉ
２））｝の式で構成される。

【００６０】スイッチ３９がＯＦＦ状態にある時は、映
像信号は（Ｖ−（Ｒ・Ｉ１））で表わされる。

【００６１】従来、同期信号はディジタル部を用いて映
像信号に重畳されていた為、加算器もしくは、セレクタ
ーなどを必要とする上、ＤＡ変換器の精度が映像信号の
ビット数よりも１ビット多く必要であったが、この実施
の形態３のように構成することで、複合同期信号用の電
流源３８とスイッチ３９とで簡単に上記重畳機能部を構
成することができる。

【００６２】同様に、図９の場合でも、上記機能・効果
の実現が可能である。同図中、４２は映像信号の電流
源、４３は複合同期信号の電流源（別の電流源）、４０
及び４１は電源電位、４４はスイッチ、４５は負荷抵抗
である。この場合には、図１０に示される同期信号部分
４７のときに、図９のスイッチ４４をＯＦＦに制御する
ことで、映像信号に同期信号を付加することができる。

【００６３】本実施の形態３におけるＲＡＭＤＡＣ装置
のブロック構成は、図１のＤＡＣ１３を図８又は図９に
置き換えたものに相当する。

【００６４】（実施の形態４）実施の形態１の構成にお
いては、図１からわかるように、クロマ信号Ｃ用ＤＡ変
換器１１と輝度信号Ｙ用ＤＡ変換器１３の計２個のＤＡ
変換器を必要としていた。

【００６５】これに対して、本実施の形態４では、図１
のクロマエンコーダ回路１０から出力されたクロマ信号
Ｃと図１の遅延合わせ回路１２から出力された輝度信号
Ｙとを、図１１に示すように、加算器４８で加算し、加
算後の信号をＤＡ変換器４９でディジタルアナログ変換
することで、複合映像信号（Ｙ＋Ｃ）を出力可能として
いる。但し、この場合には、輝度信号Ｙを加算器４８に
入力する前の段階に、いずれも周波数４ｆｓｃのクロッ
クタイミングで動作する、別個のサンプリング周波数変
換回路４６，水平方向の輪郭強調処理部７７及び遅延合
わせ回路７６を更に設ける必要がある。

【００６６】これにより、本実施の形態４では、ＤＡ変
換器を１個分削減して、複合映像信号を出力することが
できる。

【００６７】（実施の形態５）実施の形態１の構成にお
いては、図１からわかるように、３個のＲＧＢ用ＤＡ変
換器４とクロマ信号Ｃ用ＤＡ変換器１１と輝度信号Ｙ用
ＤＡ変換器１３の計５個のＤＡ変換器を必要としてい
た。

【００６８】これに対して、本実施の形態５のＲＡＭＤ
ＡＣ装置では、ＲＧＢ信号出力用の３個のＤＡ変換器
に、ＮＴＳＣ方式の出力である輝度信号Ｙ、クロマ信号
Ｃ、又は複合映像信号（Ｙ＋Ｃ）用の各ＤＡ変換器を兼
用させることが可能である。そのＤＡ変換器のブロック
構成図を、図１２に示す。

【００６９】即ち、パソコン等に本ＲＡＭＤＡＣ装置を
接続するときには、図１２の第１〜第３セレクター５
０，５１，５２により、Ａ側が選ばれ、図１のカラーパ
レット３からの出力であるＲＧＢ信号が選択される。こ
れにより、図１２の第１〜第３ＤＡ変換器５３，５４，
５５は、それぞれＲ信号（ここでは、第１原色成分信号
に該当），Ｇ信号（第２原色成分信号），Ｂ信号（第３
原色成分信号）をディジタルアナログ変換して出力す
る。

【００７０】他方、ＲＡＭＤＡＣ装置が、ＮＴＳＣ方式
のＴＶ等に接続されるときには、各第１〜第３セレクタ
５０〜５２はＢ側を選択し、図１のクロマエンコーダ回
路１０から出力されたクロマ信号Ｃと、図１の遅延合わ
せ回路１２から出力された輝度信号Ｙと上記クロマ信号
Ｃとを図１２の加算器５６で加算して得られる複合映像
信号（Ｙ＋Ｃ）と、輝度信号Ｙとがそれぞれ選択され、
それらがそれぞれ第１〜第３ＤＡ変換器５３〜５５の各
々によってディジタル／アナログ変換されて出力され
る。

【００７１】このように、ＲＡＭＤＡＣ装置の出力ポー
ト側のＤＡ変換器の機能を全て３個のＤＡ変換器５３〜
５５に兼用させることで、使用するＤＡ変換器の数を図
１の場合よりも２個分削除することができる。と同時
に、本実施の形態５では、両信号Ｙ，Ｃに加えて、複合
映像信号（Ｙ＋Ｃ）をも出力することができるという利
点がある。

【００７２】（実施の形態６）ここでは、輝度信号Ｙの
遅延合わせに用いられていた図１の遅延合わせ回路１２
内部に、水平エンハンス回路を設けて、その水平エンハ
ンス回路自体に上記遅延合わせの機能を一部負担させよ
うとするものである。

【００７３】本実施の形態６における遅延合わせ回路１
２のブロック構成図を、図１３に示す。同図中、破線で
囲まれた部分５８は、水平エンハンス回路の一例であ
る。遅延合わせ回路部１２’は、水平エンハンス回路５
８で実現された遅延時間分を除いた、残りの必要な遅延
時間を実現する部分である。

【００７４】エンハンス成分は、第１ＤＦＦ５９の出力
データＳＢと第３ＤＦＦ６１の出力データＳＣとを加算
器６２で加算し、２分の１のレベルにされた加算器出力
データを、データＳＡから加算器６３によって引き算し
て得られるものである。このエンハンス成分のデータＳ
Ｄに対しては、ＧＡＩＮ回路６４によって、エンハンス
の量を調整することができる。ＧＡＩＮ回路６４で調整
されたエンハンス成分は、第４ＤＦＦ６５でシフトされ
た後、加算器６６によって、輝度信号ＹであるデータＳ
Ｃと加算される。この時、エンハンス成分は第４ＤＦＦ
６５でシフトされているので、輝度信号としては、デー
タＳＡを第３ＤＦＦ６でシフトして得たデータＣを用い
ている。

【００７５】このように、水平エンハンス回路５８は、
３個分のＤＦＦ機能を兼用している。従って、水平エン
ハンス回路部５８は、図１の遅延合わせ回路１２中の３
個分だけのＤＦＦ機能を兼用することができるので、そ
の分だけ図１２の遅延合わせ回路１２’に必要なＤＦＦ
の数を減らすことができ、その上、図１３中のゲイン回
路３のゲインを調整することで画質を好みに応じて調整
することもできる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１におけるＲＡＭＤＡ
Ｃ装置のシステムブロック図である。

【図２】 １２．２７３ＭＨｚから１４．３１８ＭＨｚ
に周波数変換する際のサンプル点のモデルを示す図であ
る。

【図３】 第１及び第２ＰＬＬ回路を示す図である。

【図４】 変形例におけるクロマエンコーダのブロック
図である。

【図５】 変形例におけるクロマエンコーダのタイミン
グチャートである。

【図６】 周波数変換とＬＰＦを兼用した際の周波数特
性を示す図である。

【図７】 この発明の実施の形態２におけるＲＡＭＤＡ
Ｃの構成を示す図である。

【図８】 実施の形態３における、電流源により構成さ
れたＤＡ変換器の回路構成図である。

【図９】 実施の形態３における、電流源により構成さ
れたＤＡ変換器の回路構成図である。

【図１０】 複合映像信号を示す図である。

【図１１】 実施の形態４における、ＮＴＳＣエンコー
ダ部の構成を示したブロック図である。

【図１２】 実施の形態５における、ＤＡ変換器の構成
を示したブロック図である。

【図１３】 実施の形態６における、水平エンハンス回
路機能を兼用した遅延合わせ回路の構成を示すブロック
図である。

【図１４】 従来のＲＡＭＤＡＣの機能ブロック図であ
る。

【図１５】 ＮＴＳＣアナログエンコーダを付けた、従
来のＲＡＭＤＡＣの構成図である。

【符号の説明】

１ ＲＡＭＤＡＣ装置、１５ ＲＡＭＤＡＣ部、１６
ＮＴＳＣエンコーダ部、５ 第１ＰＬＬ回路、６ 第２
ＰＬＬ回路、７ （ＲＧＢ ｔｏ Ｙ，Ｒ−Ｙ，Ｂ−
Ｙ）変換回路、８ サンプリング周波数変換回路、９
ＬＰＦ回路、１０クロマエンコーダ回路、４，１１，１
３ ＤＡＣ。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 格納する３原色成分信号をピクセルクロ
   ックのタイミングで読み出してディジタル・アナログ変
   換して出力する一方、前記３原色成分信号をＮＴＳＣ方
   式に対応した信号として出力するＲＡＭＤＡＣ装置であ
   って、 前記３原色成分信号を映像信号に変換し、直線補間を行
   うことによって前記映像信号の内の少なくとも色差信号
   を色副搬送波周波数の４倍の周波数に周波数変換し、更
   に前記色差信号をエンコードすることで、前記ＮＴＳＣ
   方式に対応した信号として出力することを特徴とするＲ
   ＡＭＤＡＣ装置。
2. 【請求項２】 請求項１記載のＲＡＭＤＡＣ装置におい
   て、 前記ピクセルクロックに同期した前記色副搬送波周波数
   の４倍の周波数のクロックを生成し、当該クロックに応
   じて前記周波数変換及び前記エンコードを行うことを特
   徴とするＲＡＭＤＡＣ装置。
3. 【請求項３】 請求項２記載のＲＡＭＤＡＣ装置におい
   て、 前記映像信号中、前記色差信号に対してのみ前記周波数
   変換を行い、輝度信号に対しては前記色差信号に対する
   処理時間分だけの遅延合わせ処理を行うことを特徴とす
   るＲＡＭＤＡＣ装置。
4. 【請求項４】 請求項３記載のＲＡＭＤＡＣ装置におい
   て、 前記周波数変換後の前記エンコード前又は前記エンコー
   ド後の何れかに於いて前記ＮＴＳＣ方式によって定まる
   帯域に前記色差信号を制限することを特徴とするＲＡＭ
   ＤＡＣ装置。
5. 【請求項５】 請求項４記載のＲＡＭＤＡＣ装置におい
   て、 前記輝度信号に対する前記遅延合わせ処理に先立って水
   平エンハンス処理を行うことを特徴とするＲＡＭＤＡＣ
   装置。
6. 【請求項６】 請求項３記載のＲＡＭＤＡＣ装置におい
   て、 前記周波数変換時に於いて前記直線補間と同時に前記色
   差信号を前記ＮＴＳＣ方式によって定まる帯域に制限す
   ることを特徴とするＲＡＭＤＡＣ装置。
7. 【請求項７】 請求項６記載のＲＡＭＤＡＣ装置におい
   て、 前記色副搬送波周波数の４倍の周波数と前記ピクセルク
   ロックの周波数との比をｘ：ｙとすると、 前記色差信号の周波数をｘ倍してｙ個毎にデータを補間
   すると同時に前記ＮＴＳＣ方式によって定まる前記帯域
   制限を行い、その後に前記色差信号の周波数を１／ｙ倍
   することを特徴とするＲＡＭＤＡＣ装置。
8. 【請求項８】 請求項２記載のＲＡＭＤＡＣ装置におい
   て、 前記ＮＴＳＣ方式に対応した前記信号はそのディジタル
   ・アナログ変換時に複合同期信号を付加されて出力され
   ることを特徴とするＲＡＭＤＡＣ装置。
9. 【請求項９】 請求項８記載のＲＡＭＤＡＣ装置におい
   て、 前記ディジタル・アナログ変換を行うＤＡ変換器は前記
   映像信号用の電流源と当該電流源と並列にスイッチを介
   して接続された前記複合同期信号用の別の電流源とを含
   むことを特徴とするＲＡＭＤＡＣ装置。
10. 【請求項１０】 請求項２記載のＲＡＭＤＡＣ装置にお
    いて、 前記色差信号と輝度信号の双方に対して別個に前記周波
    数変換を行い、前記周波数変換後の前記輝度信号と前記
    エンコードにより得られるクロマ信号との加算処理を行
    って得られる複合映像信号を前記ＮＴＳＣ方式に対応し
    た前記信号として出力することを特徴とするＲＡＭＤＡ
    Ｃ装置。
11. 【請求項１１】 請求項２記載のＲＡＭＤＡＣ装置にお
    いて、 前記色差信号と輝度信号の双方に対して別個に前記周波
    数変換を行うと共に、前記ＮＴＳＣ方式に対応した前記
    信号を出力する段階において、 前記周波数変換後の前記輝度信号と前記エンコードによ
    り得られるクロマ信号との加算処理を行って複合映像信
    号を得る加算器と、 前記３原色成分信号の内の第１原色成分信号と前記周波
    数変換後の前記輝度信号とを選択・出力する第１セレク
    タと、 前記３原色成分信号の内の第２原色成分信号と前記複合
    映像信号とを選択・出力する第２セレクタと、 前記３原色成分信号の内の第３原色成分信号と前記クロ
    マ信号とを選択・出力する第３セレクタと、 前記第１セレクタの出力をディジタル・アナログ変換す
    る第１ＤＡ変換器と、 前記第２セレクタの出力をディジタル・アナログ変換す
    る第２ＤＡ変換器と、 前記第２セレクタの出力をディジタル・アナログ変換す
    る第３ＤＡ変換器とを備えたことを特徴とするＲＡＭＤ
    ＡＣ装置。