JPH09146841A - メモリシステム - Google Patents

Abstract

(57)【要約】 【課題】キャッシュメモリを有するメモリシステムの実
装面積、消費電力、コストを削減する。 【解決手段】キャッシュヒット時に、キャッシュメモリ
のデータメモリ部１３に格納されているデータと主記憶
のＤＲＡＭ１７に格納されているデータとを同時アクセ
スし、メモリシステムの出力として、データメモリ部１
３およびＤＲＡＭ１７の出力データ順にセレクタ１５に
より時分割出力している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリシステムに関
し、特にキャッシュメモリを有するメモリシステムに関
する。

【０００２】

【従来の技術】従来、この種のメモリシステムは、主記
憶と、主記憶およびプロセッサ間に小容量の高速ＲＡＭ
からなるキャッシュメモリと、を有し、プロセッサに比
較して動作速度の遅い主記憶とプロセッサとの整合をと
り、プロセッサからみた見掛け上のアクセス時間を改善
できるため、広く用いられている。

【０００３】この従来のメモリシステムは、プロセッサ
からのデータアクセスに対し出力されるべきデータを含
む主記憶ブロックデータがキャッシュメモリに格納され
ている場合、すなわちヒット時にキャッシュメモリのデ
ータをアクセスし出力する。また、プロセッサからのデ
ータアクセスに対し出力されるべきデータを含む主記憶
ブロックデータがキャッシュメモリに格納されていない
場合、すなわちミスヒット時に主記憶のデータをアクセ
スし出力する。

【０００４】図５は、このヒット時に主記憶に代わって
アクセス動作するキャッシュメモリの構成例を示すブロ
ック図である。図５を参照すると、このキャッシュメモ
リは、制御回路５１，タグメモリ部５２，データメモリ
部５３，比較回路５４，セレクタ５５を有するセットア
ソシアティブ方式のキャッシュメモリである。このセッ
トアソシアティブ方式のキャッシュメモリおよび主記憶
は、データをブロック単位で格納し、さらに、それぞれ
が同数の複数セットにそれぞれ分割され、キャッシュメ
モリおよび主記憶の対応するセット同志でデータを送受
信している。したがって、キャッシュメモリおよび主記
憶の入力アドレス信号は、セットアドレス信号，ブロッ
クアドレス信号，ブロック内アドレス信号を有してい
る。

【０００５】これら各ブロックについて説明を続ける。
制御回路５１は、プロセッサから入力アドレス信号，そ
の他の制御信号を受けてキャッシュメモリを構成する他
の各ブロックを制御する制御信号を出力する。

【０００６】タグメモリ部５２は、データメモリ部５３
に格納されている複数セットの主記憶各ブロックのタグ
情報を格納する。これら格納された主記憶各ブロックの
タグ情報は、入力アドレス信号の中のセットアドレス信
号によりアクセスされる。

【０００７】データメモリ部５３は、複数セットの主記
憶各ブロックのデータを格納する。これら格納された主
記憶各ブロックのデータは、入力アドレス信号の中のセ
ットアドレス信号によりアクセスされる。

【０００８】比較回路５４は、タグメモリ部５２からの
タグメモリ出力および入力アドレス信号の中のブロック
アドレス信号を比較し、一致したブロックに対してヒッ
ト信号を出力し、全ブロックが不一致の場合ミスヒット
信号を出力する。

【０００９】セレクタ５５は、データメモリ部５３のデ
ータメモリ出力として出力されている各ブロック・デー
タから、比較回路５４から出力される各ブロックのヒッ
ト信号により１ブロックを選択し、さらに、入力アドレ
ス信号の中のブロック内アドレス信号によりブロック内
の１データを選択し、キャッシュメモリ出力データとし
て出力する。

【００１０】図６は、このキャッシュメモリにおけるヒ
ット時の動作例を示す波形図である。図５〜６を参照し
て、このキャッシュメモリにおけるヒット時の動作を簡
単に説明する。

【００１１】まず、プロセッサからの入力アドレス信号
その他の制御信号を受けて、入力アドレス信号の中のセ
ットアドレス信号により指定されるセットのタグメモリ
部５２のブロック・タグ情報とデータメモリ部５３のブ
ロック・データとがアクセスされ、タグメモリ出力デー
タ，データメモリ出力データとして出力される。

【００１２】次に、比較回路５４において、出力された
タグメモリ出力データとブロック・タグ情報と入力アド
レス信号の中のブロックアドレス信号とが比較され、一
致したブロックに対してヒット信号が出力され、全ブロ
ックが不一致の場合ミスヒット信号が出力される。

【００１３】さらに、セレクタ５５において、データメ
モリ部５３のデータメモリ出力として出力されている各
ブロック・データから、比較回路５４から出力される各
ブロックのヒット信号により１ブロックが選択され、さ
らに、入力アドレス信号の中のブロック内アドレス信号
によりブロック内の１データが選択され、キャッシュメ
モリ出力データとしてプロセッサへ出力される。

【００１４】

【発明が解決しようとする課題】この従来のメモリシス
テムは、キャッシュメモリのタグメモリ部に格納された
主記憶ブロックのタグ情報と入力アドレス信号の中のブ
ロックアドレス信号がヒットしたとき、主記憶データを
アクセスせず、キャッシュメモリのデータメモリ部に格
納された主記憶ブロックのデータを出力する。このた
め、クロック信号ごとにデータ受け付け可能なマイクロ
プロセッサの場合、プロセッサ性能を発揮するため、キ
ャッシュメモリとして高速アクセス可能なサイズの高速
メモリを使用する必要があり、メモリシステムの実装面
積、消費電力、コストを増大させる。また、キャッシュ
メモリとして安価なメモリを使用した場合、メモリシス
テムのアクセス時間が長くなるため、プロセッサ性能に
悪影響を及ぼすなどの問題点がある。

【００１５】したがって、本発明が解決しようとする課
題は、キャッシュメモリを有するメモリシステムの実装
面積、消費電力、コストを削減することにある。

【００１６】

【課題を解決するための手段】そのため、本発明のメモ
リシステムは、主記憶およびキャッシュメモリを有し、
プロセッサからのデータアクセスに対し出力されるべき
データを含む主記憶ブロックデータが前記キャッシュメ
モリに格納されているキャッシュヒット時に、前記キャ
ッシュメモリに格納されているデータと前記主記憶に格
納されているデータとを同時アクセスし、前記キャッシ
ュメモリおよび前記主記憶の出力データ順に時分割出力
している。

【００１７】さらに、前記キャッシュヒット時に時分割
出力される前記キャッシュメモリおよび前記主記憶に格
納されているデータが、前記主記憶の同一ブロックデー
タ内に含まれている。

【００１８】

【発明の実施の形態】次に、本発明について図面を参照
して説明する。

【００１９】図１は、本発明のメモリシステムの第１の
実施形態を示すブロック図である。図１を参照すると、
本実施形態のメモリシステムは、制御回路１１，タグメ
モリ部１２，データメモリ部１３，比較回路１４，セレ
クタ１５を有するセットアソシアティブ方式のキャッシ
ュメモリと、ＤＲＡＭコントローラ１６，ＤＲＡＭ１７
を有する主記憶とから構成されている。これら構成ブロ
ックの中で、制御回路１１，タグメモリ部１２，比較回
路１４については、図５で説明した制御回路５１，タグ
メモリ部５２，比較回路５４と同一であるため重複説明
を省略し、他ブロックについて説明を続ける。

【００２０】データメモリ部１３は、図５で説明したデ
ータメモリ部５３と同じく、主記憶の複数ブロックのデ
ータを格納し、これら複数ブロックの主記憶データは入
力アドレス信号の中のセットアドレス信号によりアクセ
スされる。しかし、格納されるデータが、主記憶ブロッ
クの１部のデータのみである点が異なる。したがって、
データメモリ部のメモリアレー容量が、たとえば図５で
説明したデータメモリ部５３の２分の１以下に縮小され
ている。

【００２１】セレクタ１５は、図５で説明したセレクタ
５５と同じく、データメモリ部１３のデータメモリ出力
として出力されている各ブロック・データから、比較回
路１４から出力される各ブロックのヒット信号により１
ブロックを選択し、さらに、入力アドレス信号の中のブ
ロック内アドレス信号によりブロック内の１データを選
択し、メモリシステム出力データとして出力する。その
あと、ＤＲＡＭ１７内の主記憶ブロックのデータが先行
アクセスされ出力されているＤＲＡＭ出力データを、入
力アドレス信号の中のブロック内アドレス信号により選
択し、メモリシステム出力データとして時分割出力す
る。また、比較回路１４からミスヒット信号が出力され
たとき、ＤＲＡＭ１７内の主記憶ブロックのデータが入
力アドレス信号により通常アクセスされ出力されている
ＤＲＡＭ出力データを選択し、メモリシステム出力デー
タとして出力する。

【００２２】ＤＲＡＭコントローラ１６は、プロセッサ
から入力アドレス信号，その他の制御信号を受けると共
に、比較回路１４からヒット信号を受け、主記憶を構成
するＤＲＡＭ１７に対しＤＲＡＭアドレス信号およびＲ
ＡＳ信号，ＣＡＳ信号などの制御信号を出力し、ＤＲＡ
Ｍ１７のアクセス制御をする。このとき、比較回路１４
からヒット信号が出力された場合、ＲＡＳ信号出力時の
入力アドレス信号のアドレス値にメモリワード長のバイ
ト値（たとえば３２ビット長の場合、４バイト）を加え
たアドレス値に基づいたＤＲＡＭアドレス信号を、ＤＲ
ＡＭ１７に出力する。一方、比較回路１４からミスヒッ
ト信号が出力された場合、プロセッサからの入力アドレ
ス信号に基づいたＤＲＡＭアドレス信号を、ＤＲＡＭ１
７に出力する。

【００２３】ＤＲＡＭ１７は、主記憶のデータ格納部分
であり、一般のＤＲＡＭ用ＬＳＩから構成されている。
ＤＲＡＭコントローラ１６によりアクセス制御され、Ｄ
ＲＡＭ出力データをセレクタ１５に出力する。このと
き、出力されるＤＲＡＭ出力データのメモリワード長
は、たとえばプロセッサのデータバスが３２ビット幅で
ある場合、３２ビットとされることが多い。

【００２４】図２は、図１のメモリシステムにおけるヒ
ット時の動作例を示す波形図である。図１〜２を参照し
て、このメモリシステムにおけるヒット時の動作を説明
する。

【００２５】まず、プロセッサからの入力アドレス信号
（例：０番地）その他の制御信号を受けて、入力アドレ
ス信号の中のセットアドレス信号（例：０，８番地を含
む）より指定されるセットのタグメモリ部１２の各ブロ
ック・タグ情報とデータメモリ部１３の各ブロック・デ
ータとがアクセスされる。同時に、ＤＲＡＭコントロー
ラ１６は、プロセッサから入力アドレス信号，その他の
制御信号を受け、入力アドレス信号（例：０番地）に基
づきＤＲＡＭアドレス信号のロウ・アドレス信号を出力
しＲＡＳ信号を出力する。

【００２６】次に、タグメモリ部１２の各ブロック・タ
グ情報とデータメモリ部１３の各ブロック・データ
（例：０，８番地データを含む）とが、タグメモリ出力
データ，データメモリ出力データとして出力される。そ
の後、比較回路１４において、タグメモリ出力の各ブロ
ック・タグ情報と入力アドレス信号の中のブロックアド
レス信号とが比較され、一致したブロックに対してヒッ
ト信号が出力され、全ブロックが不一致の場合ミスヒッ
ト信号が出力される。同時に、ＤＲＡＭコントローラ１
６は、比較回路１４からヒット信号を受け、ＲＡＳ信号
出力時の入力アドレス信号（例：０番地）のアドレス値
にメモリワード長のバイト値（たとえば３２ビット長の
場合、４バイト）を加えたアドレス値（例：４番地）に
基づきＤＲＡＭアドレス信号のカラム・アドレス信号を
出力しＣＡＳ信号を出力する。これによりＤＲＡＭ１７
のブロック・データ（例：４番地データ）がアクセスさ
れる。

【００２７】さらに、セレクタ１５において、データメ
モリ部１３のデータメモリ出力として出力されている各
ブロック・データ（例：０，８番地データを含む）か
ら、比較回路１４から出力される各ブロックのヒット信
号により１ブロックが選択され、さらに、入力アドレス
信号の中のブロック内アドレス信号（例：０番地）によ
りブロック内の１データ（例：０番地データ）が選択さ
れ、メモリシステム出力データとしてプロセッサへ出力
される。

【００２８】次に、平行してアクセスされていたＤＲＡ
Ｍ１７のブロック・データ（例：４番地データ）がＤＲ
ＡＭ出力データとして出力されると共に、セレクタ１５
において、入力アドレス信号の中のブロック内アドレス
信号（例：４番地）により選択され、メモリシステム出
力データとしてプロセッサへ出力される。同時に、ＤＲ
ＡＭコントローラ１６は、ＲＡＳ信号出力時の入力アド
レス信号（例：０番地）のアドレス値にメモリワード長
のバイト値の３倍を加えたアドレス値（例：Ｃ番地）に
基づきＤＲＡＭアドレス信号のカラム・アドレス信号を
出力しＣＡＳ信号を出力する。これによりＤＲＡＭ１７
のブロック・データ（例：Ｃ番地データ）がアクセスさ
れる。

【００２９】さらに、セレクタ１５において、データメ
モリ部１３のデータメモリ出力として出力されている各
ブロック・データ（例：０，８番地データを含む）か
ら、比較回路１４から出力される各ブロックのヒット信
号により１ブロックが選択され、さらに、入力アドレス
信号の中のブロック内アドレス信号（例：８番地）によ
りブロック内の１データ（例：８番地データ）が選択さ
れ、メモリシステム出力データとしてプロセッサへ出力
される。

【００３０】次に、平行してアクセスされていたＤＲＡ
Ｍ１７のブロック・データ（例：Ｃ番地データ）がＤＲ
ＡＭ出力データとして出力されると共に、セレクタ１５
において、入力アドレス信号の中のブロック内アドレス
信号（例：Ｃ番地）により選択され、メモリシステム出
力データとしてプロセッサへ出力される。

【００３１】以降、プロセッサに対し必要なデータが揃
うまで、上記処理を繰り返す。

【００３２】また、比較回路１４からミスヒット信号が
出力された場合、ＤＲＡＭコントローラ１６は、プロセ
ッサからミスヒット対応の入力アドレス信号を受け、こ
の入力アドレス信号に基づいたＤＲＡＭアドレス信号
を、ＤＲＡＭ１７に出力する。このＤＲＡＭアドレス信
号により、ＤＲＡＭ１７内の主記憶ブロックのデータが
通常アクセスされ出力される。セレクタ１５は、ＤＲＡ
Ｍ出力データを選択し、メモリシステム出力データとし
て出力する。

【００３３】本実施形態のメモリシステムの場合、キャ
ッシュヒット時に、データメモリ部１３に格納されてい
るデータとＤＲＡＭ１７に格納されているデータとを同
時アクセスし、データメモリ部１３およびＤＲＡＭ１７
の出力データ順に、交互に時分割出力しているため、デ
ータメモリ部１３を構成する高速メモリ容量を半減する
ことができる。

【００３４】図３は、本発明のメモリシステムの第２の
実施形態を示すブロック図である。図２を参照すると、
本実施形態のメモリシステムは、制御回路３１，タグメ
モリ部３２，データメモリ部３３，比較回路３４，セレ
クタ３５を有するセットアソシアティブ方式のキャッシ
ュメモリと、ＤＲＡＭコントローラ３６，シンクロナス
ＤＲＡＭ３７を有する主記憶とから構成されている。図
１で説明した第１の実施形態のメモリシステムと比較す
ると、ブロック・レベル上の構成は、図１と同じであ
り、主記憶のデータ格納部分がシンクロナスＤＲＡＭ用
ＬＳＩから構成されていることが主な相違点である。こ
の主な相違点に伴って、データメモリ部３３，セレクタ
３５，ＤＲＡＭコントローラ３６，シンクロナスＤＲＡ
Ｍ３７の各ブロック内の構成または機能にも若干の差違
が生じる。したがって、これら各ブロック内の構成また
は機能の若干の差違を含めて、本実施形態のメモリシス
テムの動作を説明することにする。

【００３５】図４は、図３のメモリシステムにおけるヒ
ット時の動作例を示す波形図である。図３〜４を参照し
て、このメモリシステムにおけるヒット時の動作を説明
する。

【００３６】まず、プロセッサからの入力アドレス信号
（例：０番地）その他の制御信号を受けて、入力アドレ
ス信号の中のセットアドレス信号（例：０，４番地を含
む）より指定されるセットのタグメモリ部３２の各ブロ
ック・タグ情報とデータメモリ部３３の各ブロック・デ
ータとがアクセスされる。同時に、ＤＲＡＭコントロー
ラ３６は、プロセッサから入力アドレス信号，その他の
制御信号を受け、入力アドレス信号（例：０番地）に基
づきＤＲＡＭアドレス信号のロウ・アドレス信号を出力
しＲＡＳ信号を出力する。

【００３７】次に、タグメモリ部３２の各ブロック・タ
グ情報とデータメモリ部３３の各ブロック・データ
（例：０，４番地データを含む）とが、タグメモリ出力
データ，データメモリ出力データとして出力される。そ
の後、比較回路３４において、タグメモリ出力の各ブロ
ック・タグ情報と入力アドレス信号の中のブロックアド
レス信号とが比較され、一致したブロックに対してヒッ
ト信号が出力され、全ブロックが不一致の場合ミスヒッ
ト信号が出力される。同時に、ＤＲＡＭコントローラ３
６は、比較回路３４からヒット信号を受け、ＲＡＳ信号
出力時の入力アドレス信号（例：０番地）のアドレス値
にメモリワード長のバイト値（たとえば３２ビット長の
場合、４バイト）の２倍を加えたアドレス値（例：８番
地）に基づきＤＲＡＭアドレス信号のカラム・アドレス
信号を出力しＣＡＳ信号を出力する。これによりシンク
ロナスＤＲＡＭ３７のブロック・データ（例：８番地以
降のデータ）がアクセスされる。

【００３８】さらに、セレクタ３５において、データメ
モリ部３３のデータメモリ出力として出力されている各
ブロック・データ（例：０，４番地データを含む）か
ら、比較回路３４から出力される各ブロックのヒット信
号により１ブロックが選択され、さらに、入力アドレス
信号の中のブロック内アドレス信号（例：０番地）によ
りブロック内の１データ（例：０番地データ）が選択さ
れ、メモリシステム出力データとしてプロセッサへ出力
される。

【００３９】次に、セレクタ３５において、データメモ
リ部３３のデータメモリ出力として出力されている各ブ
ロック・データ（例：０，４番地データを含む）から、
比較回路３４から出力される各ブロックのヒット信号に
より１ブロックが選択され、さらに、入力アドレス信号
の中のブロック内アドレス信号（例：４番地）によりブ
ロック内の１データ（例：４番地データ）が選択され、
メモリシステム出力データとしてプロセッサへ出力され
る。同時に、平行してアクセスされていたシンクロナス
ＤＲＡＭ３７のブロック・データ（例：８番地データ）
がＤＲＡＭ出力データとして出力される。

【００４０】次に、セレクタ３５において、ＤＲＡＭ出
力データの１クロック遅延データ（例：８番地データ）
が入力アドレス信号の中のブロック内アドレス信号
（例：８番地）により選択され、メモリシステム出力デ
ータとしてプロセッサへ出力される。同時に、平行して
アクセスされていたシンクロナスＤＲＡＭ３７のブロッ
ク・データ（例：Ｃ番地データ）がＤＲＡＭ出力データ
として出力される。

【００４１】次に、セレクタ３５において、ＤＲＡＭ出
力データの１クロック遅延データ（例：Ｃ番地データ）
が入力アドレス信号の中のブロック内アドレス信号
（例：Ｃ番地）により選択され、メモリシステム出力デ
ータとしてプロセッサへ出力される。

【００４２】以降、プロセッサに対し必要なデータが揃
うまで、上記処理を繰り返す。

【００４３】また、比較回路３４からミスヒット信号が
出力された場合、ＤＲＡＭコントローラ３６は、プロセ
ッサからミスヒット対応の入力アドレス信号を受け、こ
の入力アドレス信号に基づいたＤＲＡＭアドレス信号
を、シンクロナスＤＲＡＭ３７に出力する。このＤＲＡ
Ｍアドレス信号により、シンクロナスＤＲＡＭ３７内の
主記憶ブロックのデータ（例：０番地以降のデータ）が
連続アクセスされ出力される。セレクタ３５は、ＤＲＡ
Ｍ出力データを選択し、メモリシステム出力データとし
て出力する。

【００４４】本実施形態のメモリシステムの場合、シン
クロナスＤＲＡＭ３７はクロック毎の連続アクセスが可
能であるため、データメモリ部３３にキャッシュヒット
時の最初のアクセス分のみのデータを格納することによ
り、メモリシステムとしての見掛け上のアクセス時間を
改善できる。このため、データメモリ部１３を構成する
高速メモリ容量が著しく削減できる。

【００４５】

【発明の効果】以上説明したように、本発明のメモリシ
ステムは、キャッシュヒット時に、キャッシュメモリに
格納されているデータと主記憶に格納されているデータ
とを同時アクセスし、キャッシュメモリおよび主記憶の
出力データ順に時分割出力しているため、メモリシステ
ムとしての見掛け上のアクセス時間を維持しながら、キ
ャッシュメモリのデータメモリ部の高速メモリ容量を著
しく削減できる。

【００４６】また、キャッシュメモリを有するメモリシ
ステム全体の実装面積，消費電力，コストを削減できる
等の効果がある。

【図面の簡単な説明】

【図１】本発明のメモリシステムの第１の実施形態を示
すブロック図である。

【図２】図１のメモリシステムの動作例を示す波形図で
ある。

【図３】本発明のメモリシステムの第２の実施形態を示
すブロック図である。

【図４】図３のメモリシステムの動作例を示す波形図で
ある。

【図５】従来のメモリシステムのキャッシュメモリ部分
を示すブロック図である。

【図６】図５のキャッシュメモリの動作例を示す波形図
である。

【符号の説明】

１１，３１，５１ 制御回路 １２，３２，５２ タグメモリ部 １３，３３，５３ データメモリ部 １４，３４，５４ 比較回路 １５，３５，５５ セレクタ １６，３６ ＤＲＡＭコントローラ １７ ＤＲＡＭ ３７ シンクロナスＤＲＡＭ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 主記憶およびキャッシュメモリを有し、
   プロセッサからのデータアクセスに対し出力されるべき
   データを含む主記憶ブロックデータが前記キャッシュメ
   モリに格納されているキャッシュヒット時に、前記キャ
   ッシュメモリに格納されているデータと前記主記憶に格
   納されているデータとを同時アクセスし、前記キャッシ
   ュメモリおよび前記主記憶の出力データ順に時分割出力
   することを特徴とするメモリシステム。
2. 【請求項２】 前記キャッシュヒット時に時分割出力さ
   れる前記キャッシュメモリおよび前記主記憶に格納され
   ているデータが、前記主記憶の同一ブロックデータ内に
   含まれている、請求項１記載のメモリシステム。