JPH09147596A - 半導体試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 試験時間が短い半導体試験装置を提供する。 【解決手段】 制御部１は、第１回目の解析時にはアド
レス発生回路３５によってフェイルメモリ３４の全アド
レスにアクセスするとともにインデックスメモリ４によ
って不良メモリセルのアドレスを記憶し、第２回目以降
の解析時にはインデックスメモリ４に記憶したアドレス
のみにアクセスする。したがって、第２回目以降の解析
時にもフェイルメモリ３４の全アドレスにアクセスして
いた従来に比べ、試験時間が短縮化される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体試験装置に
関し、特に、半導体記憶装置の各メモリセルが正常であ
るか不良であるかを判定し判定結果を解析する半導体試
験装置に関する。

【０００２】

【従来の技術】図３は、従来の半導体試験装置の構成を
示すブロック図、図４は、その動作を示すフローチャー
トである。

【０００３】図３を参照して、この半導体試験装置は、
制御部３１、テスト部３２および不良計数部３３を備
え、不良計数部３３は、フェイルメモリ３４、アドレス
発生回路３５、セレクタ３６、行マスクメモリ３７、列
マスクメモリ３８、ＡＮＤゲート３９，４０、行フェイ
ルビットカウンタ４１および列フェイルビットカウンタ
４２を含む。

【０００４】制御部３１は、半導体試験装置全体を制御
するとともに、不良計数部３３の計数結果を解析して被
試験半導体メモリ（以下、ＭＵＴと称す）３０のスペア
ラインによって救済すべき行、列を決定する。

【０００５】テスト部３２は、テストプログラムに従っ
てＭＵＴ３０にデータ、アドレス、制御信号などを含む
試験信号を出力し、ＭＵＴ３０の各メモリセルに対して
データの書込／読出を行ない、各メモリセルが正常であ
るか不良であるかを判定する。そして、テスト部３２
は、判定結果に基づいて各メモリセルのフェイルデータ
（正常である場合は「０」、不良である場合は「１」）
をそのメモリセルのアドレスとともにフェイルメモリ３
４に与える。

【０００６】フェイルメモリ３４は、ＭＵＴ３０の各メ
モリセルに対応する記憶領域を含み、テスト部３２から
与えられたアドレスの記憶領域に対応のメモリセルのフ
ェイルデータを記憶する。すなわち、フェイルメモリ３
４にはＭＵＴ３０の不良メモリセル分布情報（フェイル
ビットマップ）が格納される。

【０００７】アドレス発生回路３５は、ＭＵＴ３０の全
メモリセルのフェイルデータがフェイルメモリ３４に格
納された後の不良解析時に、セレクタ３６を介してフェ
イルメモリ３４に読出アドレスを与える。このアドレス
は同時にマスクメモリ３７，３８およびフェイルビット
カウンタ４１，４２にも与えられる。セレクタ３６は、
テスト部３２の判定時にテスト部３２から出力されるア
ドレスを通過させ、不良解析時にはアドレス発生回路３
５から出力されるアドレスを通過させる。

【０００８】行マスクメモリ３７は、ＭＵＴ３０の各メ
モリセルに対応する記憶領域を有し、各メモリセルに対
するマスクデータ（スペアラインによる救済が決定され
た行に含まれるメモリセルに対しては「０」、それ以外
のメモリセルに対しては「１」）を対応の記憶領域に記
憶する。列マスクメモリ３８は、ＭＵＴ３０の各メモリ
セルに対応する記憶領域を有し、各メモリセルに対する
マスクデータ（スペアラインによる救済が決定された列
に含まれるメモリセルに対しては「０」、それ以外のメ
モリセルに対して「１」）を対応の記憶領域に記憶す
る。

【０００９】ＡＮＤゲート３９は、フェイルメモリ３４
から読出されたフェイルデータと行マスクメモリ３７か
ら読出されたマスクデータとの論理積信号を行フェイル
ビットカウンタ４１に与える。ＡＮＤゲート４０は、フ
ェイルメモリ３４から読出されたフェイルデータと列マ
スクメモリ３８から読出されたマスクデータとの論理積
信号を列フェイルビットカウンタ４２に与える。すなわ
ち、ＡＮＤゲート３９，４０は、マスクメモリ３７，３
８からマスクデータ「１」が読出された場合はフェイル
データをそのまま通過させ、マスクメモリ３７，３８か
らマスクデータ「０」が読出された場合はフェイルデー
タを「０」に変換する。

【００１０】行フェイルビットカウンタ４１は、ＡＮＤ
ゲート３９を通過したフェイルデータ「１」と、そのフ
ェイルデータ「１」が記憶されていたメモリセルのアド
レスとに基づいて、ＭＵＴ３０の行ごとの不良メモリセ
ル数（フェイルセル数）をカウントする。列フェイルビ
ットカウンタ４２は、ＡＮＤゲート４０を通過したフェ
イルデータ「１」と、そのフェイルデータ「１」が記憶
されていたメモリセルのアドレスとに基づいて、ＭＵＴ
３０の列ごとの不良メモリセル数をカウントする。

【００１１】次に、この半導体試験装置の動作について
説明する。図４を参照して、制御部３１は、ステップＳ
３１においてマスクメモリ３７，３８およびカウンタ４
１，４２をクリアする。次いで制御部３１は、ステップ
Ｓ３２において、テスト部３２によってＭＵＴ３０の各
メモリセルをテストすると同時に、テストした各メモリ
セルのフェイルデータをフェイルメモリ３４に格納す
る。

【００１２】ＭＵＴ３０の全メモリセルのフェイルデー
タをフェイルメモリ３４に格納した後、制御部３１は、
ステップＳ３３においてアドレス発生回路３５によりフ
ェイルメモリ３４の各記憶領域にアドレス順にアクセス
し各記憶領域に記憶されたフェイルデータを読出す。

【００１３】次に制御部３１は、ステップＳ３４におい
て、フェイルメモリ３４から読出したフェイルデータと
マスクメモリ３７，３８から読出したマスクデータとに
基づいて、カウンタ４１，４２によって行、列ごとの不
良メモリ数をカウントする。

【００１４】次に制御部３１は、ステップＳ３５におい
てフェイルメモリ３４からのフェイルデータの読出が完
了したか否かを判別し、完了していない場合は再びステ
ップＳ３３に戻り、完了した場合はステップＳ３６にお
いてカウンタ４１，４２によってカウントした行、列ご
との不良メモリセル数を解析し、スペアラインによって
救済すべき行、列を決定する。

【００１５】次いで制御部３１は、ステップＳ３７にお
いてすべての不良メモリセルの救済が完了したか否かを
判別し、完了した場合は試験を終了し、完了していない
場合はステップＳ３８において救済用のスペアラインが
残っているか否かを判別する。そして制御部３１は、ス
ペアラインが残っていない場合は試験を終了し、スペア
ラインが残っている場合はステップＳ３９において、マ
スクメモリ３８，３９の救済行、列に対応する記憶領域
にマスクデータ「０」を書込んだ後、再度ステップＳ３
３に戻る。

【００１６】すなわち、ＭＵＴ３０のすべての不良メモ
リセルがスペアラインによって救済されるか、スペアラ
インがなくなるまでステップＳ３３〜Ｓ３９が繰り返さ
れて、ＭＵＴ３０についての試験が終了する。

【００１７】

【発明が解決しようとする課題】このように、従来の半
導体試験装置にあっては、フェイルメモリ３４の全記憶
領域に何回もアクセスしてフェイルデータの読出を行な
っていたので、ＭＵＴ３０のメモリセル数が増大すると
試験時間が長くなるという問題があった。

【００１８】それゆえ、この発明の主たる目的は、試験
時間が短い半導体試験装置を提供することである。

【００１９】

【課題を解決するための手段】この発明に係る半導体試
験装置は、半導体記憶装置の各メモリセルが正常である
か不良であるかを判定し判定結果を解析する半導体試験
装置であって、第１の記憶手段、第１の読出手段、第２
の記憶手段、第２の読出手段、および解析手段を備え
る。第１の記憶手段は、半導体記憶装置の各メモリセル
の判定結果をメモリセルのアドレス順に記憶する。第１
の読出手段は、第１回目の解析時に半導体記憶装置の全
メモリセルの判定結果を第１の記憶手段から読出す。第
２の記憶手段は、第１の記憶手段から第１の読出手段に
よって読出されたメモリセルの判定結果が不良であるこ
とに応じてそのメモリセルのアドレスを記憶する。第２
の読出手段は、第２回目以降の解析時に第２の記憶手段
からメモリセルのアドレスを読出し、読出したアドレス
のメモリセルの判定結果を第１の記憶手段から読出す。
解析手段は、第１および第２の読出手段の読出結果を解
析して、半導体記憶装置のスペアラインによって救済す
べき行、列を決定する。

【００２０】この半導体試験装置では、第１回目の解析
時にすべてのメモリセルの判定結果が読出されるととも
に不良メモリセルのアドレスが記憶され、第２回目以降
の解析時には記憶したアドレスのメモリセルすなわち不
良メモリセルの判定結果のみが読出される。したがっ
て、第２回目以降の解析時にもすべてのメモリセルの判
定結果が読出されていた従来に比べ、試験時間が短縮化
される。

【００２１】また好ましくは、解析手段は計数手段およ
び決定手段を含む。計数手段は、第１および第２の読出
手段の読出結果に基づいて、半導体記憶装置の行、列ご
との不良メモリセル数を計数する。決定手段は、計数手
段の計数結果に基づいて、半導体記憶装置のスペアライ
ンによって救済すべき行、列を決定する。これにより、
解析手段が容易に構成される。

【００２２】また好ましくは、さらに第３の記憶手段お
よび変換手段が設けられる。第３の記憶手段は、解析手
段によってスペアラインによる救済が決定された行、列
に含まれるメモリセルのアドレスを記憶する。変換手段
は、第２の読出手段によって第２の記憶手段から読出さ
れたアドレスが第３の記憶手段に記憶されたアドレスと
一致したことに応じて、第２の読出手段によって第１の
記憶手段から読出されたメモリセルの判定結果を不良か
ら正常に変換して解析手段に与える。これにより、スペ
アラインによって救済された不良メモリセルは、正常な
メモリセルになったものと擬制される。

【００２３】

【発明の実施の形態】図１は、この発明の一実施の形態
による半導体試験装置の構成を示すブロック図、図２
は、その動作を示すフローチャートである。

【００２４】図１を参照して、この半導体試験装置は、
制御部１、テスト部３２および不良計数部２を備え、不
良計数部２は、カウンタ３、インデックスメモリ４、セ
レクタ５、フェイルメモリ３４、アドレス発生回路３
５、行マスクメモリ３７、列マスクメモリ３８、ＡＮＤ
ゲート３９，４０、行フェイルビットカウンタ４１およ
び列フェイルビットカウンタ４２を含む。テスト部３
２、フェイルメモリ３４、アドレス発生回路３５、マス
クメモリ３７，３８、ＡＮＤゲート３９，４０およびフ
ェイルビットカウンタ４１，４２は、図３で説明したも
のと同じであるので説明は省略される。

【００２５】カウンタ３は、第１回目の解析時に、フェ
イルメモリ３４から読出されたフェイルデータ「１」を
カウントし、そのカウント値によってインデックスメモ
リ４に書込アドレスを与える。またカウンタ３は、第２
回目以降の解析時に、インデックスメモリ４に読出アド
レスを与える。

【００２６】インデックスメモリ４は、第１回目の解析
時に、フェイルメモリ３４からフェイルデータ「１」が
読出されたことに応じて、カウンタ３によって指定され
たアドレスにアドレス発生回路３５から出力されたアド
レスを記憶する。したがって、インデックスメモリ４に
は、不良メモリセルのアドレス（フェイルセルアドレ
ス）が順次格納される。また、インデックスメモリ４
は、第２回目以降の解析時に、記憶した不良メモリセル
のアドレスを読出アドレスとしてセレクタ５を介してフ
ェイルメモリ３４に与える。このアドレスは同時にマス
クメモリ３７，３８およびカウンタ４１，４２にも与え
られる。

【００２７】セレクタ５は、テスト部３２の判定時には
テスト部３２から出力されたアドレスを通過させ、第１
回目の解析時にはアドレス発生回路３５から出力された
アドレスを通過させ、第２回目以降の解析時にはインデ
ックスメモリ４から読出されたアドレスを通過させる。

【００２８】次に、この半導体試験装置の動作について
説明する。図２を参照して、制御部１は、ステップＳ１
においてマスクメモリ３７，３８およびカウンタ４１，
４２をクリアする。次いで制御部１は、ステップＳ２に
おいて、テスト部３２によってＭＵＴ３０の各メモリセ
ルをテストすると同時に、テストした各メモリセルのフ
ェイルデータをフェイルメモリ３４に格納する。

【００２９】ＭＵＴ３０の全メモリセルのフェイルデー
タをフェイルメモリ３４に格納した後、制御部１は、ス
テップＳ３においてアドレス発生回路３５によりフェイ
ルメモリ３４の各記憶領域にアドレス順にアクセスし各
記憶領域に記憶されたフェイルデータを読出す。

【００３０】次に制御部１は、ステップＳ４において、
フェイルメモリ３４から読出したフェイルデータとマス
クメモリ３７，３８から読出したマスクデータとに基づ
いて、カウンタ４１，４２によって行、列ごとの不良メ
モリセル数をカウントする。このときフェイルメモリ３
４から読出されたフェイルデータが「１」の場合、カウ
ンタ３で指定されるインデックスメモリ４のアドレス
に、アドレス発生回路３５から出力されたフェイルセル
アドレスが格納される。

【００３１】次に制御部１は、ステップＳ５においてフ
ェイルメモリ３４からのフェイルデータの読出が完了し
たか否かを判別し、完了していない場合は再びステップ
Ｓ３に戻り、完了した場合はステップＳ６においてカウ
ンタ４１，４２によってカウントした行、列ごとの不良
メモリセル数を解析し、スペアラインによって救済すべ
き行、列を決定する。

【００３２】次いで制御部１は、ステップＳ７において
すべての不良メモリセルの救済が完了したか否かを判別
し、完了した場合は試験を終了し、完了していない場合
はステップＳ８において救済用のスペアラインが残って
いるか否かを判別する。そして制御部１は、スペアライ
ンが残っていない場合は試験を終了し、スペアラインが
残っている場合はステップＳ９において、マスクメモリ
３８，３９の救済行、列に対応する記憶領域にマスクデ
ータ「０」を書込む。

【００３３】次に制御部１は、ステップＳ１０において
カウンタ３によりインデックスメモリ４の各記憶領域に
アドレス順にアクセスしてフェイルセルアドレスを読出
し、読出したフェイルセルアドレスを読出アドレスとし
てフェイルメモリに与えてフェイルデータを読出す。次
いで制御部１は、ステップＳ１１において、フェイルメ
モリ３４から読出したフェイルデータとマスクメモリ３
７，３８から読出したマスクデータとに基づいて、行、
列ごとの不良メモリセル数をカウントする。

【００３４】次に制御部１は、ステップＳ１２において
フェイルメモリ３４からのフェイルデータの読出が完了
したか否かを判別し、完了していない場合は再びステッ
プＳ１０に戻り、完了している場合は再びステップＳ６
に戻る。

【００３５】すなわち、ＭＵＴ３０のすべての不良メモ
リセルがスペアラインによって救済されるかスペアライ
ンがなくなるまでステップＳ６〜Ｓ１２が繰り返され
て、ＭＵＴ３０についての試験が終了する。

【００３６】以上のように、この実施の形態では、第１
回目の解析時にフェイルセルアドレスがインデックスメ
モリ４に記憶され、第２回目以降の解析時にはフェイル
セルアドレスのフェイルデータのみが読出される。した
がって、第２回目以降の解析時においてもすべてのアド
レスのフェイルデータが読出されていた従来に比べ、試
験時間が短縮化される。

【図面の簡単な説明】

【図１】 この発明の一実施の形態による半導体試験装
置の構成を示すブロック図である。

【図２】 図１に示した半導体試験装置の動作を示すフ
ローチャートである。

【図３】 従来の半導体試験装置の構成を示すブロック
図である。

【図４】 図３に示した半導体試験装置の動作を示すフ
ローチャートである。

【符号の説明】

１ 制御部、２ 不良計数部、３ カウンタ、４ イン
デックスメモリ、５セレクタ、３０ 被試験半導体メモ
リ（ＭＵＴ）、３１ 制御部、３２ テスト部、３３
不良計数部、３４ フェイルメモリ、３５ アドレス発
生回路、３６セレクタ、３７ 行マスクメモリ、３８
列マスクメモリ、３９，４０ ＡＮＤゲート、４１ 行
フェイルビットカウンタ、４２ 列フェイルビットカウ
ンタ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体記憶装置の各メモリセルが正常で
   あるか不良であるかを判定し判定結果を解析する半導体
   試験装置であって、 前記半導体記憶装置の各メモリセルの判定結果をメモリ
   セルのアドレス順に記憶する第１の記憶手段、 第１回目の解析時に前記半導体記憶装置の全メモリセル
   の判定結果を前記第１の記憶手段から読出す第１の読出
   手段、 前記第１の記憶手段から前記第１の読出手段によって読
   出されたメモリセルの判定結果が不良であることに応じ
   て該メモリセルのアドレスを記憶する第２の記憶手段、 第２回目以降の解析時に前記第２の記憶手段から前記メ
   モリセルのアドレスを読出し、読出したアドレスのメモ
   リセルの判定結果を前記第１の記憶手段から読出す第２
   の読出手段、および前記第１および第２の読出手段の読
   出結果を解析して、前記半導体記憶装置のスペアライン
   によって救済すべき行、列を決定する解析手段を備え
   る、半導体試験装置。
2. 【請求項２】 前記解析手段は、 前記第１および第２の読出手段の読出結果に基づいて、
   前記半導体記憶装置の行、列ごとの不良メモリセル数を
   計数する計数手段、および前記計数手段の計数結果に基
   づいて、前記半導体記憶装置のスペアラインによって救
   済すべき行、列を決定する決定手段を含む、請求項１に
   記載の半導体試験装置。
3. 【請求項３】 さらに、前記解析手段によってスペアラ
   インによる救済が決定された行、列に含まれるメモリセ
   ルのアドレスを記憶する第３の記憶手段、および前記第
   ２の読出手段によって前記第２の記憶手段から読出され
   たアドレスが前記第３の記憶手段に記憶されたアドレス
   と一致したことに応じて、前記第２の読出手段によって
   前記第１の記憶手段から読出されたメモリセルの判定結
   果を不良から正常に変換して前記解析手段に与える変換
   手段を備える、請求項１または２に記載の半導体試験装
   置。