JPS6168800A - メモリ試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体素子の試験装置に係り、さらに詳しく
は、各種半導体メモリの不良ビットの救済を容易にする
メモリ試験装置に関するものである。

〔発明の背景〕

半導体素子、例えば、半導体メモリはその良否を試験す
るため、試験装置により試験することが行なわれる。一
般に、この種の試験装置は、２５６ＫＤＲＡＭ、６４Ｋ
Ｓ−ＲＡＭ等の不良ビットの救済機能を持つデバイスを
対象としており、冗長線を決定する上で試験結果をフェ
イルメモリに全面記憶し、これを読出してフェイル解析
を行なう方式をとっている。

この救済線解析時の条件の１つに、被試験メモリの内部
セル構成（マット構成）に応じた救済線判定を行なう必
要がある。本発明は、その救済線判定を容易にするため
のメモリ試験装置に関するものである。

第１図は従来のこの種の半導体メモリ試験装置について
説明したものであって、第１図に示すように、パターン
発生器１からアドレスおよびテストパターンを出力させ
、この信号を被試験メモリ２に供給し、そのパターン信
号を被試験メモリ２に一旦記憶したのち、その記憶内容
を読出しながら試験パターン発生器１から出力される期
待値と比較器３で比較し、記憶内容と期待値が一致して
いるか否かによって、被試験メモリ２の良否を判定し、
そのメモリの出力ビツト幅に対応した不良情報をフェイ
ルメモリ４の１アドレスに記憶するようにして行なわれ
る。

従来この種の試験装置では、不良ビットの救済解析時に
は、このフェイルメモリ４の各メモリブロックから「１
」又は「○」の不良情報を並列的に読出し、解析用のコ
ンピュータ５により行なわれている。

あるいは、不良情報の書込み時と同じデータ幅で読出し
を行ない、救済線判定の為の行カウントや列カウント等
を行なうようにしている。

このため、被試験メモリの各ワード内の特定ビット系列
の解析を行なう場合、即ち、メモリセルのマット対応ご
とに解析する場合、コンピュータにより、複数ビットを
１ビツトずつ分解してマット構成単位に組替える必要が
生じ、ビット幅が大きくなる程、解析処理時間に多少な
りとも時間を要する欠点がある。

〔発明の目的〕

本発明の目的は、前記した従来技術における問題点を除
去することにあり、多ビツト構成メモリに対する不良ビ
ットの救済線を短時間で決定するのに好適なメモリ試験
装置を提供するにある。

〔発明の概要〕

本発明の特徴は、複数のフェイルメモリブロックの読出
し端子に、被試験メモリの１ワードが複数のビット構成
の試験結果を出力し、そのワード内の特定ビット系列の
データを任意に選択する手段と、複数のビット構成に対
応して並列的に読出す手段と、被試験メモリのビット構
成幅に無関係に複数ビット幅単位で読出す手段とを設け
、フェイルメモリからの読出し時に、マット単位と対応
している複数ビット構成メモリの各ビット単位の読出し
ができるようにした点である。

〔発明の実施例〕

以下、第２図、第３図に従って本発明を説明する。第２
図はメモリ試験装置の全体的構成図であり、第３図は第
２図のメモリ切出部の詳細回路構成図である。第２図に
おいて、２１はパターン発生器、２２は被試験メモリ、
２３はパターン発生器２１の出力と被試験メモリ２２と
の出力を比較判定する比較器、３４はフェイルメモリ、
３５はコンピュータ、３６はデータディストリビュータ
、３７ハマルチプレクサ、３８はアドレスシフタ、３９
はメモリ選択器、４０はアドレスディストリビュータ、
４１はメモリ切出部、４２は不良解析部、４３はデータ
処理部、４４はアドレス発生器、４５は命令レジスタ、
４６．４７．．４８は切替器を示す。

第１図において、まず、書込み系について説明する１図
に示す被試験メモリ２２にアドレスを指定して、テスト
パターンを書込み、しかるのち、その各出力データにつ
いて、比較器３３が上記のテスト用の書込みデータを期
待値として比較２判定を行ない、その結果をフェイルメ
モリ３４に書込む。

このとき、被試験メモリ２２が複数ビット構成のメモリ
の場合、比較器３３の出力データは、フェイルメモリ３
４内の各メモリブロックに、データディストリビュータ
３６によってワード単位に分配されて記憶される。

一方、フェイルメモリ３４の書込みアドレスは、マルチ
プレクサ３７でパターン発生器２１側のアドレスに切替
えられており、アドレスシフタ３８により多ビツト構成
のメモリのワード数に応じて入力アドレスをシフトし、
メモリ選択器３９に与える下位アドレスＡＬ及びフェイ
ルメモリアドレスＡ、を生成する。このシフタは、メモ
リブロックの切分けを行なうメモリ選択器３９の入力ア
ドレス数を制御することにより、各種多ビツト構成メモ
リに対処容易となる。なお、アドレスディストリビュー
タ４０はメモリ選択器３９で選択された各選択信号によ
り、メモリブロックと被試験メモリのワード数との対応
をとるものである。また、フェイルメモリ３４のアドレ
ス入力に、アドレスシフタ３８からの上位アドレスＡＨ
が直接与えられ、データ入力端子に予め設定されている
不良信号の論理「１」又は「０」をフェイルメモリ３４
に書込むことによって、試験結果の記憶が行なわれる。

なお、データデイストリビュータ３６及びアドレスディ
ストリビュータ４０は、論理的な組合せ回路で容易に実
現できる６次に、不良ビットの救済線判定を行なう為の
フェイルデータの読出し系の動作を説明する。

一般に、多ビツト構成の被試験メモリは１ワードを構成
するビット数に比例して、メモリ素子内部のメモリセル
ブロック数であるマット構成数が決められており、不良
ビットの救済線はこのマットごとに数本セル内に用意さ
れている。例えば、１ワードが８ビツト構成のメモリの
場合、マット数は１６マツトあり、救済線はこの各マッ
トごとに１本用意されている。そして、８ビツトの各ビ
ットは２組のマットに１対１に対応している。従って、
救済線を決める不良解析では、マット単位、即ち、ワー
ド内のビット単位で読出しを行なうことにより、後の救
済線判定が容易となる。

フェイルメモリ３４からの読出しは、第２図に於てフェ
イルメモリ３４の出力端子Ｄｏから、メモリ切出部４１
に読出し、ここで解析処理用のマット単位に対応したワ
ード内の特定ビット系列を選択し、所定のバス上に出力
する。不良解析部４２のデータ処理部４３では、このバ
ス上の所定ビットのデータを取出してマットごとの行ラ
インのカウントや列ラインのカウントを実行し、フェイ
ル解析処理を行なう。

救済線の判定は上記解析データに基づきコンピュータで
判定条件等を考慮して、最終決定される。

解析時の読出アドレスは、アドレス発生器４４のアドレ
ス、またはコンピュータからのアドレスがマルチプレク
サ３７によって、試験時と切替えられてフェイルメモリ
３４に与えられる。また、各種切替モードの設定はコン
ピュータ３５側から、命令レジスタ４５の書き替えによ
り行なわれ、各ユニットの制御を行なう。制御信号ＡＬ
Ｌは、メモリ選択信゛号を制御しコンピュータ３５から
フェイルメモリ３４をデータバス幅の単位でダイレクト
アクセスする場合に使用される。Ｉ１０モード制御信号
は被試験メモリのビット構成数を指定し、Ｉ１０ビット
指定は１ワード内の任意ビットを指定するものである。

次に、メモリ切出部４１の各種読出し動作を第３図に基
づいて説明する。

第３図において５０〜５５は出カバソファ、５６はデコ
ーダ、５７〜５９は出カバソファ、６０〜６３はゲート
を示す。

まず、多ビツト構成の被試験メモリが１ビツト出力（１
工／○）メモリのとき、フェイルメモリ３４には試験結
果がテストアドレスと対応してメモリブロックに記憶さ
れており、４１１０の場合は。

フェイルメモリ３４のメモリブロックＦＤＯ〜ＦＤ３と
ＦＤ４〜ＦＤ７．ＦＤ８〜ＦＤＩＩ、　ＦＤ１２〜ＦＤ
１５の並びで各４　ｂｉｔ単位で順次各メモリブロック
に記憶されており、また８Ｉ１０の場合は、フェイルメ
モリ３４のメモリブロックＦＤＯ−ＦＤ７とＦＤ８〜Ｆ
Ｄ１５の並びで８ビット単位で順次深さ方向に記憶され
ている。これらのデータの読出しは、１つは１ワード内
の特定ビット系列の読出しともう１つは工／○構成幅単
位の並列読出しと、さらにメモリブロックの全ビット単
位の読出しが各指定によって行なわれる。

まず、ワード内のビット単位の読出しはアドレス発生器
４４から、解析を行なうマット内のアドレスを順次発生
し、ｌｌ１０の場合、第２図のアドレスシフタ３８の出
力アドレスＡＬにより、メモリブロック内の呂カデータ
ＦＤＯ〜ＦＤ１５をマルチプレクサ４９により、アドレ
スが変化するごとに１ビツトずつ切替えてＦＤＯ，ＦＤ
Ｉ、・・・ＦＤ１５が読出され、出力バッファ５０から
データバス上のＤＯビット上に出力され、マルチプレク
サ５１によりＩ１０ビット指定の０ビツト指定によりＤ
ｏデータバス上に出力されているＦＤＯ−ＦＤ１５のい
ずれかの試験結果がデータ処理部４３に取込まれる。

次に、４Ｉ１０の場合はアドレスシフタによって２ビツ
トシフトされたメモリ選択アドレスＡＬの２ビツトによ
って、出力バッフ７５２〜５５をデコーダ５６及びゲー
ト６０．６２を介して選択し、４ビツトのデータとして
、データバスＤｏ−Ｄ３上にＦＤｏ−ＦＤ３．ＦＤ４〜
ＦＤ７．ＦＤ８〜ＦＤＩＩ。

ＦＤ１２〜ＦＤ１５の試験結果を各々ビット対応して出
力する。

８Ｉ１０の場合は、アドレスシフタが３ビツトシフトさ
れ、メモリ選択アドレスＡＬの１ビツトによって、デコ
ーダ５６の出力０の信号はバッファ５７と５２を動作さ
せ、これによりフェイルメモリ３４の出力データＦＤＯ
〜ＦＤ７の８ビツトをデータバスＤＯ〜Ｄ７にビット対
応して出力する。同様にデコーダ５６の出力２が生じた
時、バッファ５８と５４を動作させ、フェイルメモリ３
４の出力データＦＤ８〜ＦＤ１５の８ビツトがデータバ
スＤＯ〜Ｄ７に出力される。多ビツト構成のメモリは、
そのワード数に応じた読出しが行なわれたのち、コンピ
ュータ３５により不良ビットの解析を行なうことができ
るが、マット対応の不良ビット解析を行なう場合、さら
にそのワード内の任意のビット系列のみを選択するマル
チプレクサ５１を設けている。これにより、例えば、Ｉ
１０ビット指定として、Ｏビット指定がなされどとき、
４Ｉ１０の場合は、ＦＤＯ，ＦＤ４．ＦＤ８．ＦＤ１２
・・・のＯビット系列のみの読出し、データがデータ処
理部４３の入力に得られる。

８Ｉ／○の場合はＦＤＯ，ＦＤ８・・・のデータが順次
読出される。このようにして他のビット系列を解析する
場合もこのＩ１０ビット指定を切替えながら順次同様に
読出すことができる。

また、フェイルメモリの全ビット読出しは、ＡＬＬの指
定により、バッファ５２．５７．５９が同時に動作する
ことにより、フェイルメモリ３４の出力データＦＤＯ−
ＦＤ１５が一度にデータバスＤｏ−Ｄ１５に対応して出
力される。尚、バッファ５０．５２゜５３、５４．５５
．５７．５８．５９の出力は制御信号がアクティブでな
いときは回路的にオープンと等価になっている。

以上、多ビツト構成メモリとして８ビツト迄のメモリを
例に上げたが、それ以上の９ビツトなどのメモリの場合
でも、増加したメモリブロック分のメモリ出力をバッフ
ァを介して４Ｉ１０又は８■／○の場合と同様に制御す
ることにより容易に実現できる。

また、多数個同時テスト時にフェイルメモリ３９が複数
個使用される場合でも、フェイルメモリとデータ処理部
４３とを対で持つことにより、同様に可能である。ある
いは、１つのデータ処理部で複数のフェイルメモリの出
力をデータバス上に並列的に割当てることにより、順次
に解析が可能となる。

〔発明の効果〕

上述の実施例からも明らかなように本発明によれば、多
ビツト構成メモリの試験結果からビット対応の効率的な
読出しが可能であるため、不良ビットの救済判定のため
の解析処理がマット対応で行なえ、その救済判定が容易
なことから解析時間の大幅な短縮が図れるという利点が
ある。

【図面の簡単な説明】

第１図は従来のメモリ試験装置の回路ブロック図、第２
図は本発明の一実施例を示す回路ブロック図、第３図は
第２図のメモリ切出部を詳細に示した回路構成図である
。 １．２１・・・パターン発生器、２，２２・・・被試験
メモリ、３．３３・・・比較器、４，３４・・・フェイ
ルメモリ、５．３５・・・コンピュータ、３６・・・デ
ータディストリビュータ、３７．４９．５１・・・マル
チプレクサ、３８・・・アドレスシフタ、３９・・・メ
モリ選択器、４０・・・アドレスディストリビュータ、
４１・・・メモリ切出部、４２・・・不良解析部、４３
・・・データ処理部、４４・・・アドレス発生器。 ４５・・・命令レジスタ、４６．４７．４８・・・バス
切替器、５０゜５２、５３．５４．５５．５７．５８．
５９・・・バッファ、５６・・・デコーダ、６０．６１
・・・アンドゲート、６２．６３・・・オアゲート。 代理人　　弁理士　　　秋　本　　正　実第１図

Claims (1)

【特許請求の範囲】
1. 　半導体メモリの試験装置において、複数個のフェイル
   メモリブロックの続出し端子に、被試験メモリの１ワー
   ドが複数のビット構成の試験結果を出力し、該ワード内
   の特定ビット系列のデータを任意に選択する手段と、複
   数のビット構成に対応して並列的に読出す手段と、被試
   験メモリのビット構成幅に無関係に、複数ビット幅単位
   で読出す手段とを具備して成り、フェイルメモリからの
   読出時に、マット単位と対応している複数ビット構成メ
   モリの各ビット単位の読出しが行なえ得るように構成し
   たことを特徴とするメモリ試験装置。