JPH09148268A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH09148268A
JPH09148268A JP7304794A JP30479495A JPH09148268A JP H09148268 A JPH09148268 A JP H09148268A JP 7304794 A JP7304794 A JP 7304794A JP 30479495 A JP30479495 A JP 30479495A JP H09148268 A JPH09148268 A JP H09148268A
Authority
JP
Japan
Prior art keywords
oxide film
contact hole
contact
semiconductor device
conductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7304794A
Other languages
English (en)
Other versions
JP2978748B2 (ja
Inventor
Tetsuya Takuwa
哲也 田桑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP7304794A priority Critical patent/JP2978748B2/ja
Priority to US08/754,623 priority patent/US6020254A/en
Publication of JPH09148268A publication Critical patent/JPH09148268A/ja
Application granted granted Critical
Publication of JP2978748B2 publication Critical patent/JP2978748B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P70/00—Cleaning of wafers, substrates or parts of devices
    • H10P70/20—Cleaning during device manufacture
    • H10P70/27—Cleaning during device manufacture during, before or after processing of conductive materials, e.g. polysilicon or amorphous silicon layers
    • H10P70/273—Cleaning during device manufacture during, before or after processing of conductive materials, e.g. polysilicon or amorphous silicon layers the processing being a delineation of conductive layers, e.g. by RIE
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
    • H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
    • H10D64/0112—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors using conductive layers comprising silicides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
    • H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
    • H10D64/0112—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors using conductive layers comprising silicides
    • H10D64/01125—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors using conductive layers comprising silicides the silicides being formed by chemical reaction with the semiconductor after the contact hole formation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P70/00—Cleaning of wafers, substrates or parts of devices
    • H10P70/20—Cleaning during device manufacture
    • H10P70/23—Cleaning during device manufacture during, before or after processing of insulating materials
    • H10P70/234—Cleaning during device manufacture during, before or after processing of insulating materials the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
    • H10W20/057—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches by selectively depositing, e.g. by using selective CVD or plating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
    • H10W20/083—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts the openings being via holes penetrating underlying conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/032—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers
    • H10W20/033—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers in openings in dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/032—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers
    • H10W20/047—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers by introducing additional elements therein
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/906—Cleaning of wafer as interim step

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 シリコン基板の導電体層に対してコンタクト
ホールを開口すると、導電体層表面の自然酸化膜により
コンタクト抵抗が増加する。この自然酸化膜はコンタク
トホールの径寸法を拡大することなく好適に除去するこ
とは困難である。 【解決手段】 コンタクトホールの底面に露呈されるシ
リコン基板１の導電体領域３の表面に薄い酸化膜５を形
成した後、この酸化膜５を水素を含むプラズマによりエ
ッチング除去する。導電体領域３の表面の自然酸化膜や
ダメージ層３ａとエッチング残留物を好適に除去するこ
とができ、コンタクトホールの径寸法を拡大することな
く微細でかつＰ，Ｎ型の導電型にかかわらずコンタクト
抵抗の小さいコンタクト構造を得ることが可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に高融点金属等で構成される電極を半導体
基板に設けた拡散層に電気接続するためのコンタクト構
造を備える半導体装置の製造方法に関する。
【０００２】
【従来の技術】図６は従来法による電極形成法の一実施
例を示す断面図である。図６（ａ）のように、シリコン
基板２１上にリソグラフィ技術と選択酸化法によりＬＯ
ＣＯＳ酸化膜２２を形成後、二フッ化ホウ素を７０Ｋｅ
Ｖ，ドース５×１０15ｃｍ-2でイオン注入し、かつ９０
０℃で活性化処理を行い導電体領域２３を形成する。そ
の上に層間絶縁膜２４を例えば１．５μｍ形成し、ｉ線
を用いたリソグラフィ技術によりコンタクトホールを開
口する。次いで、図６（ｂ）のようにコンタクトホール
開口時に導電体領域２３の表面等に形成された自然酸化
膜２３ａを１％フッ酸等により、例えば５ｎｍエッチン
グする。
【０００３】その後、図６（ｃ）のようにオーミックコ
ンタクトを形成するためのコンタクトメタルとしてチタ
ン２５を真空雰囲気中でスパッタ法もしくはＣＶＤ法に
よりコンタクトホール底部に１０ｎｍ堆積させ、さらに
その上に配線アルミニウムとのバリア性をよくするため
に窒化チタン２６を５０ｎｍ成膜する。次いで、図６
（ｄ）のようにアルミニウム２７をスパッタ法で積層
し、かつリソグラフィ技術により前記各膜を所要のパタ
ーンに形成する。なお、アスペクト比の高いコンタクト
ホールの配線の場合にはアルミニウム２７を形成する前
にタングステンで埋め込みを行うことで対応できる。
【０００４】この従来の製造方法では、素子の微細化、
集積化に伴い、コンタクトホールの径が減少されると、
コンタクト開口後のコンタクトメタル形成の前処理とし
て希フッ酸を用いたときには、これが等方的なエッチン
グであるためにコンタクトホール底部の自然酸化膜２３
ａと二酸化シリコンなどの層間絶縁膜２４とのエッチン
グ選択比が悪く、図６（ｂ）に鎖線で示すように層間絶
縁膜２４はコンタクトホールの側壁までエッチングさ
れ、開口径が拡大されてしまう問題が生じる。このこと
は、微細化、集積化を妨げるだけでなく、配線の短絡や
接合リークの原因にもなり信頼性を低下させる。
【０００５】さらにこの方法では、導電体領域がＰ+ 拡
散層の場合に、その表面上の自然酸化膜やエッチング残
留物を十分に除去することができず、Ｐ+ 拡散層のコン
タクト抵抗がＮ+ 拡散層ほど低くはおさえられない問題
が生じる。この問題はコンタクト底部の面積の縮小やＰ
Ｎ接合が浅く形成されるのに伴い顕著になり、素子の信
頼性の低下及び回路の高速化への大きな障害となってい
る。
【０００６】このような問題に対して、電極形成直前に
アルゴン、水素、およびこれらの混合ガスのプラズマに
よる前処理を追加するという検討がなされた。１９９２
年，電子情報通信学会技術研究会報告第９２巻，第３４
４号，６１−６６項には、電子サイクロトロン共鳴によ
るプラズマ励起化学気相成長法（ＥＣＲ ＣＶＤ）によ
るコンタクト電気特性の結果が報告されている。この報
告では、シリコン基板にＮ+ またはＰ+ 拡散層を形成
し、ＢＰＳＧ膜を堆積後、開口径０．５から１．０μ
ｍ、アスペクト比１．７から４．０のコンタクトホール
を形成した基板に、自然酸化膜を除去するために希フッ
酸による処理を行い、さらにアルゴンと水素のＥＣＲプ
ラズマに晒し、ＥＣＲ ＣＶＤ法によりＴｉ３０ｎｍ、
ＴｉＮ１００ｎｍの成膜を行っている。この場合は基板
は４２０℃に加熱され、反応圧力は１ｍＴｏｒｒであ
る。Ｔｉ，ＴｉＮの成膜を行った後には、窒素雰囲気中
で７６０℃、３０秒間の熱処理を行った後、ブランケッ
トタングステンＣＶＤ法及びエッチングバック法により
コンタクトホールの埋め込み、最後にアルミニウム配線
を形成しコンタクト抵抗の測定を行っている。これらの
結果によればコンタクトの開口径が０．７μｍと比較的
大きな場合にはＮ+ 拡散層上とＰ+ 拡散層上ではさほど
抵抗値に差が現れないが、コンタクト開口径が０．６μ
ｍ以下になると次第にＮ+ コンタクトとＰ+ コンタクト
で抵抗値に差が出ている。
【０００７】本発明者が、コンタクトホールが２．１μ
ｍとさらに深く、開口径が０．３５μｍまでとさらに微
細なコンタクトについて詳細な考察を行った結果、図７
に示すように開口径が小さくなるほどＮ+ コンタクトと
Ｐ+ コンタクトで抵抗値の差が大きくなることが判明し
た。さらに検討を行った結果、この方法ではフッ酸によ
る処理のみを行った場合には、図８に示すように、同等
の効果しか得られないことがわかった。
【０００８】また、フッ酸を含んだウェット処理にＡｒ
ＥＣＲプラズマを処理を加えた前処理法が提案されてい
る。例えば、第４２回応用物理学関係連合講演会講演予
稿集２９ｐ−Ｋ−１８。この報告によればＡｒＥＣＲの
プラズマにより、Ｐ+ 拡散層上でもウェット処理の場合
よりも低抵抗な結果を得ているが、Ｎ+ 拡散層上と比べ
るとまだかなり高い値をとっており、デバイスの特性の
劣化は防ぐことができない。
【０００９】
【発明が解決しようとする課題】以上のように、図６に
示した方法によれば、コンタクトホール底部の自然酸化
膜のエッチング時に、二酸化シリコンなどの層間絶縁膜
とのエッチング選択比が悪く、コンタクトホールの側壁
までエッチングされ、開口径が拡大されてしまう問題が
生じる。このことは、微細化、集積化を妨げるだけでな
く、配線の短絡や接合リークの原因にもなり信頼性を低
下させる。さらにこの方法ではＰ+ 拡散層上の自然酸化
膜やエッチング残留物などを十分に除去することができ
ず、Ｐ+ 拡散層でコンタクト抵抗がＮ+ 拡散層ほど低く
はおさえられない問題が生じる。このこともデバイスの
電気特性を悪化につながる。
【００１０】本発明の目的は、微細なコンタクトホール
のＰ+ 拡散層に対してもコンタクト抵抗を低減して電気
特性を安定化を図ったコンタクト構造を備える半導体装
置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明の製造方法は、半
導体基板の主面に導電体層を形成し、この導電体層を露
呈させるコンタクトホールを開口した後に、露呈された
導電体層の表面に薄い酸化膜を形成し、この酸化膜を少
なくとも水素を含むプラズマを用いて除去する工程を含
んでおり、しかる上でコンタクトホール内に金属を埋め
込んでコンタクトホール構造を形成することを特徴とし
ている。
【００１２】ここで、酸化膜の除去に際しては、アルゴ
ンと水素のプラズマで除去することが好ましい。また、
酸化膜を除去する工程から金属を埋め込む工程までの処
理を同一の処理装置内で行うことも好ましい。さらに、
金属を埋め込む工程が選択ＣＶＤ成長であることも特徴
の１つである。
【００１３】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１及び図２は本発明による半導体
装置の製造方法の第１の実施形態について工程順に示し
た縦断面図である。先ず、図１（ａ）のように、シリコ
ン基板１上にリソグラフィ技術と選択酸化法によりＬＯ
ＣＯＳ酸化膜２を形成後、図１（ｂ）のように、二フッ
化ホウ素を７０ＫｅＶ，ドーズ量５×１０15ｃｍ-2でイ
オン注入し、９００℃で活性化処理を行い、Ｐ+ 型の導
電体領域３を形成し、その上に層間絶縁膜４を例えば
１．５μｍ形成し、リソグラフィ技術によりコンタクト
ホールを開口する。このとき、前記導電体領域３の表面
には、イオン注入によるダメージ層や自然酸化膜３ａが
生じてしまう。その後、図１（ｃ）のようにコンタクト
ホールの底部、すなわち前記導電体領域３の表面に２か
ら４ｎｍの厚さに、例えば酸素プラズマ処理を用いて酸
化膜５を形成する。ここでは酸素プラズマ処理を用いた
が、薄い酸化膜を形成でき、かつドライな方法であれば
どのような手段でもよい。
【００１４】次いで、図１（ｄ）のように、この半導体
基板を例えば０．８Ｔｏｒｒの真空度に保たれた処理室
内で３００℃程度に加熱して、２９０ｓｃｃｍのアルゴ
ンと１００ｓｃｃｍの水素を流し、その混合ガスの活性
なプラズマにより前記酸化膜５と導電体領域３の表面を
２〜１０ｎｍエッチングする。その後、ＣＶＤチャンバ
に半導体基板を移す。この操作は大気解放することなし
で行うことにより、前記エッチングした領域に自然酸化
膜が再生成されることを防止することができる。
【００１５】しかる上で、図２（ａ）のように、真空度
を５０ｍＴｏｒｒに保った装置で、基板温度３００℃で
２０ｓｃｃｍの六フッ化タングステンと１２ｓｃｃｍの
シランで２分３０秒間シラン還元することによりにより
タングステン６をコンタクトホール内のみ選択的に成長
させる。さらに、その上に図２（ｂ）のように、スパッ
タ法によりアルミニウム７を全面に堆積させ、図２
（ｃ）のようにリソグラフィ技術によりアルミニウム７
を配線層としてパターニングする。
【００１６】このように形成されたコンタクトホール構
造では、導電体領域３の表面に一旦酸化膜５を形成した
後、この酸化膜５を水素を含むプラズマによりエッチン
グ除去することで、コンタクトホール開口時に形成され
た自然酸化膜やダメージ層３ａの部分、更にエッチング
残留物を除去することができる。また、酸化膜５をエッ
チングしてからコンタクトホールに金属を成長させるま
での間に酸素雰囲気に晒されることがなく自然酸化膜の
形成が抑制される。これにより、層間絶縁膜４に開口さ
れたコンタクトホールの径寸法を増大することなく導電
体領域３がＰ+拡散層の場合においても、Ｎ+ 拡散層と
同等の低抵抗なコンタクト抵抗を得ることが可能とな
る。
【００１７】因みに、図３は前記実施形態において得ら
れたＰ+ 拡散層とＮ+ 拡散層におけるコンタクト抵抗を
示しており、コンタクトホールが微細化された場合でも
両者間にコンタクト抵抗の差が殆ど生じていないことが
確認された。
【００１８】なお、ここでは酸化膜５をエッチング後に
タングステン６を形成したが、接合深さの浅い半導体装
置ではエッチング後に、再度二フッ化ホウ素注入を行う
ことにより、より安定した電気特性を得ることができ
る。また、本実施例ではコンタクトホール底部のエッチ
ングとメタル成膜を別チャンバにより行ったが、同一チ
ャンバーで行うことによりさらにスループットを向上さ
せることができる。
【００１９】次に本発明による第２の実施形態について
図面を参照しながら説明する。図４及び図５は第２の実
施形態を工程順に示した縦断面図である。先ず、図４
（ａ）のように、シリコン基板１上にリソグラフィ技術
と選択酸化法によりＬＯＣＯＳ酸化膜２を形成後、二フ
ッ化ホウ素を７０ＫｅＶ，ドーズ量５×１０15ｃｍ-2で
イオン注入し、９００℃で活性化処理を行い導電体領域
３を形成し、その上に層間絶縁膜４を例えば１．５μｍ
形成してリソグラフィ技術によりコンタクトホールを開
口する。次いで、図４（ｂ）に示すように導電体領域３
上に酸素プラズマ処理で酸化膜５を２〜４ｎｍ形成す
る。この酸化膜５はＣＶＤ法などによって形成してもよ
い。
【００２０】その後、通常のようなウェット処理を行わ
ずに、真空チャンバ内で次工程を行う。すなわち、図４
（ｃ）に示すように基板１を６００℃に加熱して、２９
０ｓｃｃｍのアルゴンと１００ｓｃｃｍの水素を流し、
その混合ガスの活性なプラズマにより導電体領域３と表
面の酸化膜５を２〜１０ｎｍエッチングする。この条件
でのエッチング速度は４ｎｍ／分であるため制御性よく
異方性のエッチングが可能となるため浅い拡散層にも対
応可能である。この基板に図４（ｄ）に示すように、例
えばシリコン基板１を６００℃に加熱して四塩化チタン
の水素還元によるプラズマＣＶＤ法でチタン８を１０ｎ
ｍ、次いでプラズマ中に窒素を添加することによるプラ
ズマＣＶＤ法により、窒化チタン９を５０ｎｍそれぞれ
全面に連続的に堆積させる。これらの温度ではチタンは
急速加熱することの必要はなく、選択的にシリコン基板
とケイ化物１０を形成する。前処理からＴｉＮまでのプ
ロセスはＣＶＤチャンバで行うことができる。
【００２１】次いで、基板温度を４００℃として六フッ
化タングステンの水素還元法によりタングステン１１を
全面に堆積することにより、図５（ａ）に示すようにコ
ンタクトホールにタングステン１１を埋め込む。次いで
図５（ｂ）に示すようにタングステン１１をエッチング
バックによりコンタクトホール内にのみ残す。次いで、
図５（ｃ）のように、その上にアルミニウム１２をスパ
ッタ等の方法により全面に堆積し、かつ図５（ｄ）に示
すようにリソグラフィ技術により配線層としてパターニ
ングする。
【００２２】この実施形態においても、第１の実施形態
と同様に、導電体領域３の表面に形成した薄い酸化膜５
を、水素を含むプラズマによりエッチング除去すること
で、導電体領域３の表面に生じている自然酸化膜とダメ
ージ層３ａを除去し、かつ同時にエッチング残留物を除
去することが可能となり、導電体領域３がＰ+ 拡散層と
して構成されている場合でもそのコンタクト抵抗を低減
することが可能となる。
【００２３】なお、この第２の実施形態では、チタン８
と窒化チタン９を堆積した後に急速加熱を行ったが、チ
タンを堆積後に急速加熱を行ってもよい。さらに本発明
ではタングステン１１をエッチングしているが、そのま
まパターニングしてもよい。
【００２４】
【発明の効果】以上説明したように本発明では、コンタ
クトホール内の導電体層の表面に薄い酸化膜を形成して
から水素を含むプラズマ処理を行うので、Ｐ+ 拡散層に
おいても、基板表面の自然酸化膜やエッチング残留物を
制御よく除去することができ、Ｎ+ 拡散層と同等の低抵
抗なコンタクト抵抗を得ることができる。したがって、
コンタクトホールの径寸法を拡大することなく、微細寸
法でかつコンタクト抵抗の低いコンタクトホールが製造
できる。また、プラズマ処理から金属の充填工程までの
工程を同一装置内で行うことができるため、その間の自
然酸化膜の生成が生じることはなく、しかも短時間で前
処理が可能であるためにスループットの向上も見込まれ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を工程順に示す断面図
のその１である。
【図２】本発明の第１の実施形態を工程順に示す断面図
のその２である。
【図３】本発明方法で形成されたコンタクトホールのコ
ンタクト抵抗を示す図である。
【図４】本発明の第２の実施形態を工程順に示す断面図
のその１である。
【図５】本発明の第２の実施形態を工程順に示す断面図
のその２である。
【図６】従来の製造方法を工程順に示す断面図である。
【図７】従来方法で製造されたコンタクトホールのコン
タクト抵抗を示す図である。
【図８】従来の改善された方法で製造されたコンタクト
ホールのコンタクト抵抗を示す図である。
【符号の説明】
１ シリコン基板 ３ 導電体領域 ３ａ 自然酸化膜とダメージ層 ４ 層間絶縁膜 ５ 酸化膜 ６ タングテン ７ アルミニウム ８ チタン ９ 窒化チタン １１ タングステン １２ アルミニウム

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主面に導電体層を形成する
    工程と、この導電体層を覆うように絶縁膜を形成し、か
    つこの絶縁膜に前記導電体層を露呈させるコンタクトホ
    ールを開口する工程と、露呈された導電体層の表面に薄
    い酸化膜を形成する工程と、前記酸化膜を少なくとも水
    素を含むプラズマを用いて除去する工程と、コンタクト
    ホール内に金属を埋め込む工程とを含むことを特徴とす
    る半導体装置の製造方法。
  2. 【請求項２】 アルゴンと水素のプラズマで酸化膜を除
    去する請求項１の半導体装置の製造方法。
  3. 【請求項３】 導電体層が高濃度Ｐ型不純物層である請
    求項１または２の半導体装置の製造方法。
  4. 【請求項４】 酸化膜を除去する工程から金属を埋め込
    む工程までを同一の処理装置内で行う請求項１ないし３
    のいずれかの半導体装置の製造方法。
  5. 【請求項５】 金属を埋め込む工程が選択ＣＶＤ成長法
    である請求項１ないし４のいずれかの半導体装置の製造
    方法。
JP7304794A 1995-11-22 1995-11-22 半導体装置の製造方法 Expired - Fee Related JP2978748B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP7304794A JP2978748B2 (ja) 1995-11-22 1995-11-22 半導体装置の製造方法
US08/754,623 US6020254A (en) 1995-11-22 1996-11-21 Method of fabricating semiconductor devices with contact holes

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7304794A JP2978748B2 (ja) 1995-11-22 1995-11-22 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH09148268A true JPH09148268A (ja) 1997-06-06
JP2978748B2 JP2978748B2 (ja) 1999-11-15

Family

ID=17937322

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7304794A Expired - Fee Related JP2978748B2 (ja) 1995-11-22 1995-11-22 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US6020254A (ja)
JP (1) JP2978748B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100274337B1 (ko) * 1997-12-31 2001-02-01 김영환 반도체소자의제조방법
JP2001525613A (ja) * 1997-12-02 2001-12-11 アプライド マテリアルズ インコーポレイテッド インサイチュプレクリーニングステップを含むウェーハ上のチタン化学気相堆積法
JP2002507327A (ja) * 1997-06-30 2002-03-05 アプライド マテリアルズ インコーポレイテッド 化学気相堆積チャンバ内でプラズマ前処理を用いた窒化タングステンの堆積
JP2002134611A (ja) * 2000-10-25 2002-05-10 Sony Corp 半導体装置の製造方法
US6979633B2 (en) 2003-05-21 2005-12-27 Hynix Semiconductor Inc. Method of manufacturing semiconductor device
JP2007027680A (ja) * 2005-06-17 2007-02-01 Fujitsu Ltd 半導体装置の製造方法および半導体装置

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09275142A (ja) 1995-12-12 1997-10-21 Texas Instr Inc <Ti> 半導体の空隙を低温低圧で充填を行う処理方法
US6576547B2 (en) 1998-03-05 2003-06-10 Micron Technology, Inc. Residue-free contact openings and methods for fabricating same
US6320261B1 (en) * 1998-04-21 2001-11-20 Micron Technology, Inc. High aspect ratio metallization structures for shallow junction devices, and methods of forming the same
US6232219B1 (en) * 1998-05-20 2001-05-15 Micron Technology, Inc. Self-limiting method of reducing contamination in a contact opening, method of making contacts and semiconductor devices therewith, and resulting structures
JP3956499B2 (ja) * 1998-09-07 2007-08-08 ソニー株式会社 半導体装置の製造方法
US6303500B1 (en) * 1999-02-24 2001-10-16 Micron Technology, Inc. Method and apparatus for electroless plating a contact pad
US20030015496A1 (en) * 1999-07-22 2003-01-23 Sujit Sharan Plasma etching process
US6090707A (en) * 1999-09-02 2000-07-18 Micron Technology, Inc. Method of forming a conductive silicide layer on a silicon comprising substrate and method of forming a conductive silicide contact
US20050022839A1 (en) * 1999-10-20 2005-02-03 Savas Stephen E. Systems and methods for photoresist strip and residue treatment in integrated circuit manufacturing
US6285038B1 (en) 2000-03-01 2001-09-04 Micron Technology, Inc. Integrated circuitry and DRAM integrated circuitry
US6429126B1 (en) * 2000-03-29 2002-08-06 Applied Materials, Inc. Reduced fluorine contamination for tungsten CVD
US6921708B1 (en) * 2000-04-13 2005-07-26 Micron Technology, Inc. Integrated circuits having low resistivity contacts and the formation thereof using an in situ plasma doping and clean
CN1205035C (zh) * 2000-05-24 2005-06-08 西尔弗布鲁克研究有限公司 带有外装控制器的移动喷嘴的喷墨打印头
KR100382725B1 (ko) * 2000-11-24 2003-05-09 삼성전자주식회사 클러스터화된 플라즈마 장치에서의 반도체소자의 제조방법
KR100434697B1 (ko) * 2001-09-05 2004-06-07 주식회사 하이닉스반도체 반도체소자의 제조방법
US6744105B1 (en) * 2003-03-05 2004-06-01 Advanced Micro Devices, Inc. Memory array having shallow bit line with silicide contact portion and method of formation
JP2004342632A (ja) * 2003-05-13 2004-12-02 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
KR100555505B1 (ko) * 2003-07-09 2006-03-03 삼성전자주식회사 실리사이드층의 증착 및 제거에 의해서 콘택홀 바닥에서확장된 오픈 선폭을 구현하는 연결 콘택 형성 방법
US20070186953A1 (en) * 2004-07-12 2007-08-16 Savas Stephen E Systems and Methods for Photoresist Strip and Residue Treatment in Integrated Circuit Manufacturing
DE102005004409B4 (de) * 2005-01-31 2011-01-20 Advanced Micro Devices, Inc., Sunnyvale Technik zur Erhöhung der Prozessflexibilität während der Herstellung von Kontaktdurchführungen und Gräben in Zwischenschichtdielektrika mit kleinem ε
JP2007266482A (ja) * 2006-03-29 2007-10-11 Toshiba Corp 生産システム及び電子装置の製造方法
US20080076246A1 (en) * 2006-09-25 2008-03-27 Peterson Brennan L Through contact layer opening silicide and barrier layer formation
EP2091070A1 (en) * 2008-02-13 2009-08-19 S.O.I. TEC Silicon Semiconductor substrate surface preparation method
CN104091762A (zh) * 2014-07-16 2014-10-08 上海先进半导体制造股份有限公司 双极型晶体管的制备方法
CN105529253B (zh) * 2014-09-29 2018-07-10 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
TWI619283B (zh) * 2016-05-30 2018-03-21 旺宏電子股份有限公司 電阻式記憶體元件及其製作方法與應用
SG11202005303XA (en) * 2017-12-14 2020-07-29 Applied Materials Inc Methods of etching metal oxides with less etch residue
CN108630527B (zh) 2018-06-20 2020-08-14 矽力杰半导体技术(杭州)有限公司 一种接触孔的清洗方法
CN114141631A (zh) * 2020-09-03 2022-03-04 长鑫存储技术有限公司 金属连线的制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6441218A (en) * 1987-08-07 1989-02-13 Nec Corp Surface treatment
JPS6451620A (en) * 1987-08-24 1989-02-27 Fujitsu Ltd Vapor growth method
JPH06260444A (ja) * 1993-03-03 1994-09-16 Sony Corp 配線構造およびその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4517225A (en) * 1983-05-02 1985-05-14 Signetics Corporation Method for manufacturing an electrical interconnection by selective tungsten deposition
JPH0353532A (ja) * 1989-07-21 1991-03-07 Sony Corp 多層配線形成方法
JPH043419A (ja) * 1990-04-20 1992-01-08 Olympus Optical Co Ltd 半導体装置の製造方法
JPH04286115A (ja) * 1991-03-15 1992-10-12 Fujitsu Ltd 半導体装置の製造方法
JPH0653165A (ja) * 1992-07-28 1994-02-25 Sony Corp メタルプラグの形成方法
JPH06132404A (ja) * 1992-10-20 1994-05-13 Fujitsu Ltd 半導体の多層配線方法
JPH06236883A (ja) * 1993-02-10 1994-08-23 Oki Electric Ind Co Ltd 半導体素子用の配線形成方法
JPH0799178A (ja) * 1993-09-28 1995-04-11 Fujitsu Ltd 半導体装置の製造方法
JPH07169834A (ja) * 1993-12-14 1995-07-04 Kawasaki Steel Corp 層間接続孔の埋め込み方法
JP3328416B2 (ja) * 1994-03-18 2002-09-24 富士通株式会社 半導体装置の製造方法と製造装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6441218A (en) * 1987-08-07 1989-02-13 Nec Corp Surface treatment
JPS6451620A (en) * 1987-08-24 1989-02-27 Fujitsu Ltd Vapor growth method
JPH06260444A (ja) * 1993-03-03 1994-09-16 Sony Corp 配線構造およびその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002507327A (ja) * 1997-06-30 2002-03-05 アプライド マテリアルズ インコーポレイテッド 化学気相堆積チャンバ内でプラズマ前処理を用いた窒化タングステンの堆積
JP2001525613A (ja) * 1997-12-02 2001-12-11 アプライド マテリアルズ インコーポレイテッド インサイチュプレクリーニングステップを含むウェーハ上のチタン化学気相堆積法
KR100274337B1 (ko) * 1997-12-31 2001-02-01 김영환 반도체소자의제조방법
JP2002134611A (ja) * 2000-10-25 2002-05-10 Sony Corp 半導体装置の製造方法
US6979633B2 (en) 2003-05-21 2005-12-27 Hynix Semiconductor Inc. Method of manufacturing semiconductor device
JP2007027680A (ja) * 2005-06-17 2007-02-01 Fujitsu Ltd 半導体装置の製造方法および半導体装置

Also Published As

Publication number Publication date
US6020254A (en) 2000-02-01
JP2978748B2 (ja) 1999-11-15

Similar Documents

Publication Publication Date Title
JP2978748B2 (ja) 半導体装置の製造方法
US20020132472A1 (en) Method for forming metal plug
JP2861869B2 (ja) 半導体装置の製造方法
US5960320A (en) Metal wiring layer forming method for semiconductor device
JPH07111252A (ja) 統合処理システムで窒素含有ガスとチタンを反応させることによって半導体ウェーハ上に窒化チタンを形成する方法
JPH06140372A (ja) 半導体装置の製造方法
JPH0697111A (ja) バリアメタルの形成方法
JPH0529254A (ja) 配線形成方法
JPH10308360A (ja) 半導体装置の製造方法
JP3277855B2 (ja) 半導体装置の配線形成方法
US7022618B2 (en) Method of forming a conductive contact
JP2664757B2 (ja) 半導体装置の製造方法
US7125809B1 (en) Method and material for removing etch residue from high aspect ratio contact surfaces
US6335282B1 (en) Method of forming a titanium comprising layer and method of forming a conductive silicide contact
US5502004A (en) Method for manufacturing a semiconductor device with heat treated diffusion layers
JP2705621B2 (ja) 半導体装置の製造方法
US20090261478A1 (en) Semiconductor device and method for manufacturing the same
JP3201318B2 (ja) 半導体装置の製造方法
JP2871943B2 (ja) 半導体装置の製造方法
GB2307341A (en) Method of forming a tungsten plug of a semiconductor device.
JPH06120355A (ja) 半導体装置の製造方法
JP2864624B2 (ja) コンタクト埋め込み金属構造体およびその製造方法
JPH04359423A (ja) 半導体装置の製造方法
JP2006179645A (ja) 半導体装置及びその製造方法
JPH0756866B2 (ja) 半導体集積回路装置の製造方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19980113

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080910

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080910

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090910

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100910

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110910

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120910

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130910

Year of fee payment: 14

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees