JPH09213793A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH09213793A JPH09213793A JP8016949A JP1694996A JPH09213793A JP H09213793 A JPH09213793 A JP H09213793A JP 8016949 A JP8016949 A JP 8016949A JP 1694996 A JP1694996 A JP 1694996A JP H09213793 A JPH09213793 A JP H09213793A
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Abstract
(57)【要約】
【課題】 多層配線を有する半導体集積回路装置におい
て、半導体素子の信頼度を低下させることなく、多層配
線における加工不良を減らす。 【解決手段】 第１層目の配線１４とＢＰＳＧ膜１０と
の間に設けられたストッパ用窒化シリコン膜１１によっ
て、スルーホール１６を形成する際の層間絶縁膜１５の
エッチングは止まり、第１層目の配線１４の下に位置す
るＢＰＳＧ膜１０および酸化シリコン膜９はエッチング
されない。また、このストッパ用窒化シリコン膜１１は
上記スルーホール１６が形成される領域のみに配置され
ているので、第２層目の配線１７を形成した後に半導体
基板１に施される水素アニール処理によって導入される
水素が、ゲート絶縁膜４と半導体基板１の界面にまで達
しやすく、界面準位を減少させることができる。
て、半導体素子の信頼度を低下させることなく、多層配
線における加工不良を減らす。 【解決手段】 第１層目の配線１４とＢＰＳＧ膜１０と
の間に設けられたストッパ用窒化シリコン膜１１によっ
て、スルーホール１６を形成する際の層間絶縁膜１５の
エッチングは止まり、第１層目の配線１４の下に位置す
るＢＰＳＧ膜１０および酸化シリコン膜９はエッチング
されない。また、このストッパ用窒化シリコン膜１１は
上記スルーホール１６が形成される領域のみに配置され
ているので、第２層目の配線１７を形成した後に半導体
基板１に施される水素アニール処理によって導入される
水素が、ゲート絶縁膜４と半導体基板１の界面にまで達
しやすく、界面準位を減少させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、多層配線を有する
半導体集積回路装置に適用して有効な技術に関するもの
である。
置およびその製造方法に関し、特に、多層配線を有する
半導体集積回路装置に適用して有効な技術に関するもの
である。
【０００２】
【従来の技術】配線層の微細加工技術は、配線構造の多
層化によってますます複雑となり、半導体集積回路装置
の製品歩留まりに大きな影響を及ぼしている。
層化によってますます複雑となり、半導体集積回路装置
の製品歩留まりに大きな影響を及ぼしている。
【０００３】特に、最小加工寸法が0.３μｍ以下の半導
体集積回路装置においては、フォトリソグラフィ技術に
おける位置合わせ精度の余裕が非常に小さくなり、フォ
トレジストマスクと、このフォトレジストマスクを用い
て加工される薄膜の下に位置するパターンとの合わせず
れが生じやすくなる。このため、上記薄膜のエッチング
工程において、上記パターンの下に位置し半導体集積回
路装置を構成する薄膜が不要に加工されるという問題が
生じている。
体集積回路装置においては、フォトリソグラフィ技術に
おける位置合わせ精度の余裕が非常に小さくなり、フォ
トレジストマスクと、このフォトレジストマスクを用い
て加工される薄膜の下に位置するパターンとの合わせず
れが生じやすくなる。このため、上記薄膜のエッチング
工程において、上記パターンの下に位置し半導体集積回
路装置を構成する薄膜が不要に加工されるという問題が
生じている。
【０００４】例えば、図１０に示すように、酸化シリコ
ン膜からなる層間絶縁膜１５を挟んで位置する上層の配
線１７と下層の配線１４を接続するためのスルーホール
１６を前記層間絶縁膜１５に形成する際、層間絶縁膜１
５の上に設けられるフォトレジストマスクの位置が層間
絶縁膜１５の下に設けられている配線１４からずれる
と、スルーホール１６を形成するための層間絶縁膜１５
を構成する酸化シリコン膜のエッチングが配線１４をは
ずれて進む。このため、配線１４の下に形成されている
ＢＰＳＧ（Boron-doped Phospho Silicate Glass）膜１
０および酸化シリコン膜９などからなる下地の絶縁膜が
エッチングされてしまう。
ン膜からなる層間絶縁膜１５を挟んで位置する上層の配
線１７と下層の配線１４を接続するためのスルーホール
１６を前記層間絶縁膜１５に形成する際、層間絶縁膜１
５の上に設けられるフォトレジストマスクの位置が層間
絶縁膜１５の下に設けられている配線１４からずれる
と、スルーホール１６を形成するための層間絶縁膜１５
を構成する酸化シリコン膜のエッチングが配線１４をは
ずれて進む。このため、配線１４の下に形成されている
ＢＰＳＧ（Boron-doped Phospho Silicate Glass）膜１
０および酸化シリコン膜９などからなる下地の絶縁膜が
エッチングされてしまう。
【０００５】そこで、本発明者は、上記位置合わせずれ
が生じても、上下に位置する配線を接続するスルーホー
ルがこれら配線の間に設けられた層間絶縁膜のみに確実
に形成できる製造方法について検討した。
が生じても、上下に位置する配線を接続するスルーホー
ルがこれら配線の間に設けられた層間絶縁膜のみに確実
に形成できる製造方法について検討した。
【０００６】以下は、公知とされた技術ではないが、本
発明者によって検討された技術であり、その概要は次の
とおりである。
発明者によって検討された技術であり、その概要は次の
とおりである。
【０００７】すなわち、図１１に示すように、シリコン
単結晶（Ｓｉ）からなる半導体基板１上に、例えば、Ｍ
ＩＳＦＥＴ（Metal Insulator Semiconductor Field Ef
fectTransistor)を形成した後、半導体基板１上に酸化
シリコン膜９、ＢＰＳＧ膜１０およびストッパ用窒化シ
リコン膜１１を順次堆積して第１の層間絶縁膜を形成す
る。
単結晶（Ｓｉ）からなる半導体基板１上に、例えば、Ｍ
ＩＳＦＥＴ（Metal Insulator Semiconductor Field Ef
fectTransistor)を形成した後、半導体基板１上に酸化
シリコン膜９、ＢＰＳＧ膜１０およびストッパ用窒化シ
リコン膜１１を順次堆積して第１の層間絶縁膜を形成す
る。
【０００８】次に、フォトレジストマスクを用いて、第
１の層間絶縁膜を構成する上記ストッパ用窒化シリコン
膜１１、ＢＰＳＧ膜１０、酸化シリコン膜９あるいはさ
らにＭＩＳＦＥＴのゲート電極６を覆う窒化シリコン膜
５を順次エッチングし、ＭＩＳＦＥＴのゲート電極６や
半導体領域７と、後に形成される第１層目の配線１４を
接続するためのコンタクトホール１３を形成する。
１の層間絶縁膜を構成する上記ストッパ用窒化シリコン
膜１１、ＢＰＳＧ膜１０、酸化シリコン膜９あるいはさ
らにＭＩＳＦＥＴのゲート電極６を覆う窒化シリコン膜
５を順次エッチングし、ＭＩＳＦＥＴのゲート電極６や
半導体領域７と、後に形成される第１層目の配線１４を
接続するためのコンタクトホール１３を形成する。
【０００９】次に、半導体基板１上に堆積し金属膜を加
工して第１層目の配線１４を形成した後、半導体基板１
上に層間絶縁膜１５を堆積して第２の層間絶縁膜を形成
する。次いで、フォトレジストマスクを用いて、第２の
層間絶縁膜を構成する上記層間絶縁膜１５をエッチング
し、第１層目の配線１４と後に形成される第２層目の配
線１７を接続するためのスルーホール１６を形成した
後、半導体基板１上に堆積された金属膜を加工して第２
層目の配線１７を形成する。
工して第１層目の配線１４を形成した後、半導体基板１
上に層間絶縁膜１５を堆積して第２の層間絶縁膜を形成
する。次いで、フォトレジストマスクを用いて、第２の
層間絶縁膜を構成する上記層間絶縁膜１５をエッチング
し、第１層目の配線１４と後に形成される第２層目の配
線１７を接続するためのスルーホール１６を形成した
後、半導体基板１上に堆積された金属膜を加工して第２
層目の配線１７を形成する。
【００１０】上記製造方法によれば、スルーホール１６
を形成する際に、第２の層間絶縁膜の上に設けられるフ
ォトレジストマスクと第２の層間絶縁膜の下に設けられ
ている第１層目の配線１４の間に位置合わせずれが生じ
ても、第２の層間絶縁膜を構成する層間絶縁膜１５がエ
ッチングされた後は、第１の層間絶縁膜の上層を構成す
るストッパ用窒化シリコン膜１１によってこのエッチン
グが止まり、第１の層間絶縁膜の下層を構成するＢＰＳ
Ｇ膜１０および酸化シリコン膜９がエッチングされるの
を防ぐことができる。
を形成する際に、第２の層間絶縁膜の上に設けられるフ
ォトレジストマスクと第２の層間絶縁膜の下に設けられ
ている第１層目の配線１４の間に位置合わせずれが生じ
ても、第２の層間絶縁膜を構成する層間絶縁膜１５がエ
ッチングされた後は、第１の層間絶縁膜の上層を構成す
るストッパ用窒化シリコン膜１１によってこのエッチン
グが止まり、第１の層間絶縁膜の下層を構成するＢＰＳ
Ｇ膜１０および酸化シリコン膜９がエッチングされるの
を防ぐことができる。
【００１１】
【発明が解決しようとする課題】本発明者によって検討
された前記半導体集積回路装置の製造方法においては、
以下の問題点があることが見いだされた。
された前記半導体集積回路装置の製造方法においては、
以下の問題点があることが見いだされた。
【００１２】すなわち、ＭＩＳＦＥＴを有する半導体集
積回路装置においては、ＭＩＳＦＥＴの酸化シリコン膜
（ＳｉＯ2)からなるゲート絶縁膜と半導体基板（Ｓｉ）
界面に、結晶格子の不規則性に基づいたＳｉ結晶の未結
合ボンドが存在して、ＭＩＳＦＥＴのしきい値電圧を変
動させる原因となる界面準位が形成されている。
積回路装置においては、ＭＩＳＦＥＴの酸化シリコン膜
（ＳｉＯ2)からなるゲート絶縁膜と半導体基板（Ｓｉ）
界面に、結晶格子の不規則性に基づいたＳｉ結晶の未結
合ボンドが存在して、ＭＩＳＦＥＴのしきい値電圧を変
動させる原因となる界面準位が形成されている。
【００１３】そこで、通常、配線層を形成した後に４０
０〜５００℃の低温水素アニール処理を半導体基板に施
し、ＳｉまたはＳｉＯ2 の未結合ボンドに水素を結合さ
せて界面準位を減少させ、ゲート絶縁膜と半導体基板界
面を安定化させている。
０〜５００℃の低温水素アニール処理を半導体基板に施
し、ＳｉまたはＳｉＯ2 の未結合ボンドに水素を結合さ
せて界面準位を減少させ、ゲート絶縁膜と半導体基板界
面を安定化させている。
【００１４】しかしながら、コンタクトホールが形成さ
れる領域以外の半導体基板上の全面に前記ストッパ用窒
化シリコン膜が形成されていると、水素がこのストッパ
用窒化シリコン膜を通過しないために、水素がＭＩＳＦ
ＥＴのゲート絶縁膜と半導体基板界面に達し難くなり、
このため、界面準位が減少せず、ＭＩＳＦＥＴのしきい
値電圧が変動するという問題が生じた。
れる領域以外の半導体基板上の全面に前記ストッパ用窒
化シリコン膜が形成されていると、水素がこのストッパ
用窒化シリコン膜を通過しないために、水素がＭＩＳＦ
ＥＴのゲート絶縁膜と半導体基板界面に達し難くなり、
このため、界面準位が減少せず、ＭＩＳＦＥＴのしきい
値電圧が変動するという問題が生じた。
【００１５】水素が窒化シリコン膜を通過するために
は、窒化シリコン膜の厚さを６ｎｍ以下と非常に薄くす
る必要があるが、窒化シリコン膜の厚さが６ｎｍ以下で
は、第２の層間絶縁膜を構成する酸化シリコン膜のエッ
チング時に、この窒化シリコン膜は容易にエッチングさ
れてしまう。
は、窒化シリコン膜の厚さを６ｎｍ以下と非常に薄くす
る必要があるが、窒化シリコン膜の厚さが６ｎｍ以下で
は、第２の層間絶縁膜を構成する酸化シリコン膜のエッ
チング時に、この窒化シリコン膜は容易にエッチングさ
れてしまう。
【００１６】本発明の目的は、多層配線を有する半導体
集積回路装置において、半導体素子の信頼度を低下させ
ることなく、多層配線における加工不良を減らすことの
できる技術を提供することにある。
集積回路装置において、半導体素子の信頼度を低下させ
ることなく、多層配線における加工不良を減らすことの
できる技術を提供することにある。
【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１９】すなわち、本発明の半導体集積回路装置
は、第１の層間絶縁膜上に第１の配線が位置し、前記第
１の配線上に第２の層間絶縁膜を挟んで第２の配線が位
置し、前記第２の層間絶縁膜に前記第２の配線と前記第
１の配線を接続するためのスルーホールが設けられてお
り、さらに、前記スルーホールが形成される領域の前記
第１の配線と前記第１の層間絶縁膜の間にエッチングス
トッパ層が設けられており、前記エッチングストッパ層
は前記第１の配線と前記スルーホールとの位置合わせ精
度、前記第１の配線の加工寸法精度および前記スルーホ
ールの加工寸法精度を許容できる余裕をもって設計され
たパターン寸法を有している。
は、第１の層間絶縁膜上に第１の配線が位置し、前記第
１の配線上に第２の層間絶縁膜を挟んで第２の配線が位
置し、前記第２の層間絶縁膜に前記第２の配線と前記第
１の配線を接続するためのスルーホールが設けられてお
り、さらに、前記スルーホールが形成される領域の前記
第１の配線と前記第１の層間絶縁膜の間にエッチングス
トッパ層が設けられており、前記エッチングストッパ層
は前記第１の配線と前記スルーホールとの位置合わせ精
度、前記第１の配線の加工寸法精度および前記スルーホ
ールの加工寸法精度を許容できる余裕をもって設計され
たパターン寸法を有している。
【００２０】上記した手段によれば、第２の配線と第１
の配線を接続するために設けられるスルーホールの位置
が第１の配線上からずれても、スルーホール形成のため
のエッチングが上記エッチングストッパ層で止まり、第
１の配線の下に位置する第１の層間絶縁膜はエッチング
されない。また、第１の配線と第１の層間絶縁膜との間
に配置される上記エッチングストッパ層はスルーホール
が形成される領域のみに設けられるので、半導体基板に
施される水素アニール処理によって導入される水素が、
ＭＩＳＦＥＴのゲート絶縁膜と半導体基板の界面にまで
達しやすく、界面準位を減少させることができる。
の配線を接続するために設けられるスルーホールの位置
が第１の配線上からずれても、スルーホール形成のため
のエッチングが上記エッチングストッパ層で止まり、第
１の配線の下に位置する第１の層間絶縁膜はエッチング
されない。また、第１の配線と第１の層間絶縁膜との間
に配置される上記エッチングストッパ層はスルーホール
が形成される領域のみに設けられるので、半導体基板に
施される水素アニール処理によって導入される水素が、
ＭＩＳＦＥＴのゲート絶縁膜と半導体基板の界面にまで
達しやすく、界面準位を減少させることができる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２２】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００２３】（実施の形態１）図１は、本発明の一実施
の形態である第１層目の配線および第２層目の配線から
なる２層構造の電極配線を有する半導体集積回路装置を
示す半導体基板の要部断面図である。
の形態である第１層目の配線および第２層目の配線から
なる２層構造の電極配線を有する半導体集積回路装置を
示す半導体基板の要部断面図である。
【００２４】半導体基板１の表面には、ＭＩＳＦＥＴを
構成する酸化シリコン膜からなるゲート絶縁膜４が形成
され、このゲート絶縁膜４を介して多結晶シリコン膜か
らなるゲート電極６がパターニングされている。また、
ゲート電極６の左右両側壁には窒化シリコン膜からなる
サイドウォールスペーサ８が設けられており、半導体基
板１の表面から所定の深さにかけて、ＭＩＳＦＥＴのソ
ース、ドレイン領域を構成する半導体領域７が、ゲート
電極６の左右両側壁の直下近傍から外側にかけて形成さ
れている。
構成する酸化シリコン膜からなるゲート絶縁膜４が形成
され、このゲート絶縁膜４を介して多結晶シリコン膜か
らなるゲート電極６がパターニングされている。また、
ゲート電極６の左右両側壁には窒化シリコン膜からなる
サイドウォールスペーサ８が設けられており、半導体基
板１の表面から所定の深さにかけて、ＭＩＳＦＥＴのソ
ース、ドレイン領域を構成する半導体領域７が、ゲート
電極６の左右両側壁の直下近傍から外側にかけて形成さ
れている。
【００２５】ＭＩＳＦＥＴ上には、第１の層間絶縁膜を
構成する酸化シリコン膜９およびＢＰＳＧ膜１０が形成
されており、この第１の層間絶縁膜には、第１層目の配
線１４とゲート電極６または第１層目の配線１４と半導
体領域７を接続するためのコンタクトホール１３が形成
されている。
構成する酸化シリコン膜９およびＢＰＳＧ膜１０が形成
されており、この第１の層間絶縁膜には、第１層目の配
線１４とゲート電極６または第１層目の配線１４と半導
体領域７を接続するためのコンタクトホール１３が形成
されている。
【００２６】さらに、第１層目の配線１４上には、第２
の層間絶縁膜を構成する層間絶縁膜１５が形成されてお
り、この第２の層間絶縁膜には、第２層目の配線１７と
第１層目の配線１４を接続するためのスルーホール１６
が形成されている。
の層間絶縁膜を構成する層間絶縁膜１５が形成されてお
り、この第２の層間絶縁膜には、第２層目の配線１７と
第１層目の配線１４を接続するためのスルーホール１６
が形成されている。
【００２７】なお、第１層目の配線１４と第１の層間絶
縁膜の上層を構成するＢＰＳＧ膜１０との間には、スル
ーホール１６を形成する際のエッチングのストッパ層と
してストッパ用窒化シリコン膜１１が設けられている。
縁膜の上層を構成するＢＰＳＧ膜１０との間には、スル
ーホール１６を形成する際のエッチングのストッパ層と
してストッパ用窒化シリコン膜１１が設けられている。
【００２８】図２に、スルーホール１６と第１層目の配
線１４との間で位置合わせずれが生じた際の半導体基板
１の要部平面図を示す。図には、第１の層間絶縁膜の上
層を構成するＢＰＳＧ膜１０、ストッパ用窒化シリコン
膜１１、第１層目の配線１４およびスルーホール１６の
みを示している。このストッパ用窒化シリコン膜１１の
パターン寸法は、第１層目の配線１４とスルーホール１
６の位置合わせ精度、第１層目の配線１４の加工寸法精
度およびスルーホール１６の加工寸法精度を許容できる
余裕をもって設計されている。
線１４との間で位置合わせずれが生じた際の半導体基板
１の要部平面図を示す。図には、第１の層間絶縁膜の上
層を構成するＢＰＳＧ膜１０、ストッパ用窒化シリコン
膜１１、第１層目の配線１４およびスルーホール１６の
みを示している。このストッパ用窒化シリコン膜１１の
パターン寸法は、第１層目の配線１４とスルーホール１
６の位置合わせ精度、第１層目の配線１４の加工寸法精
度およびスルーホール１６の加工寸法精度を許容できる
余裕をもって設計されている。
【００２９】本実施の形態によれば、第２層目の配線１
７と第１層目の配線１４を接続するために設けられるス
ルーホール１６の位置が、第１層目の配線１４上からず
れても、スルーホール１６を形成するためのエッチング
がストッパ用窒化シリコン膜１１で止まり、第１の層間
絶縁膜を構成するＢＰＳＧ膜１０および酸化シリコン膜
９はエッチングされないので、多層配線における加工不
良を防ぐことができる。
７と第１層目の配線１４を接続するために設けられるス
ルーホール１６の位置が、第１層目の配線１４上からず
れても、スルーホール１６を形成するためのエッチング
がストッパ用窒化シリコン膜１１で止まり、第１の層間
絶縁膜を構成するＢＰＳＧ膜１０および酸化シリコン膜
９はエッチングされないので、多層配線における加工不
良を防ぐことができる。
【００３０】また、ストッパ用窒化シリコン膜１１は、
スルーホール１６が形成される領域のみに設けられてい
るので、半導体基板１に施される水素アニール処理によ
って導入される水素が、ＭＩＳＦＥＴのゲート絶縁膜４
と半導体基板１の界面にまで達しやすく、界面準位を減
少させることができる。
スルーホール１６が形成される領域のみに設けられてい
るので、半導体基板１に施される水素アニール処理によ
って導入される水素が、ＭＩＳＦＥＴのゲート絶縁膜４
と半導体基板１の界面にまで達しやすく、界面準位を減
少させることができる。
【００３１】次に、本実施の形態である図１に示した２
層配線を有する半導体集積回路装置の製造方法を図３〜
図６を用いて説明する。
層配線を有する半導体集積回路装置の製造方法を図３〜
図６を用いて説明する。
【００３２】まず、図３に示すように、半導体基板１の
主面に周知の方法でｐ型ウエル２、フィールド絶縁膜３
およびゲート絶縁膜４を順次形成した後、半導体基板１
上にＣＶＤ（Chemical Vapor Deposition)法で多結晶シ
リコン膜（図示せず）および窒化シリコン膜５を順次堆
積する。
主面に周知の方法でｐ型ウエル２、フィールド絶縁膜３
およびゲート絶縁膜４を順次形成した後、半導体基板１
上にＣＶＤ（Chemical Vapor Deposition)法で多結晶シ
リコン膜（図示せず）および窒化シリコン膜５を順次堆
積する。
【００３３】次に、上記窒化シリコン膜５および多結晶
シリコン膜を順次エッチングして、ＭＩＳＦＥＴのゲー
ト電極６を形成した後、窒化シリコン膜５およびゲート
電極６をマスクにして、ｐ型ウエル２にｎ型不純物をイ
オン注入し、ｎチャネル型ＭＩＳＦＥＴの半導体領域７
を形成する。
シリコン膜を順次エッチングして、ＭＩＳＦＥＴのゲー
ト電極６を形成した後、窒化シリコン膜５およびゲート
電極６をマスクにして、ｐ型ウエル２にｎ型不純物をイ
オン注入し、ｎチャネル型ＭＩＳＦＥＴの半導体領域７
を形成する。
【００３４】その後、半導体基板１上にＣＶＤ法で堆積
した窒化シリコン膜（図示せず）をＲＩＥ（Reactive I
on Etching）法でエッチングして、ゲート電極６の側壁
にサイドウォールスペーサ８を形成する。次に、半導体
基板１上に酸化シリコン膜９およびＢＰＳＧ膜１０をＣ
ＶＤ法で順次堆積した後、窒素ガス雰囲気中で８５０〜
９５０℃の熱処理を行い、ＢＰＳＧ膜１０の表面を平坦
化する。
した窒化シリコン膜（図示せず）をＲＩＥ（Reactive I
on Etching）法でエッチングして、ゲート電極６の側壁
にサイドウォールスペーサ８を形成する。次に、半導体
基板１上に酸化シリコン膜９およびＢＰＳＧ膜１０をＣ
ＶＤ法で順次堆積した後、窒素ガス雰囲気中で８５０〜
９５０℃の熱処理を行い、ＢＰＳＧ膜１０の表面を平坦
化する。
【００３５】次に、図４に示すように、平坦化されたＢ
ＰＳＧ膜１０上に厚さ0.３〜1.０μｍの窒化シリコン膜
（図示せず）をプラズマＣＶＤ法で堆積し、次いで、後
に第２層目の配線１７と第１層目の配線１４を接続する
ために設けられるスルーホール１６が形成される領域の
上記窒化シリコン膜上に、フォトレジストマスク１２を
形成する。
ＰＳＧ膜１０上に厚さ0.３〜1.０μｍの窒化シリコン膜
（図示せず）をプラズマＣＶＤ法で堆積し、次いで、後
に第２層目の配線１７と第１層目の配線１４を接続する
ために設けられるスルーホール１６が形成される領域の
上記窒化シリコン膜上に、フォトレジストマスク１２を
形成する。
【００３６】次に、フォトレジストマスク１２を用い
て、上記窒化シリコン膜をμ（マイクロ）波ＥＣＲ（El
ectron Cyclotron Resonance）ドライエッチング装置で
エッチングし、ストッパ用窒化シリコン膜１１を形成す
る。ドライエッチングの条件は、例えば、エッチングガ
スＣＨＦ3 ／ＣＨ2 Ｆ2 、ガス流量比ＣＨＦ3 ／ＣＨ2
Ｆ2 ＝１５／１０ｓｃｃｍ、μ波電流１８０ｍＡ、ｒｆ
パワー１２０Ｗ、圧力５ｍＴｏｒｒおよび電極温度−３
０℃である。
て、上記窒化シリコン膜をμ（マイクロ）波ＥＣＲ（El
ectron Cyclotron Resonance）ドライエッチング装置で
エッチングし、ストッパ用窒化シリコン膜１１を形成す
る。ドライエッチングの条件は、例えば、エッチングガ
スＣＨＦ3 ／ＣＨ2 Ｆ2 、ガス流量比ＣＨＦ3 ／ＣＨ2
Ｆ2 ＝１５／１０ｓｃｃｍ、μ波電流１８０ｍＡ、ｒｆ
パワー１２０Ｗ、圧力５ｍＴｏｒｒおよび電極温度−３
０℃である。
【００３７】次に、図５に示すように、フォトレジスト
マスク１２を除去した後、ＢＰＳＧ膜１０、酸化シリコ
ン膜９および窒化シリコン膜５をフォトレジストマスク
（図示せず）を用いて順次エッチングし、コンタクトホ
ール１３を形成する。
マスク１２を除去した後、ＢＰＳＧ膜１０、酸化シリコ
ン膜９および窒化シリコン膜５をフォトレジストマスク
（図示せず）を用いて順次エッチングし、コンタクトホ
ール１３を形成する。
【００３８】次いで、上記フォトレジストマスクを除去
し、続いて、半導体基板１上に堆積した金属膜、例えば
タングステン、アルミニウム合金膜などをフォトレジス
トマスク（図示せず）を用いてエッチングして、第１層
目の配線１４を形成する。
し、続いて、半導体基板１上に堆積した金属膜、例えば
タングステン、アルミニウム合金膜などをフォトレジス
トマスク（図示せず）を用いてエッチングして、第１層
目の配線１４を形成する。
【００３９】次に、図６に示すように、半導体基板１上
に第２の層間絶縁膜を構成する平坦化された厚さ約1.０
μｍの層間絶縁膜１５をプラズマＣＶＤ法によって堆積
した後、フォトレジストマスク（図示せず）を用いて、
平行平板型ＲＩＥ装置でこの層間絶縁膜１５をエッチン
グし、後に形成される第２層目の配線１７と第１層目の
配線１４を接続するためのスルーホール１６を形成す
る。
に第２の層間絶縁膜を構成する平坦化された厚さ約1.０
μｍの層間絶縁膜１５をプラズマＣＶＤ法によって堆積
した後、フォトレジストマスク（図示せず）を用いて、
平行平板型ＲＩＥ装置でこの層間絶縁膜１５をエッチン
グし、後に形成される第２層目の配線１７と第１層目の
配線１４を接続するためのスルーホール１６を形成す
る。
【００４０】ドライエッチングの条件は、例えば、エッ
チングガスＣ4 Ｆ8 ／ＣＦ4 ／ＣＯ／Ａｒ、ガス流量比
Ｃ4 Ｆ8 ／ＣＦ4 ／ＣＯ／Ａｒ＝２／５／１７０／６０
０ｓｃｃｍ、ｒｆパワー１０００Ｗ、圧力１００ｍＴｏ
ｒｒおよび電極温度−１０℃である。
チングガスＣ4 Ｆ8 ／ＣＦ4 ／ＣＯ／Ａｒ、ガス流量比
Ｃ4 Ｆ8 ／ＣＦ4 ／ＣＯ／Ａｒ＝２／５／１７０／６０
０ｓｃｃｍ、ｒｆパワー１０００Ｗ、圧力１００ｍＴｏ
ｒｒおよび電極温度−１０℃である。
【００４１】上記エッチング条件によって、酸化シリコ
ン膜に対する窒化シリコン膜のエッチング比は約５、酸
化シリコン膜に対するタングステン膜のエッチング比は
約２０が得られる。従って、スルーホール１６を加工す
る際に、第２の層間絶縁膜を構成する厚さ約1.０μｍの
層間絶縁膜１５上に設けられるフォトレジストマスクと
第１層目の配線１４の位置がずれても、厚さ0.３〜1.０
μｍのストッパ用窒化シリコン膜１１によって、第１の
層間絶縁膜を構成するＢＰＳＧ膜１０および酸化シリコ
ン膜９のエッチングを防ぐことができる。
ン膜に対する窒化シリコン膜のエッチング比は約５、酸
化シリコン膜に対するタングステン膜のエッチング比は
約２０が得られる。従って、スルーホール１６を加工す
る際に、第２の層間絶縁膜を構成する厚さ約1.０μｍの
層間絶縁膜１５上に設けられるフォトレジストマスクと
第１層目の配線１４の位置がずれても、厚さ0.３〜1.０
μｍのストッパ用窒化シリコン膜１１によって、第１の
層間絶縁膜を構成するＢＰＳＧ膜１０および酸化シリコ
ン膜９のエッチングを防ぐことができる。
【００４２】なお、窒化シリコン膜の膜厚が厚すぎる
と、窒化シリコン膜の応力によって半導体ウエハが反
り、半導体ウエハがエッチング装置の試料台に吸着しな
くなる。このため、上記ストッパ用窒化シリコン膜１１
の膜厚は1.０μｍ以下に設定される。
と、窒化シリコン膜の応力によって半導体ウエハが反
り、半導体ウエハがエッチング装置の試料台に吸着しな
くなる。このため、上記ストッパ用窒化シリコン膜１１
の膜厚は1.０μｍ以下に設定される。
【００４３】次に、半導体基板１上に堆積した金属膜、
例えばタングステン、アルミニウム合金膜などをフォト
レジストマスク（図示せず）を用いてエッチングし、第
２層目の配線１７を形成する。最後に、半導体基板１の
表面をパッシベーション膜１８で被覆し、続いて、４０
０〜５００℃で半導体基板１に水素アニール処理を施す
ことによって、図１に示した本実施の形態１の２層配線
を有する半導体集積回路装置が完成する。
例えばタングステン、アルミニウム合金膜などをフォト
レジストマスク（図示せず）を用いてエッチングし、第
２層目の配線１７を形成する。最後に、半導体基板１の
表面をパッシベーション膜１８で被覆し、続いて、４０
０〜５００℃で半導体基板１に水素アニール処理を施す
ことによって、図１に示した本実施の形態１の２層配線
を有する半導体集積回路装置が完成する。
【００４４】（実施の形態２）図７に、本発明の他の実
施の形態である第１層目の配線および第２層目の配線か
らなる２層構造の電極配線を有する半導体集積回路装置
を示す半導体基板の要部平面図を示す。
施の形態である第１層目の配線および第２層目の配線か
らなる２層構造の電極配線を有する半導体集積回路装置
を示す半導体基板の要部平面図を示す。
【００４５】前記実施の形態１においては、第１層目の
配線１４と第１の層間絶縁膜の上層を構成するＢＰＳＧ
膜１０との間に配置されるストッパ用窒化シリコン膜１
１は、スルーホール１６が形成される領域のみに設けら
れた。しかし、図７に示すように、スルーホール１６が
形成される領域のみでなく、第１層目の配線１４の下に
全てストッパ用窒化シリコン膜１１を形成してもよい。
配線１４と第１の層間絶縁膜の上層を構成するＢＰＳＧ
膜１０との間に配置されるストッパ用窒化シリコン膜１
１は、スルーホール１６が形成される領域のみに設けら
れた。しかし、図７に示すように、スルーホール１６が
形成される領域のみでなく、第１層目の配線１４の下に
全てストッパ用窒化シリコン膜１１を形成してもよい。
【００４６】この際、スルーホール１６が形成される領
域に位置するストッパ用窒化シリコン膜１１のパターン
寸法は、第１層目の配線１４とスルーホール１６との位
置合わせ精度、第１層目の配線１４の加工寸法精度およ
びスルーホール１６の加工寸法精度を許容できる余裕を
もって設計されている。
域に位置するストッパ用窒化シリコン膜１１のパターン
寸法は、第１層目の配線１４とスルーホール１６との位
置合わせ精度、第１層目の配線１４の加工寸法精度およ
びスルーホール１６の加工寸法精度を許容できる余裕を
もって設計されている。
【００４７】本実施の形態によれば、第１層目の配線１
４とストッパ用窒化シリコン膜１１を形成する際に用い
るフォトレジストマスクのパターン寸法は異なるもの
の、その形状は同じである。従って、同一の露光用マス
クを用い露光条件を変えることによって、第１層目の配
線１４を加工するためのフォトレジストマスクとストッ
パ用窒化シリコン膜１１を加工するためのフォトレジス
トマスクを形成することができるので、新たに、ストッ
パ用窒化シリコン膜１１を加工するための露光用マスク
を製作する必要がない。
４とストッパ用窒化シリコン膜１１を形成する際に用い
るフォトレジストマスクのパターン寸法は異なるもの
の、その形状は同じである。従って、同一の露光用マス
クを用い露光条件を変えることによって、第１層目の配
線１４を加工するためのフォトレジストマスクとストッ
パ用窒化シリコン膜１１を加工するためのフォトレジス
トマスクを形成することができるので、新たに、ストッ
パ用窒化シリコン膜１１を加工するための露光用マスク
を製作する必要がない。
【００４８】次に、本実施の形態である２層配線を有す
る半導体集積回路装置の製造方法を図８および図９を用
いて説明する。
る半導体集積回路装置の製造方法を図８および図９を用
いて説明する。
【００４９】まず、前記実施の形態１と同様な製造方法
で、前記図３に示したように、ＭＩＳＦＥＴ上に酸化シ
リコン膜９およびＢＰＳＧ膜１０から構成される第１の
層間絶縁膜を形成した後、ＢＰＳＧ膜１０上に厚さ0.３
〜1.０μｍの窒化シリコン膜（図示せず）をプラズマＣ
ＶＤ法で堆積する。
で、前記図３に示したように、ＭＩＳＦＥＴ上に酸化シ
リコン膜９およびＢＰＳＧ膜１０から構成される第１の
層間絶縁膜を形成した後、ＢＰＳＧ膜１０上に厚さ0.３
〜1.０μｍの窒化シリコン膜（図示せず）をプラズマＣ
ＶＤ法で堆積する。
【００５０】次に、図８に示すように、後に第１層目の
配線１４が形成される領域の上記窒化シリコン膜上にフ
ォトレジストマスク１９を形成し、次いで、フォトレジ
ストマスク１９を用いて上記窒化シリコン膜をμ波ＥＣ
Ｒドライエッチング装置で加工して、ストッパ用窒化シ
リコン膜１１を形成する。
配線１４が形成される領域の上記窒化シリコン膜上にフ
ォトレジストマスク１９を形成し、次いで、フォトレジ
ストマスク１９を用いて上記窒化シリコン膜をμ波ＥＣ
Ｒドライエッチング装置で加工して、ストッパ用窒化シ
リコン膜１１を形成する。
【００５１】次に、図９に示すように、フォトレジスト
マスク１９を除去した後、ストッパ用窒化シリコン膜１
１、ＢＰＳＧ膜１０、酸化シリコン膜９および窒化シリ
コン膜５を順次エッチングしてコンタクトホール１３を
形成し、次いで、第１層目の配線１４を形成する。
マスク１９を除去した後、ストッパ用窒化シリコン膜１
１、ＢＰＳＧ膜１０、酸化シリコン膜９および窒化シリ
コン膜５を順次エッチングしてコンタクトホール１３を
形成し、次いで、第１層目の配線１４を形成する。
【００５２】その後、前記実施の形態１と同様な製造方
法で、層間絶縁膜１５からなる第２の層間絶縁膜、スル
ーホール１６および第２層目の配線１７を順次形成す
る。
法で、層間絶縁膜１５からなる第２の層間絶縁膜、スル
ーホール１６および第２層目の配線１７を順次形成す
る。
【００５３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００５４】例えば、前記実施の形態では、第２の層間
絶縁膜を加工してスルーホールを形成する際のエッチン
グのストッパ層に窒化シリコン膜を用いたが、これに限
られるものではなく、第２の層間絶縁膜を構成する絶縁
膜に対するエッチング比が５以上の絶縁膜または導電膜
であればよい。
絶縁膜を加工してスルーホールを形成する際のエッチン
グのストッパ層に窒化シリコン膜を用いたが、これに限
られるものではなく、第２の層間絶縁膜を構成する絶縁
膜に対するエッチング比が５以上の絶縁膜または導電膜
であればよい。
【００５５】また、前記実施の形態では、第２の層間絶
縁膜を加工してスルーホールを形成する際のエッチング
のストッパ層に用いられるストッパ用窒化シリコン膜
は、ドライエッチングによって加工したが、ウエットエ
ッチングによって加工してもよい。
縁膜を加工してスルーホールを形成する際のエッチング
のストッパ層に用いられるストッパ用窒化シリコン膜
は、ドライエッチングによって加工したが、ウエットエ
ッチングによって加工してもよい。
【００５６】また、前記実施の形態では、第１層目の配
線と第２層目の配線からなる２層構造の多層配線を有す
る半導体集積回路装置に適用した場合について説明した
が、２層以上の多層配線を有する半導体集積回路装置に
も適用可能である。
線と第２層目の配線からなる２層構造の多層配線を有す
る半導体集積回路装置に適用した場合について説明した
が、２層以上の多層配線を有する半導体集積回路装置に
も適用可能である。
【００５７】また、前記実施の形態では、多層配線を有
するＭＩＳＦＥＴおよびその製造方法について説明した
が、多層配線を有する半導体素子全般およびその製造方
法に適用可能である。
するＭＩＳＦＥＴおよびその製造方法について説明した
が、多層配線を有する半導体素子全般およびその製造方
法に適用可能である。
【００５８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５９】本発明によれば、ＭＩＳＦＥＴのゲート絶
縁膜と半導体基板界面の界面準位を減少させるための水
素アニール処理の効果を弱めることなく、上下に位置す
る配線層を接続するスルーホールがこれら配線層の間に
設けられた層間絶縁膜のみに確実に形成することが可能
となるので、半導体素子の信頼度を低下させることな
く、多層配線における加工不良を減らすことができる。
縁膜と半導体基板界面の界面準位を減少させるための水
素アニール処理の効果を弱めることなく、上下に位置す
る配線層を接続するスルーホールがこれら配線層の間に
設けられた層間絶縁膜のみに確実に形成することが可能
となるので、半導体素子の信頼度を低下させることな
く、多層配線における加工不良を減らすことができる。
【図１】本発明の一実施の形態である半導体集積回路装
置を示す半導体基板の要部断面図である。
置を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態である半導体集積回路装
置を示す半導体基板の要部平面図である。
置を示す半導体基板の要部平面図である。
【図３】本発明の一実施の形態である半導体集積回路装
置を示す半導体基板の要部断面図である。
置を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態である半導体集積回路装
置を示す半導体基板の要部断面図である。
置を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態である半導体集積回路装
置を示す半導体基板の要部断面図である。
置を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態である半導体集積回路装
置を示す半導体基板の要部断面図である。
置を示す半導体基板の要部断面図である。
【図７】本発明の他の実施の形態である半導体集積回路
装置を示す半導体基板の要部平面図である。
装置を示す半導体基板の要部平面図である。
【図８】本発明の他の実施の形態である半導体集積回路
装置を示す半導体基板の要部断面図である。
装置を示す半導体基板の要部断面図である。
【図９】本発明の他の実施の形態である半導体集積回路
装置を示す半導体基板の要部断面図である。
装置を示す半導体基板の要部断面図である。
【図１０】本発明者によって検討された半導体集積回路
装置を示す半導体基板の要部断面図である。
装置を示す半導体基板の要部断面図である。
【図１１】本発明者によって検討された半導体集積回路
装置を示す半導体基板の要部断面図である。
装置を示す半導体基板の要部断面図である。
１ 半導体基板 ２ ｐ型ウエル ３ フィールド絶縁膜 ４ ゲート絶縁膜 ５ 窒化シリコン膜 ６ ゲート電極 ７ 半導体領域（ソース、ドレイン領域） ８ サイドウォールスペーサ ９ 酸化シリコン膜 １０ ＢＰＳＧ膜 １１ ストッパ用窒化シリコン膜 １２ フォトレジストマスク １３ コンタクトホール １４ 配線 １５ 層間絶縁膜 １６ スルーホール １７ 配線 １８ パッシベーション膜 １９ フォトレジストマスク
Claims (5)
- 【請求項１】 第１の層間絶縁膜上に第１の配線が位置
し、前記第１の配線上に第２の層間絶縁膜を挟んで第２
の配線が位置し、前記第２の層間絶縁膜に前記第２の配
線と前記第１の配線を接続するためのスルーホールが設
けられた半導体集積回路装置であって、前記スルーホー
ルが形成される領域の前記第１の配線と前記第１の層間
絶縁膜の間にエッチングストッパ層が設けられており、
前記エッチングストッパ層は、前記第１の配線と前記ス
ルーホールとの位置合わせ精度、前記第１の配線の加工
寸法精度および前記スルーホールの加工寸法精度を許容
できる余裕をもって設計されたパターン寸法を有してい
ることを特徴とする半導体集積回路装置。 - 【請求項２】 第１の層間絶縁膜上に第１の配線が位置
し、前記第１の配線上に第２の層間絶縁膜を挟んで第２
の配線が位置し、前記第２の層間絶縁膜に前記第２の配
線と前記第１の配線を接続するためのスルーホールが設
けられた半導体集積回路装置であって、前記第１の配線
と前記第１の層間絶縁膜の間にエッチングストッパ層が
設けられており、前記スルーホールが形成される領域に
位置する前記エッチングストッパ層は、前記第１の配線
と前記スルーホールとの位置合わせ精度、前記第１の配
線の加工寸法精度および前記スルーホールの加工寸法精
度を許容できる余裕をもって設計されたパターン寸法を
有していることを特徴とする半導体集積回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置であって、前記エッチングストッパ層のエッチング
速度は、前記第２の層間絶縁膜のエッチング速度の１／
５以下であることを特徴とする半導体集積回路装置。 - 【請求項４】 請求項１または２記載の半導体集積回路
装置であって、前記第２の層間絶縁膜は酸化シリコン膜
であり、前記エッチングストッパ層は窒化シリコン膜で
あることを特徴とする半導体集積回路装置。 - 【請求項５】 請求項１、２、３または４記載の半導体
集積回路装置の製造方法であって、前記第２の配線を形
成した後の工程で低温水素アニール処理を行うことを特
徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8016949A JPH09213793A (ja) | 1996-02-02 | 1996-02-02 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8016949A JPH09213793A (ja) | 1996-02-02 | 1996-02-02 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213793A true JPH09213793A (ja) | 1997-08-15 |
Family
ID=11930389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8016949A Pending JPH09213793A (ja) | 1996-02-02 | 1996-02-02 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09213793A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100351687B1 (ko) * | 1999-01-12 | 2002-09-11 | 닛본 덴기 가부시끼가이샤 | 반도체장치 및 그 제조방법 |
| KR100359159B1 (ko) * | 1999-06-30 | 2002-10-31 | 주식회사 하이닉스반도체 | 반도체소자의 비트라인 형성방법 |
| JP2010212365A (ja) * | 2009-03-09 | 2010-09-24 | Sony Corp | 固体撮像装置、および、その製造方法、電子機器 |
-
1996
- 1996-02-02 JP JP8016949A patent/JPH09213793A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100351687B1 (ko) * | 1999-01-12 | 2002-09-11 | 닛본 덴기 가부시끼가이샤 | 반도체장치 및 그 제조방법 |
| KR100359159B1 (ko) * | 1999-06-30 | 2002-10-31 | 주식회사 하이닉스반도체 | 반도체소자의 비트라인 형성방법 |
| JP2010212365A (ja) * | 2009-03-09 | 2010-09-24 | Sony Corp | 固体撮像装置、および、その製造方法、電子機器 |
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