JPH09148560A - 電荷結合素子のリセットゲート - Google Patents
電荷結合素子のリセットゲートInfo
- Publication number
- JPH09148560A JPH09148560A JP29937895A JP29937895A JPH09148560A JP H09148560 A JPH09148560 A JP H09148560A JP 29937895 A JP29937895 A JP 29937895A JP 29937895 A JP29937895 A JP 29937895A JP H09148560 A JPH09148560 A JP H09148560A
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- JP
- Japan
- Prior art keywords
- reset gate
- charge
- coupled device
- width
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【課題】 電荷結合素子のリセットゲートの分配ノイズ
を低減するために、リセットゲートの下部のチャネル領
域の面積を小さくすることには、リソグラフィー技術に
より限界があった。 【解決手段】 電荷結合素子１のリセットゲートにおい
て、リセットゲートは、リセットゲートの電荷電圧変換
部１３とドレイン１４との間に形成されるチャネル領域
１５上に配設したリセットゲートパターン１２のゲート
長Ｌ方向の幅Ｌｗｇを、該リセットゲートパターン１２
の他の部分における幅Ｌｗｅよりも短く形成したもので
ある。
を低減するために、リセットゲートの下部のチャネル領
域の面積を小さくすることには、リソグラフィー技術に
より限界があった。 【解決手段】 電荷結合素子１のリセットゲートにおい
て、リセットゲートは、リセットゲートの電荷電圧変換
部１３とドレイン１４との間に形成されるチャネル領域
１５上に配設したリセットゲートパターン１２のゲート
長Ｌ方向の幅Ｌｗｇを、該リセットゲートパターン１２
の他の部分における幅Ｌｗｅよりも短く形成したもので
ある。
Description
【０００１】
【発明の属する技術分野】本発明は、電荷結合素子のリ
セットゲートに関するものである。
セットゲートに関するものである。
【０００２】
【従来の技術】図３に示すように、電荷結合素子のリセ
ットゲート３１がオフするときに、リセットゲート３１
の下部のチャネル領域３２中の電荷（図示省略）はドレ
イン３３側と電荷電圧変換部３４側とに確率的に分配さ
れる。そして、電荷電圧変換部３４側に分配された電荷
は信号の揺らぎ（分配ノイズ）となって表れる。この分
配ノイズの量はリセットゲート３１下のチャネル領域の
面積を小さくするか、またはドレイン３３側にポテンシ
ャルの勾配を付けることで理論的には改善される。
ットゲート３１がオフするときに、リセットゲート３１
の下部のチャネル領域３２中の電荷（図示省略）はドレ
イン３３側と電荷電圧変換部３４側とに確率的に分配さ
れる。そして、電荷電圧変換部３４側に分配された電荷
は信号の揺らぎ（分配ノイズ）となって表れる。この分
配ノイズの量はリセットゲート３１下のチャネル領域の
面積を小さくするか、またはドレイン３３側にポテンシ
ャルの勾配を付けることで理論的には改善される。
【０００３】
【発明が解決しようとする課題】しかしながら、リセッ
トゲートを形成する際のマスク合わせずれ等によるポテ
ンシャルのばらつきを考慮すると、リセットゲート下部
のチャネル領域の面積を小さくすることには限界があ
る。
トゲートを形成する際のマスク合わせずれ等によるポテ
ンシャルのばらつきを考慮すると、リセットゲート下部
のチャネル領域の面積を小さくすることには限界があ
る。
【０００４】本発明は、分配ノイズを低減することに優
れた電荷結合素子のリセットゲートを提供することを目
的とする。
れた電荷結合素子のリセットゲートを提供することを目
的とする。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされた電荷結合素子のリセットゲートで
ある。すなわち、電荷結合素子のリセットゲートにおい
て、リセットゲートは、リセットゲートの電荷電圧変換
部とドレインとの間に形成されるチャネル領域上に配設
したリセットゲートパターンのゲート長方向の幅がこの
リセットゲートパターンの他の部分における幅よりも短
くなるように形成されているものである。
成するためになされた電荷結合素子のリセットゲートで
ある。すなわち、電荷結合素子のリセットゲートにおい
て、リセットゲートは、リセットゲートの電荷電圧変換
部とドレインとの間に形成されるチャネル領域上に配設
したリセットゲートパターンのゲート長方向の幅がこの
リセットゲートパターンの他の部分における幅よりも短
くなるように形成されているものである。
【０００６】上記電荷結合素子のリセットゲートは、リ
セットゲートの電荷電圧変換部とドレインとの間におけ
るチャネル領域上に配設したリセットゲートパターンの
ゲート長方向の幅がこのリセットゲートパターンの他の
部分における幅よりも短くなるように形成されているこ
とから、部分的にゲート長が短くなる部分が存在する。
したがって、ゲート長が短くなった分だけ実効的にゲー
ト面積が小さくなるので、分配ノイズに寄与するゲート
下部のチャネル領域中の電荷は少なくなる。
セットゲートの電荷電圧変換部とドレインとの間におけ
るチャネル領域上に配設したリセットゲートパターンの
ゲート長方向の幅がこのリセットゲートパターンの他の
部分における幅よりも短くなるように形成されているこ
とから、部分的にゲート長が短くなる部分が存在する。
したがって、ゲート長が短くなった分だけ実効的にゲー
ト面積が小さくなるので、分配ノイズに寄与するゲート
下部のチャネル領域中の電荷は少なくなる。
【０００７】
【発明の実施の形態】本発明の実施形態の第１例を図１
のレイアウト図によって説明する。
のレイアウト図によって説明する。
【０００８】図１に示すように、電荷結合素子のリセッ
トゲート１は以下のように構成されている。半導体基板
１１には絶縁膜（図示省略）を介してのリセットゲート
パターン１２が形成されている。このリセットゲートパ
ターン１２の一方側に半導体基板１１には電荷電圧変換
部１３が設けられ、他方側の半導体基板１１にはドレイ
ン１４が設けられている。また、電荷電圧変換部１３と
ドレイン１４との間で上記リセットゲートパターン１２
の下部における半導体基板１１にはチャネル領域１５が
形成されている。そして上記リセットゲートパターン１
２のゲート長方向の幅Ｌｗｇを、このリセットゲートパ
ターン１２における他の部分の幅Ｌｗｅよりも短くなる
ように形成したものである。すなわち、平面視的に見
て、上記チャネル領域１５上のリセットゲートパターン
１２の両側をくびれさせた状態、すなわち電荷電圧変換
部１３側を略く字形状にくびれさせ、ドレイン１４側を
略逆く字形状にくびれさせている状態にして、上記リセ
ットゲートパターン１２は形成されている。
トゲート１は以下のように構成されている。半導体基板
１１には絶縁膜（図示省略）を介してのリセットゲート
パターン１２が形成されている。このリセットゲートパ
ターン１２の一方側に半導体基板１１には電荷電圧変換
部１３が設けられ、他方側の半導体基板１１にはドレイ
ン１４が設けられている。また、電荷電圧変換部１３と
ドレイン１４との間で上記リセットゲートパターン１２
の下部における半導体基板１１にはチャネル領域１５が
形成されている。そして上記リセットゲートパターン１
２のゲート長方向の幅Ｌｗｇを、このリセットゲートパ
ターン１２における他の部分の幅Ｌｗｅよりも短くなる
ように形成したものである。すなわち、平面視的に見
て、上記チャネル領域１５上のリセットゲートパターン
１２の両側をくびれさせた状態、すなわち電荷電圧変換
部１３側を略く字形状にくびれさせ、ドレイン１４側を
略逆く字形状にくびれさせている状態にして、上記リセ
ットゲートパターン１２は形成されている。
【０００９】上記構成の電荷結合素子１のリセットゲー
トは、電荷電圧変換部１３とドレイン１４との間のチャ
ネル領域１５上に配設されるリセットゲートパターン１
２のゲート長方向の幅Ｌｗｇを、このリセットゲートパ
ターン１２における他の部分の幅Ｌｗｅよりも短く形成
したことから、部分的にゲート長が短くなる部分が存在
する。したがって、略逆く字形状にくびれさせた分だ
け、実効的にゲート面積が小さくなるので、分配ノイズ
に寄与するリセットゲートパターン１２の下部おけるチ
ャネル領域１５中の電荷は少なくなる。
トは、電荷電圧変換部１３とドレイン１４との間のチャ
ネル領域１５上に配設されるリセットゲートパターン１
２のゲート長方向の幅Ｌｗｇを、このリセットゲートパ
ターン１２における他の部分の幅Ｌｗｅよりも短く形成
したことから、部分的にゲート長が短くなる部分が存在
する。したがって、略逆く字形状にくびれさせた分だ
け、実効的にゲート面積が小さくなるので、分配ノイズ
に寄与するリセットゲートパターン１２の下部おけるチ
ャネル領域１５中の電荷は少なくなる。
【００１０】次に実施形態の第２例を、図２のレイアウ
ト図によって説明する。なお、図２では、上記図１によ
って説明した構成部品と同様の構成部品には同一の符号
を付す。
ト図によって説明する。なお、図２では、上記図１によ
って説明した構成部品と同様の構成部品には同一の符号
を付す。
【００１１】図２に示すように、リセットゲートパター
ン１２は、リセットゲートパターン１２のゲート長方向
の幅Ｌｗｇを、このリセットゲートパターン１２におけ
る他の部分の幅Ｌｗｅよりも短くなるように形成されて
いる。すなわち、平面視的に見て、ドレイン１４側が略
逆く字形状にくびれた状態に形成されているものであ
る。
ン１２は、リセットゲートパターン１２のゲート長方向
の幅Ｌｗｇを、このリセットゲートパターン１２におけ
る他の部分の幅Ｌｗｅよりも短くなるように形成されて
いる。すなわち、平面視的に見て、ドレイン１４側が略
逆く字形状にくびれた状態に形成されているものであ
る。
【００１２】上記図２に示した構成のリセットゲートパ
ターン１２は、リセットゲートパターン１２のゲート長
方向の幅Ｌｗｇを、このリセットゲートパターン１２に
おける他の部分の幅Ｌｗｅよりも短くなるように形成し
たことから、チャネル領域１５上におけるリセットゲー
トパターン１２の面積が、略逆く字形状にくびれた分だ
け少なくなる。このため、くびれた分だけ、実効的にゲ
ート面積が小さくなるので、分配ノイズに寄与するリセ
ットゲートパターン１２の下部おけるチャネル領域１５
中の電荷は少なくなる。
ターン１２は、リセットゲートパターン１２のゲート長
方向の幅Ｌｗｇを、このリセットゲートパターン１２に
おける他の部分の幅Ｌｗｅよりも短くなるように形成し
たことから、チャネル領域１５上におけるリセットゲー
トパターン１２の面積が、略逆く字形状にくびれた分だ
け少なくなる。このため、くびれた分だけ、実効的にゲ
ート面積が小さくなるので、分配ノイズに寄与するリセ
ットゲートパターン１２の下部おけるチャネル領域１５
中の電荷は少なくなる。
【００１３】また、図示はしないが、、リセットゲート
パターン１２は、平面視的に見て、例えば電荷電圧変換
部１３側をくびれた状態に形成することも可能であり、
上記同様の効果が得られる。
パターン１２は、平面視的に見て、例えば電荷電圧変換
部１３側をくびれた状態に形成することも可能であり、
上記同様の効果が得られる。
【００１４】上記リセットゲートパターンのくびれ形状
は、上記図１，図２を用いて説明したように、略く字形
状および略逆く字形状に限定されることはなく、略半円
形状、凹形状等にくびれを形成してもよい。また、上記
図１および図２に示した構成をリセットゲートパターン
１２が成すことによって、リセットゲートの下部におけ
るポテンシャルに勾配を付け、分配ノイズに寄与する電
荷をドレイン１４側に多く流せるようになる。
は、上記図１，図２を用いて説明したように、略く字形
状および略逆く字形状に限定されることはなく、略半円
形状、凹形状等にくびれを形成してもよい。また、上記
図１および図２に示した構成をリセットゲートパターン
１２が成すことによって、リセットゲートの下部におけ
るポテンシャルに勾配を付け、分配ノイズに寄与する電
荷をドレイン１４側に多く流せるようになる。
【００１５】
【発明の効果】以上、説明したように本発明によれば、
リセットゲートの電荷電圧変換部とドレインとの間にお
けるチャネル領域上に配設したリセットゲートパターン
のゲート長方向の幅を、このリセットゲートパターンの
他の部分における幅よりも短く形成したので、部分的に
ゲート長が短くなる部分ができる。したがって、ゲート
長が短くなった分だけ実効的にゲート面積が小さくなる
ので、チャネル領域中の電荷は少なくなる。よって、分
配ノイズを低減することが可能になる。
リセットゲートの電荷電圧変換部とドレインとの間にお
けるチャネル領域上に配設したリセットゲートパターン
のゲート長方向の幅を、このリセットゲートパターンの
他の部分における幅よりも短く形成したので、部分的に
ゲート長が短くなる部分ができる。したがって、ゲート
長が短くなった分だけ実効的にゲート面積が小さくなる
ので、チャネル領域中の電荷は少なくなる。よって、分
配ノイズを低減することが可能になる。
【図１】本発明に係わる第１実施形態のリセットゲート
のレイアウト図である。
のレイアウト図である。
【図２】第２実施形態のリセットゲートのレイアウト図
である。
である。
【図３】従来技術に係わるリセットゲートのレイアウト
図である。
図である。
１ 電荷結合素子のリセットゲート １２ リセットゲートパターン １３ 電荷電圧変換部 １４ ドレイン １５ チャネル領域 Ｌｗｇ ゲート長方向の幅 Ｌｗｅ 他の部分における幅
Claims (1)
- 【請求項１】 電荷結合素子のリセットゲートにおい
て、 前記リセットゲートは、リセットゲートの電荷電圧変換
部とドレインとの間に形成されるチャネル領域上に配設
したリセットゲートパターンのゲート長方向の幅が該リ
セットゲートパターンの他の部分における幅よりも短く
なるように形成されていることを特徴とする電荷結合素
子のリセットゲート。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29937895A JPH09148560A (ja) | 1995-11-17 | 1995-11-17 | 電荷結合素子のリセットゲート |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29937895A JPH09148560A (ja) | 1995-11-17 | 1995-11-17 | 電荷結合素子のリセットゲート |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09148560A true JPH09148560A (ja) | 1997-06-06 |
Family
ID=17871794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29937895A Pending JPH09148560A (ja) | 1995-11-17 | 1995-11-17 | 電荷結合素子のリセットゲート |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09148560A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010076658A (ko) * | 2000-01-27 | 2001-08-16 | 박종섭 | 반도체 소자 |
| KR20020057290A (ko) * | 2000-12-30 | 2002-07-11 | 박종섭 | 전하 진행방향으로 면적이 증가하는 리셋 트랜지스터의게이트 전극을 구비하는 이미지 센서 |
-
1995
- 1995-11-17 JP JP29937895A patent/JPH09148560A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010076658A (ko) * | 2000-01-27 | 2001-08-16 | 박종섭 | 반도체 소자 |
| KR20020057290A (ko) * | 2000-12-30 | 2002-07-11 | 박종섭 | 전하 진행방향으로 면적이 증가하는 리셋 트랜지스터의게이트 전극을 구비하는 이미지 센서 |
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