JPH09149654A

JPH09149654A - 電動機の交流制御装置

Info

Publication number: JPH09149654A
Application number: JP7302677A
Authority: JP
Inventors: Motoyuki Hayashida; 素行林田; Yoshiyuki Hayashida; 至行林田; Mitsushi Hayashida; 充司林田
Original assignee: MOTOR JIDOSHA KK
Current assignee: MOTOR JIDOSHA KK
Priority date: 1995-11-21
Filing date: 1995-11-21
Publication date: 1997-06-06

Abstract

(57)【要約】【課題】電動機の電磁騒音を低減するため、ＰＷＭ信号
を高周波化する。【解決手段】デジタル回路である制御コンピュータ１で
２ＫＨz 程度のＰＷＭ信号ａを生成し、ＰＷＭ信号ａに
基づいて仮想負荷回路２に通電して、出力に比例したア
ナログ電圧信号ｂを得る。また、キャリア波オッシレー
タ３で可聴範囲を越えるまで高周波化したキャリア波ｃ
を発生させ、このキャリア波ｄとアナログ信号ｂとコン
パレータ４で比較することにより、高周波化したＰＷＭ
信号ｄを生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、正弦波形をパルス
幅変調した被変調信号に基づいて、直流電力を交流電力
に変換し、該交流電力を電動機に供給する電動機の交流
制御装置に関し、特に被変調信号を高周波化する技術に
関する。

【０００２】

【従来の技術】従来より、交流電流の一周期を一定のセ
グメントに分割し、この各セグメント毎の通電時間比を
負荷に応じて設定するようなＰＷＭ（パルス幅変調）方
式を採用している電動機の交流制御装置が知られている
（特開平６−２９６３９５号公報参照）。

【０００３】この装置の動作を図７に基づいて説明す
る。時間ｔ₁、ｔ₂は、夫々、各セグメントＳＭ１〜８
で通電が行われるオン時間、遮断されるオフ時間であ
り、時間ｔ₁，ｔ₂の比が分割した各セグメント毎の通
電時間比である。この通電時間比が負荷によって調整さ
れ、電動機に供給される交流電力が制御される。

【０００４】かかるデジタルであるＰＷＭ方式の装置で
は、厳密な周波数の設定やアクセル値を忠実に反映させ
た実効電圧を得るという点では極めて優れているが、電
動機を静粛に運転するために可聴周波数を越えた高周波
のキャリア波を実現するとなると速度の点で限界があ
る。人間の耳は、低周波の音は聞こえないが、同様に周
波数の高い音も聞こえにくくなる。そこでＰＷＭ方式の
欠点であるパルス状の電流の細切れによって必然的に発
生する高調波のために電磁騒音が発生するのを、いっそ
のこと人間の耳では聞き取れない高周波の方向に逃げて
対策しようというものである。前記電磁騒音は、電動機
の内部で界磁コイルなどが細切れの電流の影響を受けて
変形し、振動するのが原因となって発生するものであ
る。理想的にはきれいなサインカーブの交流電力が得ら
れればこのような問題は発生しないのであるが、直流電
流を細かく区切ることによってあたかも実効値として交
流電力を得ると言うＰＷＭ方式では避けて通れない問題
である。電動機の内部でもキャリア波の周波数を高める
ことによって歪量が小さくなり、可聴周波数を越えるば
かりでなく、音源も小さくなるという効果がある。現時
点でのこの分野のターゲットは15〜20ＫＨz というのが
業界一般の水準である。

【０００５】

【発明が解決しようとする課題】ところで、従来ではＣ
ＰＵを駆動するのに８ＭＨz のクロックを採用して、実
現できたキャリア波の周波数は約２ＫＨz である。20Ｋ
Ｈz のキャリア波を得るためには80ＭＨz のクロックを
採用すれば計算上は可能かも知れないが、自動車上でノ
イズや不安定な電源、過酷な耐候性、振動やダストのこ
とを考え合わせると、定置式のコンピュータでも実現困
難な80ＭＨz のクロックは現時点では実現できない。こ
のようにデジタルＰＷＭといわれるＣＰＵを備えた方式
では、正確な周波数と厳密な実効電圧の制御には抜群の
威力を発揮するものの、キャリア波の高周波化による低
騒音化には限界がある。高周波化されたキャリア波はア
ナログＰＷＭで実現しているのが普通であるが、これ
も、正確な周波数や実効電圧を得ることが必要な電気自
動車の制御には不向きである。

【０００６】本発明はこのような従来の課題に鑑みてな
されたもので、ＰＷＭ信号の高周波化により電動機の電
磁騒音を低減することが可能な電動機の交流制御装置を
提供することを目的とする。

【０００７】

【課題を解決するための手段】このため、請求項１の発
明にかかる装置は、正弦波形をパルス幅変調した被変調
信号に基づいて、直流電力を交流電力に変換し、該交流
電力を電動機に供給する電動機の交流制御装置におい
て、前記電動機に供給する交流電力の周波数と出力電圧
とを演算し、演算された周波数と出力電圧とに基づい
て、第１の被変調信号生成用のデータを演算するデータ
演算手段と、該データ演算手段により演算された第１の
被変調信号用のデータに基づいて、正弦波形をパルス幅
変調した第１の被変調信号を生成する第１の被変調信号
生成手段と、生成された該第１の被変調信号を、電動機
に供給される交流電力波形に近似した波形のアナログ信
号に変換するアナログ信号変換手段と、可聴範囲を越え
る所定周波数の変調信号を発生する変調信号発生手段
と、発生した変調信号により前記アナログ信号のパルス
幅変調を行い、パルス幅変調された交流電力変換用の第
２の被変調信号を生成する第２の被変調信号生成手段
と、を備え、該第２の被変調信号に基づいて、直流電力
を交流電力に変換し、該交流電力を電動機に供給するよ
うにした。

【０００８】かかる構成によれば、第１の被変調信号生
成手段により生成された第１の被変調信号が可聴範囲の
周波数であっても、アナログ信号変換手段により該第１
の被変調信号がアナログ信号に変換され、変調信号発生
手段により可聴範囲を越える所定周波数の変調信号に基
づいて、再度、第２の被変調信号が生成されるので、第
２の被変調信号は高周波化するので、人間の耳に聞こえ
るような電磁騒音がなくなる。

【０００９】請求項２の発明にかかる装置では、前記デ
ータ演算手段と第１の被変調信号生成手段との間に、書
き込み・読み出し可能な複数の記憶手段を備える一方、
データ演算手段は、第１の被変調信号生成手段による読
み出しが行われていない記憶手段にデータを書き込み、
第１の被変調信号生成手段は、データ演算手段により書
き込みが行われていない記憶手段からデータの読み出し
を行うように構成されている。

【００１０】かかる構成によれば、データ量が多くて
も、第１の被変調信号は一刻も休止することなく続けて
出力される。請求項３の発明にかかる装置では、前記デ
ータ演算手段は、第１の被変調信号生成に必要なデータ
を、パルス幅変調を行う正弦波の所定単位角度毎に区切
り、連続して前記第１の被変調信号生成手段に伝達する
ように構成されている。

【００１１】かかる構成によれば、第１の被変調信号生
成手段には、パルス幅変調を行う正弦波の所定単位角度
毎に区切られたデータが連続して伝達されるので、第１
の被変調信号生成手段では、所定単位角度毎に第１の被
変調信号の生成だけが行われ、処理の高速化が可能とな
る。請求項４の発明にかかる装置では、前記アナログ信
号変換手段は、電動機と相似形の負荷を有する仮想負荷
回路を備え、第１の被変調信号に基づいて前記仮想負荷
回路に通電することにより、第１の被変調信号を、電動
機に供給される交流電力波形に近似した波形のアナログ
信号に変換するように構成されている。

【００１２】かかる構成によれば、第１の被変調信号か
ら、交流電力波形に近似した波形のアナログ電圧信号が
得られる。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態を図１
〜図６に基づいて説明する。まず、本発明の実施の形態
では、電動機の低騒音化を図るため、以下の点について
考察する。（１）ＰＷＭ信号の高周波化（２）データ処理の高速化まず、この（１）及び（２）について説明する。（１）ＰＷＭ信号の高周波化について高周波のＰＷＭ信号を生成するため、ＣＰＵを備えたデ
ジタル回路でその周波数と出力電圧とを決定し、キャリ
ア波によってＰＷＭ信号を生成し、これを実際の負荷と
相似形の仮想負荷回路に通電してアナログ電圧信号を生
成し、このアナログ信号を、可聴範囲を越える高周波の
キャリア波を使用してアナログ処理を実行する。

【００１４】このキャリア波を高周波化しようとすれば
デジタル方式よりもアナログ方式の方が好都合な場合が
多い。いくらか精度を犠牲にしても装置のコストを低減
し、かつ高周波化を達成するには、ＰＷＭ信号生成回路
を前段と後段とに分け、前段を、ＣＰＵを利用したデジ
タル回路で構成し、後段を高周波化の容易なアナログ回
路で構成するとよい。

【００１５】デジタル信号を扱う制御コンピュータで
は、２ＫＨz 程度のキャリア波の生成を実現することが
できる。尚、前述のように、キャリア波とは、アナログ
信号をパルス幅変調するための変調信号である。この方
法で、実際の三相誘導電動機と等価な、又は目的とする
信号電圧を得るためには、仮想負荷回路を考えると好都
合である。

【００１６】仮想負荷回路の抵抗値はリアクタンスとイ
ンダクタンスとの和となるから、通電電流と両端に発生
する電圧の関係は、次式によって得られる。電圧＝抵抗×電流・・・・・・・・・・・・・・・・（１）この式（１）から分かるように、ＰＷＭ信号に基づいて
通電された電流をアナログの電圧信号に変換することが
できる。

【００１７】このＰＷＭ信号の周期と実効電圧とはＣＰ
Ｕによって管理されているのでデジタル方式そのものの
精度を有している。後段のアナログ回路はこの信号を入
力信号として、可聴周波数を越える三角波又は鋸波であ
るキャリア波とをコンパレータにかけ、信号波がキャリ
ア波のレベルを上回ったときには電力制御半導体を導通
状態にし、逆にキャリア波のレベルが信号波のレベルを
上回っている時には遮断状態にする。

【００１８】このように構成すると前段は開発済みの技
術を利用でき、後段のみの開発で済む。高度技術の必要
なデジタル回路での高周波化を避け、高周波化されたＰ
ＷＭを低価格で実現するのに好適である。（２）演算処理の高速化演算処理を高速化するため、例えば２つのＣＰＵを備
え、一方のＣＰＵで自動車各部の信号量のサンプリング
と演算とを行ってから、必要な出力の諸元を計算して次
処理用のブロックに伝達し、もう一方のＣＰＵで前ブロ
ックから伝達された諸元の出力を実行する。

【００１９】モータの回転速度やアクセルの踏み込み量
など数多くの信号をサンプリングしてから、データと突
合せながら演算し、出力すべき周波数と電圧値を決定
し、それに基づいてキック信号を発生し、最後は制御さ
れた矩形波信号を出力するが、これらを一個のＣＰＵに
よって実行するとなると、膨大な負荷によって必要な速
度のキャリア波を実現できない。

【００２０】上記の処理で、前半の「出力すべき周波数
と電圧値を決定」するまでの処理は非常に複雑ではある
が、許容される時間が約100ms 程度と比較的緩慢なので
あるが、キャリア波を高周波化する上でＣＰＵの負荷が
最も大きくなるのは、後半の「制御された矩形波信号を
出力する」部分である。そこで、処理を直列方向に分割
し、前半と後半にそれぞれ専門のＣＰＵを設け、前段の
ＣＰＵは、必要なデータを後半のＣＰＵに渡し、渡した
後は、先頭の処理にかえってデータのサンプリングから
繰り返す。後段を担当するＣＰＵは、データのサンプリ
ングや演算などの諸々の処理を行わず、ただひたすら
に、前段のＣＰＵから与えられたデータによって、制御
された矩形波を出力する。

【００２１】このように構成すればデジタルＰＷＭであ
りながら、通常実現性のあるクロックを用いて相当高周
波のキャリア波を実現することが可能となる。また、複
数の電動機をもつ電気自動車に適用するには、後段のＣ
ＰＵブロックを並列的に増設すれば、それぞれの電動機
の回転速度や発生トルクなどを個別に制御できることも
可能となる。さらに高度な処理を必要とするときには、
処理の流れを三分割して前、中、後のように、三個のＣ
ＰＵによって処理することも有効である。

【００２２】いまやＣＰＵは特殊なＬＳＩではなく、価
格も手ごろになっている。技術的にはハードウェア・ソ
フトウェアの両面で難易度の高い手法ではあるが、複数
のＣＰＵを使用することによって大きな問題が解決され
る可能性があれば、複数のＣＰＵを使用した方が好まし
い。このようなシリアルＣＰＵを実現するためには、さ
らに以下の技術が必要になる。順次、派生する内容につ
いて説明する。（２−１）随時書き込み・読みだし可能なメモリ（ＲＡ
Ｍ）を、独立して２ブロック備え、後処理用のＣＰＵ
は、前処理用のＣＰＵが書き込み中でない側のＲＡＭか
らデータを取り出し、前処理用のＣＰＵは、後処理用の
ＣＰＵが取り出し中でない側のＲＡＭに書き込むように
する。

【００２３】通常、複数のＣＰＵを直列的に連携させる
ときにはシェークハンド用のフラグを使用して、後処理
は、前処理用の処理が実行中は実行が終了するのを待
ち、逆に後処理がデータを参照中は前処理での書き込み
を待つという方法をとる。しかし、この方法は、本実施
の形態で問題としているキャリア波の高周波化という目
的には適合できない。電動機に対する送電は一刻も休止
できないものであり、上記のような方法では「待ってい
る間はどうするか」という点で問題があり、解決にはな
らない。

【００２４】そこで、ＲＡＭを２セット用意してまった
く待つ必要の無い構成とする。前処理のＣＰＵと、後処
理のＣＰＵは高速半導体スイッチを介して、それぞれＲ
ＡＭに接続されているが、同じＲＡＭに同時に接続され
ることはない。すなわち、前段のＣＰＵが一方のＲＡＭ
に接続されているときには、後段のＣＰＵをもう一方の
ＲＡＭに接続し、後段のＣＰＵが一方のＲＡＭに接続さ
れている時には、前段のＣＰＵをもう一方のＲＡＭに接
続するという具合いに、自己の処理を実行するときは、
互いに相手が使用中であるか否かの確認をし、使用中で
ない側のＲＡＭを使用して実行する。ただし、原則とし
て直前に使用したものでないＲＡＭが空いていれば、次
回の処理はそちらを使用するようにする。アドレスバス
やデータバスの切り替えは、半導体スイッチ等で行われ
る。

【００２５】このようにすれば、後段のＣＰＵが一方の
ＲＡＭを読み込んでいる時には、前段のＣＰＵはもう一
方のＲＡＭにデータを渡し、後段のＣＰＵが、一方のＲ
ＡＭのデータを読み込んでいる時には、前段のＣＰＵ
は、もう一方のＲＡＭにデータを書き込むようになる。
これによって、一刻も休止することなく制御された電気
信号を出力し続けることができる。（２−２）複数のＣＰＵを備えるＰＷＭ装置に於て、制
御されたＰＷＭ波形を出力するＣＰＵに対してＰＷＭ波
形そのものを内容とするバイト列を伝達する。

【００２６】従来の制御用コンピュータには、ＣＰＵを
４個備えてデータをシリアルに伝送する形式のものがあ
るが、その１個がデータのサンプリングから出力すべき
周波数の決定とアクセル値、つまり出力すべき実効電圧
値の決定までを担当し、残りの３個が前段階のＣＰＵか
ら与えられたデータをもとに、Ｕ，Ｖ，Ｗ各相の出力す
べきセグメントの幅とデューティ比を決定し、実際にオ
ン・オフ信号を出力するという処理を担当していた。し
かし、この方法ではＵ，Ｖ，Ｗ各相に出力するセグメン
トやデューティ比の計算は各相で重複して同じ計算を実
行するという無駄があるうえに、複数の電動機を搭載し
た電気自動車では、それぞれの電動機が等速で運転する
とは期待できないので、各電動機毎に適切な電力を与え
ようとすれば一台につき３個づつＣＰＵを増やさなけれ
ばならなくなる。また、１個のＣＰＵで全体を処理する
のに較べれば高速ではあるが、キャリア波を目的の周波
数まで高周波化するにはとても届かず、改善を必要とし
ていた。

【００２７】20ＫＨz のキャリア波を得るためには、デ
ジタルＰＷＭでは制御の最小単位であるセグメントを50
マイクロ秒間隔で設定しなければならない。ＣＰＵを８
ＭＨz のクロックで駆動するとして、一つのセグメント
で400 クロック、一命令に平均６クロックを要するとし
て60〜70命令の実行が許容されるのみである。つまり、
オン・オフを60段階のデューティ比に分解することまで
が可能であり、セグメントの通電量を約60段階に制御す
るのが精いっぱいということである。これを蓄電池の端
子電圧を240Vとすれば、電圧換算で約４Ｖ刻みの制御と
なる。

【００２８】つまり、このことは最終段を担当するＣＰ
Ｕは飛躍的なクロックの高速化または命令の必要クロッ
ク数の減少など、高速実行を可能とする技術環境が整わ
ない限り、オン・オフ信号を出力するので手一杯という
状態である。これに対して、最終段のＣＰＵに供給され
るデータのリフレッシュ間隔は実用上100ms(1/10sec)程
度である。これは電動機の回転速度やアクセル値はその
程度の間隔でリフレッシュすれば、実際の変化速度に対
して充分に速いので、運転者にはあたかも完全に連続し
た量の如くに感じられ、実用上問題になりそうにないた
めである。これは12万命令を許容するという意味であ
り、許容数が大きいから負荷が小さいとはいえないにし
ても、できるかぎり前段階で最終的なデータの形態にま
で処理を進めておいて、最終段にはその出力にのみ専念
させるように構成するのが得策である。つまり、前段階
の処理にはリフレッシュ間隔の基準を少し緩和すると
か、クロックを10ＭＨz 程度に高速化することによって
かなりの余裕を生じる可能性があるのに対して、後段の
処理には出力以外の余計な処理を含ませる余地を作りに
くいと言うことである。

【００２９】このような内容から、前段階から後段階
に、どのような姿のデータを渡すのが適切であろうか、
という問題がクローズアップされてくる。方針としては
できるだけ前段階で処理をすすめておいて、後段階にか
かる負荷を軽減するのが適切であろう。後段階では与え
られたデータを何等処理することなく、そのまま出力で
きればそれが最も高速化のポテンシャルを持つものとな
り得る。

【００３０】そこで、１バイトの各ビットを以下のよう
に使い分ければ、１回で３相分のオン・オフ信号を出力
することができ、高速化が実現できる上に１個のＣＰＵ
で三相分を、また、16，32ビットのＣＰＵでは２〜４台
分の三相分をカバーでき、処理境界におけるデータ構造
としては適切なものである。そのデータ構造例を下記に
示す。

【００３１】ビット制御対象Ｄ７あきＤ６エラービット（任意設置）正常時には０；異常時には１；Ｄ５Ｗ相単独アーム制御遮断時には０；通電時には１；Ｄ４Ｗ相共理アーム制御同上Ｄ３Ｖ相単独アーム制御同上Ｄ２Ｖ相共遇アーム制御同上Ｄ１Ｕ相単独アーム制御同上Ｄ０Ｕ相共理アーム制御同上前述したように、必要なキャリア波、たとえば20ＫＨz
であれば50マイクロ秒毎のセグメントに区切って編集し
た結果として、このような内容を含むバイト列を前段か
ら後段に伝達すれば、バイト列の先頭２バイトで与えら
れる有効なバイト数まで、後段ではただひたすらに与え
られたバイト列を出力すれば良いことになる。

【００３２】また、前記ビットの使用は一例であって、
８ビットであれば各相のアーム制御として必須の６チャ
ンネルを適当に割り付けて使用すれば良い。また、例え
ば、ＣＰＵが16ビット用のものであるときは、一個のＣ
ＰＵで２台分の電動機を制御することができる。もちろ
ん、32ビットでは、４台分の制御データを一気に出力す
ることができる。

【００３３】但し、価格の点からみれば、複数の16ビッ
トＣＰＵを並列に用いるような構成にした方がよい。
尚、前処理に負荷をかけた結果、前処理の実行速度が遅
すぎる場合には前処理ブロックを電動機別または機能別
に細分化して、複数のＣＰＵで担当させるのも効果があ
る。次に、かかる考察に基づいて、本発明の実施の形態
の構成を説明する。

【００３４】図１は、前記（１）の内容を実現するため
の構成例を示す。この図１において、制御コンピュータ
１は、ＣＰＵ、ＲＡＭ、及びＲＯＭ等を備え、電動機に
出力する交流の周波数と電圧とを演算し、ＰＷＭ信号を
生成する。仮想負荷回路２は、制御コンピュータ１に接
続され、実際の三相誘導電動機に供給される電圧に比例
したアナログ信号電圧が得られるように、リアクタンス
とインダクタンスとを内蔵している。この仮想負荷回路
２がアナログ信号変換手段に相当する。

【００３５】キャリア波オッシレータ３は、可聴周波数
を越えるまで高周波化した例えば三角波又は鋸波のキャ
リア波を発生する変調信号発生手段である。この仮想負
荷回路２とキャリア波オッシレータ３とは、コンパレー
タ４に接続されている。コンパレータ４は、キャリア波
オッシレータ３の信号レベルと仮想負荷回路２の信号レ
ベルとを比較することにより、高周波化されたＰＷＭ信
号を生成する第２の被変調信号生成手段である。

【００３６】インバータ７は、保護回路５、増幅器６を
介してコンパレータ４に接続され、コンパレータ４から
のＰＷＭ信号を入力し、電動機８を原動機として運転す
る時は、このＰＷＭ信号に基づいて蓄電池９からの直流
電力を交流化し、電動機８に供給する。尚、図３は、特
開平６−２９６３９５号公報に開示されたインバータ７
の回路構成例を示す。

【００３７】この図３において、トランジスタＱ₁〜Ｑ
₆は、大電流を処理できるような例えばＩＧＢＴ等で構
成され、トランジスタＱ₁〜Ｑ₃が単独アーム側トラン
ジスタ、トランジスタＱ₄〜Ｑ₆が共通アーム側トラン
ジスタとなる。次に、前記（２−１）の内容を実現する
ための第１の実施の形態の構成を図２に基づいて説明す
る。尚、第１，第２の実施の形態では、本発明に係る装
置を例えば電気自動車に搭載された電動機に適用した場
合について説明するが、本発明は、これに限られるもの
ではない。

【００３８】制御コンピュータ１には、ＣＰＵ11，12
と、ＲＡＭ13，14と、切り換えスイッチ15，16と、フラ
グ器17，18と、が内蔵されている。ＣＰＵ11は、電動機
８の回転速度やアクセルの踏み込み量等の数多くのセン
サによってサンプリングされたセンサ信号を入力し、こ
のセンサ信号に基づいて種々のデータと突合せながら、
出力すべき周波数に関する周期データとアクセル値とを
演算し、決定するデータ演算手段である。

【００３９】周期データとは、交流電力の一波長を表現
するデータであり、交流の周波数を規制するものであ
る。ただし、実際のデータは一波長分のデータではな
く、一波長に満たないクロック数として与えられる。こ
の周期データは目標回転速度の逆数に基づいて計算され
る。アクセル値は、主に出力電流を制御するために出力
電圧の平均値を調整するための電圧データとして出力さ
れる。通常の自動車では、アクセルを踏むとトルクが増
すように、電気自動車では、アクセルを踏むと出力電圧
が高くなり、駆動用モータに与えられる電流が増加して
駆動トルクが増加する。

【００４０】ＣＰＵ12は、出力された周期データとアク
セル値とに基づいてキック信号を生成し、制御された矩
形波信号であるＰＷＭ信号を出力する第１の被変調信号
生成手段である。ＲＡＭ13，14は、同程度のメモリ容量
を有する記憶手段であり、共に切り換えスイッチ15を介
してＣＰＵ１に接続され、切り換えスイッチ16を介して
ＣＰＵ12に接続されている。

【００４１】フラグ器17，18は、夫々、読み出し通知用
のシェークハンドフラグ１、書き込み通知用のシェーク
ハンドフラグ２を格納するものであり、切り換えスイッ
チ15，16間に接続されている。次に、本実施の形態にお
けるＣＰＵ11，12間で受け渡しを行うときのデータの構
造例を図４に示す。

【００４２】前記（２−２）では、１つの電動機を制御
する場合のデータ構造例について説明したが、本実施の
形態では、２つの電動機を制御できるような構造とし
た。図４において、先頭データには、有効データ数ｎを
セットする。また、データを各セグメント毎に区切り、
夫々、16ビットデータのデータａ₁〜ａ_nにセグメント
毎のデータをセットする。そして、データａ₁〜ａ_nの
各ビットＤ０〜Ｄ８を一方の電動機用データ用データと
し、ビットＤ９〜Ｄ15をもう一方の電動機用データ用と
する。

【００４３】ビット制御対象Ｄ15 あきＤ14 エラービットＤ13 Ｗ₂相単独アーム制御遮断時には０；通電時には１；Ｄ12 Ｗ₂'相共通アーム制御同上Ｄ11 Ｖ₂相単独アーム制御同上Ｄ10 Ｖ₂'相共通アーム制御同上Ｄ９Ｕ₂相単独アーム制御同上Ｄ８Ｕ₂'相共通アーム制御同上Ｄ７あき（同上）Ｄ６エラービットＤ５Ｗ₁相単独アーム制御遮断時には０；通電時には１；Ｄ４Ｗ₁'相共通アーム制御同上Ｄ３Ｖ₁相単独アーム制御同上Ｄ２Ｖ₁'相共通アーム制御同上Ｄ１Ｕ₁相単独アーム制御同上Ｄ０Ｕ₁'相共通アーム制御同上尚、ビットＤ15はあきビットであるが、駆動中は、この
ビットＤ15を正転、逆転等必要に応じて利用する。

【００４４】また、ビットＤ14のエラービットは任意設
置であるが、例えば、正常時にはビットＤ14を０にセッ
トし、異常時には１にセットする。また、ビットＤ６の
エラービットも任意設置であるが、一方の電動機に16ビ
ットデータを出力するときは、例えばビットＤ６を１に
セットし、もう一方の電動機に出力するときは、０にセ
ットするようにする。

【００４５】次に第１の実施の形態の動作を説明する。
まず、ＣＰＵ11では、電動機８の回転速度やアクセルの
踏み込み量等の数多くのセンサ信号がサンプリングさ
れ、これらのセンサ信号に基づいて、周期データとアク
セル値が演算される。演算されたデータは、図４に示す
ようなデータ構造にセットされてＲＡＭ13又は14に書き
込まれる。

【００４６】周期データとアクセル値とをＣＰＵ11から
ＲＡＭ13に書き込むときは、フラグ器17に格納されてい
る読み出し通知用のシェークハンドフラグ１のフラグ値
を確認する。シェークハンドフラグ１が１にセットされ
ているときは、ＲＡＭ13への書き込みが可能となる。こ
のとき、ＣＰＵ11は、切り換えスイッチ15をＲＡＭ13に
接続し、周期データとアクセル値とを図５のフローチャ
ートに基づいてＲＡＭ13に書き込む。

【００４７】即ち、ステップ（図中では「Ｓ」と記して
あり、以下同様とする）１では、カウンタＣＮＴのカウ
ント値をリセットする。このカウンタＣＮＴは、データ
数をカウントするカウンタである。ステップ２では、先
頭データである有効データ数ｎを入力する。ステップ３
では、16ビットデータをａ₁から順次出力する。

【００４８】ＲＡＭ13又はＲＡＭ14に書き込まれた周期
データと電圧データとは、各セグメント毎にＲＡＭ13又
はＲＡＭ14から切り換えスイッチ16を介してＣＰＵ12に
入力される。ステップ４では、カウンタＣＮＴのカウン
ト値を加算する。この処理を、ＣＮＴ≦ｎの間繰り返
し、ＣＮＴ＞ｎとなったとき（ステップ５）、このルー
チンを終了する。

【００４９】データの書き込みが全て終了すると、書き
込み通知用のシェークハンドフラグ２を０にセットす
る。このフラグ値はフラグ器18に格納される。ＲＡＭ13
に書き込まれたデータを読み出すときは、フラグ器18に
格納されているシェークハンドフラグ２の値を確認す
る。シェークハンドフラグ２が０にセットされていると
きはＲＡＭ13からの読み出しが可能となり、シェークハ
ンドフラグ１を０にセットして切り換えスイッチ16をＲ
ＡＭ13に接続する。これにより、シェークハンドフラグ
２のフラグ値はフラグ器17に格納され、ＣＰＵ12は、図
５のフローチャートに基づいてデータの読み出しを行
う。ＲＡＭ13に書き込まれた周期データとアクセル値と
は、各セグメント毎にＲＡＭ13から読み出され、切り換
えスイッチ16を介してＣＰＵ12に出力される。

【００５０】同様にしてデータをＣＰＵ11からＲＡＭ14
に書き込むときは、シェークハンドフラグ１が０にセッ
トされていることを確認して切り換えスイッチ15をＲＡ
Ｍ14に接続し、データの書き込みが全て終了したとき、
シェークハンドフラグ２を１にセットする。また、ＲＡ
Ｍ14に書き込まれたデータを読み出すときは、シェーク
ハンドフラグ２が１にセットされていることを確認し、
シェークハンドフラグ１を１にセットして切り換えスイ
ッチ16をＲＡＭ14に接続する。

【００５１】次に、ＣＰＵ11では、周期データ及びアク
セル値とに基づいて２ＫＨz 程度のキャリア波が生成さ
れ、このキャリア波によって図６に示すような波形のＰ
ＷＭ信号ａが生成される。このＰＷＭ信号ａが第１の被
変調信号に相当する。そして、このＰＷＭ信号ａに基づ
いて仮想負荷回路２に通電される。前述のように、仮想
負荷回路２には、リアクタンスとインダクタンスとが内
蔵されているため、電流が仮想負荷回路２に通電される
と、図６に示すような波形のアナログ電圧信号ｂが仮想
負荷回路２から出力される。このアナログ電圧信号ｂの
電圧は、前述の（１）式から演算されるように、電動機
８に出力される電圧に比例する。

【００５２】このアナログ電圧信号ｂを直接インバータ
７に供給してアナログ的に交流変換を行うこともできる
が、これでは電力損失が大きくなるため、アナログ電圧
信号ｂからＰＷＭ信号ｄに変換し、デジタル的に交流変
換を行うようにする。即ち、アナログ電圧信号ｂをコン
パレータ４に入力し、同じくコンパレータ４に入力され
たキャリア波オッシレータ３からのキャリア波ｃと比較
する。このキャリア波ｃは、可聴範囲を越えるまで高周
波化されている。

【００５３】アナログ電圧信号ｂがキャリア波ｃのレベ
ルを上回ったときにはハイレベル、逆にキャリア波のレ
ベルがアナログ信号のレベルを上回っている時にはロー
レベルとなる。その結果、コンパレータ４からは図６に
示すような波形のＰＷＭ信号ｄが出力される。このＰＷ
Ｍ信号ｄは、キャリア波ｃが可聴範囲を越えるまで高周
波化されているので、制御コンピュータ１で生成された
ＰＷＭ信号ａよりも短い周期でハイレベル、ローレベル
となる。このＰＷＭ信号ｄが第２の被変調信号に相当す
る。

【００５４】ＰＷＭ信号ｄは、保護回路５、増幅器６を
介してインバータ７に入力される。そして、インバータ
７の電力制御半導体は、ＰＷＭ信号ｄがハイレベルのと
きは導通状態となり、ローレベルのときは遮断状態とな
る。従って、インバータ７の電力制御半導体は、可聴範
囲を越えるまで高周波化された周波数でオン・オフ駆動
され、アクセル値に基づいて、インバータ７の制御によ
り正弦波形に近似した波形の交流電力が電動機８に供給
される。

【００５５】かかる構成によれば、デジタルＰＷＭ装置
でありながら、デジタル回路とアナログ回路とを共用す
ることにより、通常実現可能なクロック周波数で可聴範
囲を越える周波数まで容易に高周波化することができ、
ＰＷＭ信号を高周波化することができる。従って、耳ざ
わりな電磁騒音を防止することができる。また、制御コ
ンピュータ１では、２つのＣＰＵ11，12でデータ処理を
分散することにより、ＣＰＵの負担を低減することがで
き、しかも、データ量が多くても、一刻も休止すること
なくデータを続けて出力することができ、ＰＷＭ信号の
高周波化に対応することができる。

【００５６】さらに、前段の従来のデジタル回路にアナ
ログ回路を後段に追加するだけで済むため、高度技術の
必要なデジタル回路での高周波化を避けることができ、
価格も低減することができ、電動機の回転速度や発生ト
ルク等を個別に制御するときは、簡単にＣＰＵブロック
を並列的に増設することもでき、容易に拡張することが
できる。

【００５７】尚、本実施の形態では、処理の流れを三分
割したが、これに限らず、三個のＣＰＵを用い、三分割
して前、中、後のように処理の流れを三分割することが
できる。このように分割数を増やせば、さらに高度な処
理を行うことができ、有効である。次に、第２の実施の
形態について説明する。

【００５８】このものは、制御コンピュータにおけるＣ
ＰＵを３つにして出力段のＣＰＵを出力専用のＣＰＵと
することにより、さらにデータの受け渡しの高速化を図
ったものである。図８は、第２の実施の形態を示す概略
図である。図８において、ＣＰＵ21は、周期データとア
クセル値とを演算するＣＰＵである。

【００５９】ＣＰＵ22は、発生交流のパターンを含むバ
イト列を生成し、このバイト列の長さを指定するととも
に、書き込んだＲＡＭの区分を指定するＣＰＵである。
このＣＰＵ22は、プログラムカウンタの計算と出力、ソ
フトウェアの読み込み、コードの解析、アドレスの出力
等の処理を行う。また、信号矩形波の崩れを許容する、
ＣＰＵ自身や周辺回路として利用される集積回路の特性
の緒差をカバーするなどのために、前記のアクションの
それぞれの間には適当なタイムラグを設けてある。

【００６０】ＣＰＵ23は、ＲＡＭ上のバイト列をただ単
純に出力するだけの機能を有している。即ち、ハードウ
ェアそのものに単純な手順を植え付けるようにして、Ｃ
ＰＵ23を簡単なソフトウェアだけで作動させる。ハード
ウェア的に指定した動作しか実行しないが、ソフトウェ
アに依存しないので超高速作動が可能となる。このよう
にＣＰＵ23は、ＣＰＵと呼べるほどの機能を備えている
ものではなく、言わば擬似ＣＰＵともいえるものであ
る。

【００６１】次に図８の詳細図である図９に基づいて第
２の実施の形態の構成について説明する。尚、第１の実
施の形態と同一要素のものについては同一符号を付して
説明は省略する。ＣＰＵ22，23は、夫々、クロックオッ
シレータ21，22によって駆動される。ＣＰＵ21のデータ
入力ポートに接続されたデータバス41には、夫々、ＲＯ
Ｍ26、ラッチ回路27, 29、バッファ29、フラグ器17が接
続されている。

【００６２】ＲＯＭ26には、ＣＰＵ22が実行するソフト
ウェアやデータが書き込まれている。バッファ29は、Ｃ
ＰＵ21から出力されたデバイス・スイッチのデータを保
持するものである。デバイス・スイッチとは、電動機と
して、例えば駆動用の電動機、冷却用の直流電動機等、
複数台の電動機を搭載している場合に、その制御対象を
指定するためのスイッチであり、電動機毎に備えられた
インタフェース用基板に取り付けられている。このデバ
イス・スイッチは、搭載する電動機の数にもよるが、通
常は、例えば８ビット程度のオン・オフパターンで構成
され、基板毎に異なるビットパターンにセットされる。
尚、デバイス・スイッチの設定は、制御コンピュータ１
の組立時に行われる。

【００６３】ＣＰＵ21からコンパレータ30には、所定の
タイミングでコントロールデータが出力される。このコ
ントロールデータには、アクセル値、周期データととも
に、デバイス・スイッチによって電動機毎に設定されて
いるビットのパターンに相当する例えば８ビットの信号
が含まれている。

【００６４】コンパレータ30は、ＣＰＵ21から出力され
たコントロールデータとバッファ29のデバイス・スイッ
チ・データとを比較し、一致したときにラッチ回路27，
28にラッチ信号を出力する。ラッチ回路27，28は、夫
々、コンパレータ30からラッチ信号が出力されたタイミ
ングで、ＣＰＵ21から出力されたアクセル値、周期デー
タをラッチする。

【００６５】ＲＡＭ31は、データバス41を介してＣＰＵ
22のデータ入力ポートに接続され、データバス42を介し
てＣＰＵ22のデータ出力ポートに接続されている。この
ＲＡＭ31は、ワークＲＡＭとして機能し、ＣＰＵ22のソ
フトウェア実行時、ＣＰＵ22の出力ポートからデータバ
ス41を介してＲＯＭ26の内容が書き込まれる。データバ
ス42には、前述の切り換えスイッチ15、フラグ器18、切
り換えスイッチ51が接続され、切り換えスイッチ51に
は、さらに件数データを記憶するためのＲＡＭ32，33が
接続されている。

【００６６】第２の実施の形態では、前記データ構造例
に示す有効データ数ｎを別にＲＡＭ32又はＲＡＭ33に出
力するようにする。ＣＰＵ22，23の夫々に接続されたア
ドレスバス43，44には、アドレス値切り換え用の切り換
えスイッチ52，53が接続されている。ＣＰＵ23のデータ
入力ポートに接続されたデータバス45には、前述の切り
換えスイッチ16、フラグ器18、使用件数の読み出し切り
換え用の切り換えスイッチ54が接続されている。

【００６７】ＣＰＵ23の出力ポートに接続されたデータ
バス46には、前述のフラグ器17、切り換えスイッチ16，
52〜54が接続されている。前述の仮想負荷回路２は、こ
のデータバス46に接続されている。次に第２の実施の形
態の動作を説明する。ＣＰＵ22では、電源投入後、ＣＰ
Ｕ22の機能確保に続いてＲＯＭ26に記憶されているソフ
トウェアやデータがＲＯＭ26から読み取られ、ＲＡＭ31
にコピーされる。

【００６８】ＲＯＭ26の内容のＲＡＭ31へのコピーが完
了すると、ＣＰＵ22は、ＲＡＭ31上にあるソフトウェア
とデータとによって規定の作動を開始し、これ以降は原
則としてＲＯＭ26の内容は参照されない。次に、ＣＰＵ
22の動作を、図10のフローチャートに基づいて説明す
る。ステップ11では、デバイス・スイッチのデータを読
み込んでおく。

【００６９】ステップ12では、アクセル値を入力する。
即ち、前述のように、コントロールデータにはデバイス
・スイッチによって電動機毎に設定されているビットの
パターンに相当する例えば８ビットの信号が含まれてお
り、このコントロールデータのパターンとデバイス・ス
イッチのパターンとが一致したときにコンパレータ30か
らラッチ回路27，28にラッチ信号が出力され、アクセル
値はラッチ回路27によりこのタイミングでラッチされ
る。このラッチされたアクセル値をデータバス41を介し
て入力する。

【００７０】ステップ13では、同様にラッチ回路28によ
りラッチされた周期データを入力する。このように、Ｃ
ＰＵ21は、送信するアクセル値と周期データとがどの電
動機を対象としているかをコントロールデータとしてハ
ードウェア的に通知し、ラッチは、デバイス・スイッチ
と同じコントロールデータが発行されて、その直後に送
信されたアクセル値と周期データとをＣＰＵ22又はＣＰ
Ｕ23の支配を受けないで機械的に実行され、その最新値
を常にラッチするような仕組みである。

【００７１】ステップ14では、フラグ器17からシェーク
ハンドフラグ１の値を入力し、ＲＡＭ13，14のうち、出
力中でないＲＡＭを検知する。尚、初回のサイクルでは
どちらのＲＡＭも使用できる。ステップ15では、このフ
ラグ値を直前入力値と比較する。シェークハンドフラグ
１の値が直前の入力値と一致するときは、ＣＰＵ23がデ
ータの読み出しを行っている最中であると判定し、ステ
ップ12に戻る。

【００７２】ＣＰＵ23によるＲＡＭ13又はＲＡＭ14から
のデータの読み出しが完了したときは、シェークハンド
フラグ１のフラグ値が切り換えられるので、シェークハ
ンドフラグ１の値とが直前の入力値とが不一致となる。
このときは、ＲＡＭ13又はＲＡＭ14からのデータの読み
出しが完了したと判定し、ステップ15→16に進む。ステ
ップ16では、周期データとアクセル値とに基づいて出力
すべきバイト列のビットパターンを生成し、このビット
パターンを図４に示すようなデータ構造のデータａ₁〜
ａ_nにセットし、このバイト列を出力する。このバイト
列は、切り換えスイッチ15を切り換えるとＲＡＭ13又は
ＲＡＭ14に書き込まれる。

【００７３】このように、ＲＡＭ13又はＲＡＭ14のいず
れに書き込むかはＣＰＵ23側で制御されるので、ＣＰＵ
22は、シェークハンドフラク１が前回の内容とは異なっ
たことを確認することによりＲＡＭ13又はＲＡＭ14への
書込動作を実行する。ステップ17では、出力したバイト
列の長さを「件数データ」として出力する。ステップ18
では、シェークハンドフラグ２に書き込み完了信号とし
てシェークハンドフラグ信号を生成する。即ち、シェー
クハンドフラグの値が１のときは０にセットし、０のと
きは１にセットする。このようにしてシェークハンドフ
ラグ信号が生成される。

【００７４】尚、シェークハンドフラグ２への出力はシ
ェークハンドフラグ１の内容を反転して出力すればよ
い。但し、フラグの値は、以下の内容を示すものとす
る。シェークハンドフラグ１意味０ＣＰＵ23がＲＡＭ13から読込中（出力中）１ＣＰＵ23がＲＡＭ14から読込中（出力中）シェークハンドフラグ２０ＣＰＵ22がＲＡＭ13に書込済み１ＣＰＵ22がＲＡＭ14に書込済みこの定義を任意に設定できるが、そのときは、それに合
わせて判別内容を変更する必要がある。

【００７５】ステップ19では、この生成したシェークハ
ンドフラグ２をフラグ器17に出力する。以上のループは
電源が遮断されるまで繰り返される。尚、ステップ12，
13におけるアクセル値と周期データの入力タイミングは
シェークハンドフラグ１の判別ループ中でもよいし、判
別の後で実行してもよい。

【００７６】また、ＲＡＭ31の容量が大きいときは、図
11のフローチャートで示すように、ＲＡＭ31に出力ビッ
トパターンを生成し（ステップ21）、この出力ビットパ
ターンを書き込むときはＲＡＭ31からＲＡＭ13又はＲＡ
Ｍ14に書き込む（ステップ22）ようにしてもよい。次
に、ＣＰＵ23の動作について説明する。

【００７７】ＣＰＵ23のデータ出力機能は、主に、次の
４ブロックによって構成されている。（１）ＲＡＭの切り換え信号の発生機能（２）疑似アドレス値の発生と周期の決定機能（３）ＲＡＭからのデータの取出機能（４）シェークハンドフラグ１への書込機能（１）ＲＡＭの切り換え信号の発生機能についてＲＡＭ13及びＲＡＭ14は、ＣＰＵ22にとってはデータの
書込用メモリであり、ＣＰＵ23にとっては読み出し用メ
モリである。このように同一のメモリを別々の用途に使
用するときは、タイミングに応じて切り換える必要があ
る。

【００７８】本実施の形態では、最終的な出力はＣＰＵ
23によって行われ、出力途中で切り換えが行われないよ
うにするため、さらに、出力を連続して実行するため
に、ＣＰＵ23の側から切り換えスイッチ15, 16を制御す
る方式にしている。ＣＰＵ23がＲＡＭ13又はＲＡＭ14の
内容を出力している間は、その対象となっているＲＡＭ
は、ＣＰＵ22の制御から離脱し、ＣＰＵ23によって制御
・支配されている。

【００７９】シェークハンドフラグ２を参照して読みだ
しＲＡＭを決定したＣＰＵ23は、最初に読み出し用のＲ
ＡＭセレクト信号を切り換えスイッチ16，54に出力す
る。これによって切り換えスイッチ15，51〜54を作動さ
せる。シェークハンド信号を出力してどちらのＲＡＭを
使用するかをシェークハンドフラグ１に通知する。この
間はＰＷＭ信号は単独アーム、共通アーム共にオフ信号
を出力する。（２）疑似アドレス値の発生と周期の決定機能についてＣＰＵ22は、切り換えスイッチ52，53を制御して対象と
するＲＡＭ13又はＲＡＭ14等のアドレス値を発行し、Ｒ
ＡＭ13又はＲＡＭ14等の特定の位置にアクセスする構造
となっているが、ＣＰＵ23はＲＡＭ13又はＲＡＭ14等を
参照する場合にはアドレス値を自分で発生しなければな
らない。ＣＰＵ23は独立したクロックを備え、そのクロ
ックの発生する矩形波をカウントするカウンタと接続
し、カウンタの値を疑似的にアドレス値として利用する
ように構成されている。そのカウンタは、０からＲＡＭ
13又はＲＡＭ14の使用件数データの値までカウントアッ
プされ、コンパレータ４の交流一波形の周期を特定する
ものであるが、同時にその値はアクセスすべきＲＡＭ13
又はＲＡＭ14のアドレス値を発生させる。任意のアドレ
スをアクセスできる訳ではないが、昇順または降順にＲ
ＡＭ13又はＲＡＭ14からデータを読むとき、又は書くと
きに利用できる。（３）ＲＡＭからのデータの取出機能についてＲＡＭ13又はＲＡＭ14からのデータの取り出しは、図５
のフローチャートに基づいて動作する。また、アドレス
値を設定し、指定された番地の内容をインターフェース
を経由してバッファに取り出し、外部からのノイズを防
ぐため、例えば高速フォトカプラ等を介して後続デバイ
スに接続するように構成されている。（４）シェークハンドフラグ１への書込機能についてデータの読み出しを全て終了すると、シェークハンドフ
ラグ１を前述のフラグ値にセットし、このフラグ値をフ
ラグ器17に格納する。

【００８０】シェークハンドフラグ１，２は、ともに所
定の１ビットに当てられる。他のビットについては、入
力または出力命令を実行する際にどのようなデータであ
ってもハードウェア的には関係しない構成となってい
る。必要で有れば利用するような構成も可能ではあるが
ここでは１ビットで足りる。このようにＣＰＵ23におい
て、できることは限られているが、ソフトウェアを読み
込んで各種の判別や準備処理などを経た後にアクセスす
るのではなく、ほとんど直接的にＲＡＭ13又はＲＡＭ14
にアクセスするので非常に高速化が可能となる。

【００８１】かかる第２の実施の形態の構成によれば、
出力段のＣＰＵ23を出力専用のＣＰＵとすることによ
り、さらにデータの受け渡しの高速化を図ることができ
る。即ち、ＣＰＵ23は、ハードウェア的に指定した動作
しか実行しないが、ソフトウェアに依存しないので超高
速作動が可能となる。また、特定の装置として設計する
ことができるので、多様な対応を考慮する必要がなく、
このため、周辺の集積回路に合わせてアイドルタイムを
切り詰めることができる。

【００８２】

【発明の効果】以上説明したように、請求項１の発明に
かかる装置によれば、第２の被変調信号が高周波化し、
人間の耳に聞こえるような電磁騒音がなくなる。請求項
２の発明にかかる装置によれば、データ量が多くても、
第１の被変調信号を一刻も休止することなく続けて出力
することができる。

【００８３】請求項３の発明にかかる装置によれば、第
１の被変調信号生成手段による処理の高速化を図ること
ができる。請求項４の発明にかかる装置によれば、第１
の被変調信号から、交流電力波形に近似した波形のアナ
ログ電圧信号を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示すブロック図。

【図２】図１の制御コンピュータ内の構成を示すブロッ
ク図。

【図３】図１のインバータの構成を示す回路図。

【図４】図２のＣＰＵ間でのデータ伝達用のフレームの
説明図。

【図５】図２のＣＰＵの動作を示すフローチャート。

【図６】図１の信号波形図。

【図７】ＰＷＭの説明図。

【図８】本発明の第２の実施の形態の概略を示すブロッ
ク図。

【図９】図８の詳細を示すブロック回路図。

【図10】図８及び図９のＣＰＵの動作を示すフローチャ
ート。

【図11】図10の動作の応用例を示すフローチャート。

【符号の説明】

１制御コンピュータ２仮想負荷３キャリア波オッシレータ４コンパレータ 11，12，21〜23 ＣＰＵ

Claims

【特許請求の範囲】

【請求項１】正弦波形をパルス幅変調した被変調信号に
基づいて、直流電力を交流電力に変換し、該交流電力を
電動機に供給する電動機の交流制御装置において、前記電動機に供給する交流電力の周波数と出力電圧とを
演算し、演算された周波数と出力電圧とに基づいて、第
１の被変調信号生成用のデータを演算するデータ演算手
段と、該データ演算手段により演算された第１の被変調信号用
のデータに基づいて、正弦波形をパルス幅変調した第１
の被変調信号を生成する第１の被変調信号生成手段と、生成された該第１の被変調信号を、電動機に供給される
交流電力波形に近似した波形のアナログ信号に変換する
アナログ信号変換手段と、可聴範囲を越える所定周波数の変調信号を発生する変調
信号発生手段と、発生した変調信号により前記アナログ信号のパルス幅変
調を行い、パルス幅変調された交流電力変換用の第２の
被変調信号を生成する第２の被変調信号生成手段と、を
備え、該第２の被変調信号に基づいて、直流電力を交流
電力に変換し、該交流電力を電動機に供給するようにし
たことを特徴とする電動機の交流制御装置。
【請求項２】前記データ演算手段と第１の被変調信号生
成手段との間に、書き込み・読み出し可能な複数の記憶
手段を備える一方、データ演算手段は、第１の被変調信号生成手段による読
み出しが行われていない記憶手段にデータを書き込み、
第１の被変調信号生成手段は、データ演算手段により書
き込みが行われていない記憶手段からデータの読み出し
を行うように構成されたことを特徴とする請求項１に記
載の電動機の交流制御装置。
【請求項３】前記データ演算手段は、第１の被変調信号
生成に必要なデータを、パルス幅変調を行う正弦波の所
定単位角度毎に区切り、連続して前記第１の被変調信号
生成手段に伝達するように構成されたことを特徴とする
請求項１又は請求項２に記載の電動機の交流制御装置。
【請求項４】前記アナログ信号変換手段は、電動機と相
似形の負荷を有する仮想負荷回路を備え、第１の被変調
信号に基づいて前記仮想負荷回路に通電することによ
り、第１の被変調信号を、電動機に供給される交流電力
波形に近似した波形のアナログ信号に変換するように構
成されたことを特徴とする請求項１〜請求項３のいずれ
か１つに記載の電動機の交流制御装置。