JPH09152918A - フラッシュメモリ保護機構，それを用いたフラッシュメモリ制御装置，及びフラッシュメモリ保護方法 - Google Patents
フラッシュメモリ保護機構，それを用いたフラッシュメモリ制御装置，及びフラッシュメモリ保護方法Info
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- JPH09152918A JPH09152918A JP31062195A JP31062195A JPH09152918A JP H09152918 A JPH09152918 A JP H09152918A JP 31062195 A JP31062195 A JP 31062195A JP 31062195 A JP31062195 A JP 31062195A JP H09152918 A JPH09152918 A JP H09152918A
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Abstract
(57)【要約】
【課題】 フラッシュメモリの書き込み中に，電源スイ
ッチを押下し，電源を切断しようとしても，フラッシュ
メモリの書き込みが終了するまで電源の切断を禁止し，
またそれをＬＥＤの表示によりオペレータに知らせるこ
とを実現する装置及び方法を提供すること。 【解決手段】 スイッチロック機構４を有する電源スイ
ッチ３と，フラッシュメモリ８に対して書き込み制御を
行うＭＰＵ１と，前記ＭＰＵ１からフラッシュメモリ８
に対して書き込み制御時出力されるバス９とフラッシュ
メモリ制御信号１２をデコードするデコーダ２と，前記
デコーダ２からフラッシュメモリ８を書き込み時に出力
されるデコード信号１０をトリガとして入力し，前記ス
イッチロック機構４を一定時間単位で動作させ，フラッ
シュメモリ８のデータの書き換えが終了するまで，前記
電源スイッチ３の押下を禁止するタイマ部５と，前記ス
イッチロック機構４動作時に点灯することにより，フラ
ッシュメモリ８の書き込み中であることをオペレータに
知らせる為のＬＥＤ５とで構成される。
ッチを押下し，電源を切断しようとしても，フラッシュ
メモリの書き込みが終了するまで電源の切断を禁止し，
またそれをＬＥＤの表示によりオペレータに知らせるこ
とを実現する装置及び方法を提供すること。 【解決手段】 スイッチロック機構４を有する電源スイ
ッチ３と，フラッシュメモリ８に対して書き込み制御を
行うＭＰＵ１と，前記ＭＰＵ１からフラッシュメモリ８
に対して書き込み制御時出力されるバス９とフラッシュ
メモリ制御信号１２をデコードするデコーダ２と，前記
デコーダ２からフラッシュメモリ８を書き込み時に出力
されるデコード信号１０をトリガとして入力し，前記ス
イッチロック機構４を一定時間単位で動作させ，フラッ
シュメモリ８のデータの書き換えが終了するまで，前記
電源スイッチ３の押下を禁止するタイマ部５と，前記ス
イッチロック機構４動作時に点灯することにより，フラ
ッシュメモリ８の書き込み中であることをオペレータに
知らせる為のＬＥＤ５とで構成される。
Description
【０００１】
【発明の属する技術分野】本発明は，フラッシュメモリ
制御装置及びフラッシュメモリ制御方法に関し，特にフ
ラッシュメモリ書き込み中の制御に特徴を有するフラッ
シュメモリ制御装置及びフラッシュメモリ制御方法に関
する。
制御装置及びフラッシュメモリ制御方法に関し，特にフ
ラッシュメモリ書き込み中の制御に特徴を有するフラッ
シュメモリ制御装置及びフラッシュメモリ制御方法に関
する。
【０００２】
【従来の技術】従来のフロッピィディスク制御装置にお
いては，フラッシュメモリ（ＥＥＰＲＯＭ，電気的消去
可能なプログラマブルリードオンリメモリ）が書き込み
中にもかかわらず，電源スイッチを押下し電源を遮断す
ることが可能であり，この為，誤操作によりフラッシュ
メモリ書き込み中に電源断し，フラッシュメモリが保持
しているデータを破壊してしまうと言う欠点があった。
この欠点を解消する為，例えば，特開平４−１１４２１
８号公報（以下，従来技術１と呼ぶ）に開示されるコン
ピュータ端末の電源制御方式では，外部記憶装置との間
を伝送する信号・情報の状態を読み取り，電源の切断を
禁止する状態での電源の切断を禁止する電源部を設けて
いる。
いては，フラッシュメモリ（ＥＥＰＲＯＭ，電気的消去
可能なプログラマブルリードオンリメモリ）が書き込み
中にもかかわらず，電源スイッチを押下し電源を遮断す
ることが可能であり，この為，誤操作によりフラッシュ
メモリ書き込み中に電源断し，フラッシュメモリが保持
しているデータを破壊してしまうと言う欠点があった。
この欠点を解消する為，例えば，特開平４−１１４２１
８号公報（以下，従来技術１と呼ぶ）に開示されるコン
ピュータ端末の電源制御方式では，外部記憶装置との間
を伝送する信号・情報の状態を読み取り，電源の切断を
禁止する状態での電源の切断を禁止する電源部を設けて
いる。
【０００３】また，特開平１−１６９５５８号公報（以
下，従来技術２）に開示された電源オフに対するデータ
保護装置では，電源バックアップ機能を有する電子装置
と，パワースイッチと，データの書き込みが行われてい
る時オンする補助スイッチとを設けている。
下，従来技術２）に開示された電源オフに対するデータ
保護装置では，電源バックアップ機能を有する電子装置
と，パワースイッチと，データの書き込みが行われてい
る時オンする補助スイッチとを設けている。
【０００４】
【発明が解決しようとする課題】しかしながら，これら
従来技術１及び２の電源制御方式やデータ保護装置は，
ハードディスク，フロッピディスク等の外部記憶装置や
その他のランダムアクセスメモリのデータ破壊の防止に
関するものであり，フラッシュメモリ等のＲＯＭに関す
るものではなかった。
従来技術１及び２の電源制御方式やデータ保護装置は，
ハードディスク，フロッピディスク等の外部記憶装置や
その他のランダムアクセスメモリのデータ破壊の防止に
関するものであり，フラッシュメモリ等のＲＯＭに関す
るものではなかった。
【０００５】したがって，従来の方式をそのまま適用し
た場合においては，フラッシュメモリの制御信号の状態
を常に監視する必要があり，システム効率が悪いという
問題が生じた。また，オペレータに対し何の通達もなし
に，オペレータが電源スイッチを押下できるにもかかわ
らず電源が切断出来ないという問題が生じた。
た場合においては，フラッシュメモリの制御信号の状態
を常に監視する必要があり，システム効率が悪いという
問題が生じた。また，オペレータに対し何の通達もなし
に，オペレータが電源スイッチを押下できるにもかかわ
らず電源が切断出来ないという問題が生じた。
【０００６】それ故に，本発明の技術的課題は，フラッ
シュメモリ書き込み中であることを知らしめその間，電
源スイッチの押下を禁止するフラッシュメモリ保護装
置，保護方法とそれを用いたフラッシュメモリ制御装置
とを提供することにある。
シュメモリ書き込み中であることを知らしめその間，電
源スイッチの押下を禁止するフラッシュメモリ保護装
置，保護方法とそれを用いたフラッシュメモリ制御装置
とを提供することにある。
【０００７】
【課題を解決するための手段】本発明によれば，スイッ
チロック機構を有する電源スイッチと，フラッシュメモ
リに対して書き込み制御を行うＭＰＵと，前記ＭＰＵか
らフラッシュメモリに対して書き込み制御時出力される
信号をデコードするデコーダと，前記デコーダからフラ
ッシュメモリ書き込み時に出力される信号をトリガとし
て入力し，前記スイッチロック機構を一定時間単位で動
作させ，フラッシュメモリのデータの書き換えが終了す
るまで，前記電源スイッチの押下を禁止するタイマ部
と，前記スイチロック機構動作時に点灯することによ
り，フラッシュメモリの書き込み中であることをオペレ
ータに知らせる為のＬＥＤとを備えていることを特徴と
するフラッシュメモリ保護機構が得られる。
チロック機構を有する電源スイッチと，フラッシュメモ
リに対して書き込み制御を行うＭＰＵと，前記ＭＰＵか
らフラッシュメモリに対して書き込み制御時出力される
信号をデコードするデコーダと，前記デコーダからフラ
ッシュメモリ書き込み時に出力される信号をトリガとし
て入力し，前記スイッチロック機構を一定時間単位で動
作させ，フラッシュメモリのデータの書き換えが終了す
るまで，前記電源スイッチの押下を禁止するタイマ部
と，前記スイチロック機構動作時に点灯することによ
り，フラッシュメモリの書き込み中であることをオペレ
ータに知らせる為のＬＥＤとを備えていることを特徴と
するフラッシュメモリ保護機構が得られる。
【０００８】また，本発明によれば，フラッシュメモリ
に対する書き込み制御信号を読取る読取り手段と，前記
読取り手段からの出力によって電源の遮断を防止する電
源遮断防止手段とを備えていることを特徴とするフラッ
シュメモリ保護機構が得られる。
に対する書き込み制御信号を読取る読取り手段と，前記
読取り手段からの出力によって電源の遮断を防止する電
源遮断防止手段とを備えていることを特徴とするフラッ
シュメモリ保護機構が得られる。
【０００９】また，本発明によれば，前記ラッシュメモ
リ保護機構において，前記読取り手段は，前記書き込み
制御信号を読取り，その結果に基づいてデコード信号を
出力するデコーダと，前記デコード信号により，スイッ
チロック制御信号を出力するタイマ部とを備え，前記電
源遮断防止手段は，電源をオン・オフするスイッチに設
けられ，前記スイッチロック制御信号により予め定めら
れた継続時間だけ動作し，前記スイッチのオフを禁止す
るスイッチロック機構とを備えていることを特徴とする
フラッシュメモリ保護機構が得られる。
リ保護機構において，前記読取り手段は，前記書き込み
制御信号を読取り，その結果に基づいてデコード信号を
出力するデコーダと，前記デコード信号により，スイッ
チロック制御信号を出力するタイマ部とを備え，前記電
源遮断防止手段は，電源をオン・オフするスイッチに設
けられ，前記スイッチロック制御信号により予め定めら
れた継続時間だけ動作し，前記スイッチのオフを禁止す
るスイッチロック機構とを備えていることを特徴とする
フラッシュメモリ保護機構が得られる。
【００１０】ここで，本発明のフラッシュメモリ保護機
構において，更に，前記スイッチロック制御信号により
視覚表示もしくは聴覚表示を行う表示手段を備えている
ことが好ましい。
構において，更に，前記スイッチロック制御信号により
視覚表示もしくは聴覚表示を行う表示手段を備えている
ことが好ましい。
【００１１】また，本発明によれば，前記いずれかのフ
ラッシュメモリ保護機構を備えていることを特徴とする
フラッシュメモリ制御装置が得られる。
ラッシュメモリ保護機構を備えていることを特徴とする
フラッシュメモリ制御装置が得られる。
【００１２】また，本発明によれば，フラッシュメモリ
に対して書き込み制御を行う書き込み制御信号を読取
り，読み取った書き込み制御信号によって，一定の継続
時間のみ電源の遮断を防止することを特徴とするフラッ
シュメモリ保護方法が得られる。
に対して書き込み制御を行う書き込み制御信号を読取
り，読み取った書き込み制御信号によって，一定の継続
時間のみ電源の遮断を防止することを特徴とするフラッ
シュメモリ保護方法が得られる。
【００１３】ここで，本発明において，前記フラッシュ
メモリ保護方法において，前記一定の継続時間の視覚表
示を行うことが好ましい。
メモリ保護方法において，前記一定の継続時間の視覚表
示を行うことが好ましい。
【００１４】
【発明の実施の形態】次に，本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１５】図１は本発明のフラッシュメモリ保護機構
の一実施の形態を示す図である。図１を参照すると，こ
のフラッシュメモリ保護機構は，ＭＰＵ１と，デコーダ
２と，電源スイッチ３と，ＬＥＤ５と，タイマ部６とを
備えている。ＭＰＵ１は，データバス９を介して，ラン
ダムアクセスメモリ（ＲＡＭ）１３に接続されている。
の一実施の形態を示す図である。図１を参照すると，こ
のフラッシュメモリ保護機構は，ＭＰＵ１と，デコーダ
２と，電源スイッチ３と，ＬＥＤ５と，タイマ部６とを
備えている。ＭＰＵ１は，データバス９を介して，ラン
ダムアクセスメモリ（ＲＡＭ）１３に接続されている。
【００１６】ＭＰＵ１は，フラッシュメモリ８に対して
書き込み制御を行うとともに，そのときのデータをＲＡ
Ｍ１３に収容する。また，ＲＡＭ制御信号１４に基づい
てＲＡＭ１３に，フラッシュメモリ８内のプログラムを
データバス９を介して転送して，動作させることも，Ｒ
ＡＭ１３のプログラムに基づいて，フラッシュメモリ８
を動作させることもできる。
書き込み制御を行うとともに，そのときのデータをＲＡ
Ｍ１３に収容する。また，ＲＡＭ制御信号１４に基づい
てＲＡＭ１３に，フラッシュメモリ８内のプログラムを
データバス９を介して転送して，動作させることも，Ｒ
ＡＭ１３のプログラムに基づいて，フラッシュメモリ８
を動作させることもできる。
【００１７】また，デコーダ２は，ＭＰＵ１がフラッシ
ュメモリ８に対して，書き込み制御を行う時出力するフ
ラッシュメモリ制御信号１２をデコードする。電源スイ
ッチ３はスイッチロック機構４を有している。タイマ部
６は，デコーダ２から出力されるデコード信号１０をト
リガとして入力し，スイッチロック機構４を一定時間単
位で動作させ，また同時にＬＥＤ５を点灯する。なお，
符号７は基本クロックを示している。
ュメモリ８に対して，書き込み制御を行う時出力するフ
ラッシュメモリ制御信号１２をデコードする。電源スイ
ッチ３はスイッチロック機構４を有している。タイマ部
６は，デコーダ２から出力されるデコード信号１０をト
リガとして入力し，スイッチロック機構４を一定時間単
位で動作させ，また同時にＬＥＤ５を点灯する。なお，
符号７は基本クロックを示している。
【００１８】次に，本発明の実施の一形態によるフラッ
シュメモリ機構において実行されるフラッシュメモリ保
護方法について説明する。
シュメモリ機構において実行されるフラッシュメモリ保
護方法について説明する。
【００１９】ＭＰＵ１は，データバス９を通してデコー
ダ２と，フラッシュメモリ８と，ＲＡＭ１３とを制御し
ている。デコーダ２はＭＰＵ１がフラッシュメモリ８に
対し書き込み制御を行う時出力するデータバス９と，フ
ラッシュメモリ制御信号１２がアクティブ入力される
と，デコード信号１０をアクティブ出力する。
ダ２と，フラッシュメモリ８と，ＲＡＭ１３とを制御し
ている。デコーダ２はＭＰＵ１がフラッシュメモリ８に
対し書き込み制御を行う時出力するデータバス９と，フ
ラッシュメモリ制御信号１２がアクティブ入力される
と，デコード信号１０をアクティブ出力する。
【００２０】タイマ部６ではデコード信号１０がアクテ
ィブ入力されると，基本クロック７によりスイッチロッ
ク機構４においてロックに必要な時間だけスイッチロッ
ク制御信号１１をアクティブとする。これによりスイッ
チロック機構４が作動し，電源スイッチ３はロック状態
となり，これにより電源の切断は禁止される。また，こ
の時，発光ダイオード（ＬＥＤ）５は同じ制御信号１１
によって合わせて点灯する。
ィブ入力されると，基本クロック７によりスイッチロッ
ク機構４においてロックに必要な時間だけスイッチロッ
ク制御信号１１をアクティブとする。これによりスイッ
チロック機構４が作動し，電源スイッチ３はロック状態
となり，これにより電源の切断は禁止される。また，こ
の時，発光ダイオード（ＬＥＤ）５は同じ制御信号１１
によって合わせて点灯する。
【００２１】一方，デコーダ２は，ＭＰＵ１がフラッシ
ュメモリ８に対して書き込みを終了すると，データバス
９とフラッシュメモリ制御信号１２が反転されると，デ
コード信号１０を反転（ネガティブ出力）する。
ュメモリ８に対して書き込みを終了すると，データバス
９とフラッシュメモリ制御信号１２が反転されると，デ
コード信号１０を反転（ネガティブ出力）する。
【００２２】タイマ部５では，デコード信号１０がネガ
ティブ入力されると，即座にスイッチロック制御信号１
１をネガティブとする。これにより，スイッチロック機
構４が解除され，電源スイッチ３の押下が可能となる。
また，この時ＬＥＤ５は合わせて消灯する。
ティブ入力されると，即座にスイッチロック制御信号１
１をネガティブとする。これにより，スイッチロック機
構４が解除され，電源スイッチ３の押下が可能となる。
また，この時ＬＥＤ５は合わせて消灯する。
【００２３】従来においては，前述したようにＲＡＭ１
３のみの保護が主流となり，読みだしのみ可能なＲＯＭ
の保護については，全く考慮されていなかった。しか
し，本発明では，上記保護機構によって，フラッシュメ
モリの電源遮断からの保護を図ることができる。
３のみの保護が主流となり，読みだしのみ可能なＲＯＭ
の保護については，全く考慮されていなかった。しか
し，本発明では，上記保護機構によって，フラッシュメ
モリの電源遮断からの保護を図ることができる。
【００２４】
【発明の効果】以上説明したように，本発明では，フラ
ッシュメモリの書き込み中は電源の切断を禁止したので
フラッシュメモリのデータを保護するという効果があ
る。
ッシュメモリの書き込み中は電源の切断を禁止したので
フラッシュメモリのデータを保護するという効果があ
る。
【００２５】また，本発明によれば，フラッシュメモリ
の書き込み中はＬＥＤが点灯するのでオペレータにフラ
ッシュメモリ書き込み中である為，電源スイッチの押下
を禁止していることを知らしめるという効果がある。
の書き込み中はＬＥＤが点灯するのでオペレータにフラ
ッシュメモリ書き込み中である為，電源スイッチの押下
を禁止していることを知らしめるという効果がある。
【図１】本発明の実施の一形態によるフラッシュメモリ
保護機構のブロック図である。
保護機構のブロック図である。
１ ＭＰＵ ２ デコーダ ３ 電源スイッチ ４ スイッチロック機構 ５ ＬＥＤ ６ タイマ部 ７ 基本クロック ８ フラッシュメモリ ９ バス １０ デコード信号 １１ スイッチロック制御信号 １２ フラッシュメモリ制御信号 １３ ランダムアクセスメモリ（ＲＡＭ） １４ ＲＡＭ制御信号
Claims (7)
- 【請求項１】スイッチロック機構を有する電源スイッチ
と，フラッシュメモリに対して書き込み制御を行うＭＰ
Ｕと，前記ＭＰＵからフラッシュメモリに対して書き込
み制御時出力される信号をデコードするデコーダと，前
記デコーダからフラッシュメモリ書き込み時に出力され
る信号をトリガとして入力し，前記スイッチロック機構
を一定時間単位で動作させ，フラッシュメモリのデータ
の書き換えが終了するまで，前記電源スイッチの押下を
禁止するタイマ部と，前記スイチロック機構動作時に点
灯することにより，フラッシュメモリの書き込み中であ
ることをオペレータに知らせる為のＬＥＤとを備えてい
ることを特徴とするフラッシュメモリ保護機構。 - 【請求項２】 フラッシュメモリに対する書き込み制御
信号を読取る読取り手段と，前記読取り手段からの出力
によって電源の遮断を防止する電源遮断防止手段とを備
えていることを特徴とするフラッシュメモリ保護機構。 - 【請求項３】 請求項２記載のフラッシュメモリ保護機
構において，前記読取り手段は，前記書き込み制御信号
を読取り，その結果に基づいてデコード信号を出力する
デコーダと，前記デコード信号により，スイッチロック
制御信号を出力するタイマ部とを備え，前記電源遮断防
止手段は，電源をオン・オフするスイッチに設けられ，
前記スイッチロック制御信号により予め定められた継続
時間だけ動作し，前記スイッチのオフを禁止するスイッ
チロック機構とを備えていることを特徴とするフラッシ
ュメモリ保護機構。 - 【請求項４】 請求項２又は３記載のフラッシュメモリ
保護機構において，更に，前記スイッチロック制御信号
により視覚表示もしくは聴覚表示を行う表示手段を備え
ていることを特徴とするフラッシュメモリ保護機構。 - 【請求項５】 請求項２乃至４の内のいずれかに記載の
フラッシュメモリ保護機構を備えていることを特徴とす
るフラッシュメモリ制御装置。 - 【請求項６】 フラッシュメモリに対して書き込み制御
を行う書き込み制御信号を読取り，読み取った書き込み
制御信号によって，一定の継続時間のみ電源の遮断を防
止することを特徴とするフラッシュメモリ保護方法。 - 【請求項７】 請求項６記載のフラッシュメモリ保護方
法において，前記一定の継続時間の視覚表示を行うこと
を特徴とするフラッシュメモリ保護方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31062195A JPH09152918A (ja) | 1995-11-29 | 1995-11-29 | フラッシュメモリ保護機構，それを用いたフラッシュメモリ制御装置，及びフラッシュメモリ保護方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31062195A JPH09152918A (ja) | 1995-11-29 | 1995-11-29 | フラッシュメモリ保護機構，それを用いたフラッシュメモリ制御装置，及びフラッシュメモリ保護方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09152918A true JPH09152918A (ja) | 1997-06-10 |
Family
ID=18007469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31062195A Pending JPH09152918A (ja) | 1995-11-29 | 1995-11-29 | フラッシュメモリ保護機構，それを用いたフラッシュメモリ制御装置，及びフラッシュメモリ保護方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09152918A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002062951A (ja) * | 2000-08-23 | 2002-02-28 | Matsushita Electric Ind Co Ltd | 通信制御装置及び通信制御方法 |
| JP2006004245A (ja) * | 2004-06-18 | 2006-01-05 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| JP2009211339A (ja) * | 2008-03-04 | 2009-09-17 | Canon Inc | 光学装置 |
| JP2010026789A (ja) * | 2008-07-18 | 2010-02-04 | Casio Comput Co Ltd | 売上データ処理装置及びプログラム |
| US11301145B2 (en) | 2018-11-01 | 2022-04-12 | Samsung Electronics Co., Ltd. | Storage device providing disconnection from host without loss of data |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04114218A (ja) * | 1990-09-05 | 1992-04-15 | Nec Corp | コンピュータ端末の電源制御方式 |
| JPH0651858A (ja) * | 1992-07-30 | 1994-02-25 | Hitachi Ltd | プログラム中断再開方式 |
-
1995
- 1995-11-29 JP JP31062195A patent/JPH09152918A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04114218A (ja) * | 1990-09-05 | 1992-04-15 | Nec Corp | コンピュータ端末の電源制御方式 |
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| JP2009211339A (ja) * | 2008-03-04 | 2009-09-17 | Canon Inc | 光学装置 |
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| US11301145B2 (en) | 2018-11-01 | 2022-04-12 | Samsung Electronics Co., Ltd. | Storage device providing disconnection from host without loss of data |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981118 |