JPH09153784A - 半導体装置のデータ伝送回路 - Google Patents
半導体装置のデータ伝送回路Info
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- JPH09153784A JPH09153784A JP8264315A JP26431596A JPH09153784A JP H09153784 A JPH09153784 A JP H09153784A JP 8264315 A JP8264315 A JP 8264315A JP 26431596 A JP26431596 A JP 26431596A JP H09153784 A JPH09153784 A JP H09153784A
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Abstract
(57)【要約】
【課題】 別途発生の伝送電圧を使用せずにデータ伝送
ラインの電圧振幅を小さくして消費電力を抑制しつつデ
ータ伝送を行うデータ伝送回路を提供する。 【解決手段】 入力信号対ＲＤ，ＲＤＢが同一論理のと
きにデータ伝送ライン対ＤＢ，ＤＢＢに接地電圧を設定
し、そして入力信号対ＲＤ，ＲＤＢが相補論理になると
データ伝送ライン対ＤＢ，ＤＢＢの両インピーダンスを
互いに異ならせるインピーダンス変更手段Ｍ２１，Ｍ２
２と、感知ノード対Ｎ１，Ｎ２に設定される伝送電圧を
伝送信号ＰＳ１に応答してデータ伝送ライン対ＤＢ，Ｄ
ＢＢへ伝達する伝送電圧伝達手段Ｍ２３，Ｍ２４と、出
力ノード対Ｎ３，Ｎ４へ電源電圧を供給する動作電圧提
供手段Ｍ２７，Ｍ２８と、感知ノード対Ｎ１，Ｎ２と出
力ノード対Ｎ３，Ｎ４との間を接続して感知ノード対Ｎ
１，Ｎ２に伝送電圧を設定し、そして一方の感知ノード
と出力ノードとの間の伝導度を他方の出力ノードの電圧
に従い変化させる感知手段Ｍ２５，Ｍ２６と、を備え
る。
ラインの電圧振幅を小さくして消費電力を抑制しつつデ
ータ伝送を行うデータ伝送回路を提供する。 【解決手段】 入力信号対ＲＤ，ＲＤＢが同一論理のと
きにデータ伝送ライン対ＤＢ，ＤＢＢに接地電圧を設定
し、そして入力信号対ＲＤ，ＲＤＢが相補論理になると
データ伝送ライン対ＤＢ，ＤＢＢの両インピーダンスを
互いに異ならせるインピーダンス変更手段Ｍ２１，Ｍ２
２と、感知ノード対Ｎ１，Ｎ２に設定される伝送電圧を
伝送信号ＰＳ１に応答してデータ伝送ライン対ＤＢ，Ｄ
ＢＢへ伝達する伝送電圧伝達手段Ｍ２３，Ｍ２４と、出
力ノード対Ｎ３，Ｎ４へ電源電圧を供給する動作電圧提
供手段Ｍ２７，Ｍ２８と、感知ノード対Ｎ１，Ｎ２と出
力ノード対Ｎ３，Ｎ４との間を接続して感知ノード対Ｎ
１，Ｎ２に伝送電圧を設定し、そして一方の感知ノード
と出力ノードとの間の伝導度を他方の出力ノードの電圧
に従い変化させる感知手段Ｍ２５，Ｍ２６と、を備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置における
データ伝送回路に関し、特に、半導体メモリ装置のデー
タ伝送経路に有用なデータ伝送回路に関するものであ
る。
データ伝送回路に関し、特に、半導体メモリ装置のデー
タ伝送経路に有用なデータ伝送回路に関するものであ
る。
【０００２】
【従来の技術】メモリなど半導体装置の高集積・大容量
化に伴い、半導体素子の動作電流を抑制するための多様
な手段が施されている。半導体素子の動作電流消費を最
小化する一例として、データ伝送線路による電流消費を
最小化する技術がある。このデータ伝送線路による消費
電流を抑える代表的な技術が、「ISSCC 1994, pp 142〜
143 “A 256MbDRAM with 100MHz Serial I/O Ports for
Storage of Moving Pictures ”」に開示されている。
この先行技術は、ＳＨＴ回路(Suppressed High Differe
ntial Transfer Circuit) を使用したもので、これを簡
単に説明すれば次のようなものである。
化に伴い、半導体素子の動作電流を抑制するための多様
な手段が施されている。半導体素子の動作電流消費を最
小化する一例として、データ伝送線路による電流消費を
最小化する技術がある。このデータ伝送線路による消費
電流を抑える代表的な技術が、「ISSCC 1994, pp 142〜
143 “A 256MbDRAM with 100MHz Serial I/O Ports for
Storage of Moving Pictures ”」に開示されている。
この先行技術は、ＳＨＴ回路(Suppressed High Differe
ntial Transfer Circuit) を使用したもので、これを簡
単に説明すれば次のようなものである。
【０００３】図１に示すデータ伝送回路は、上記先行技
術に開示されたデータ伝送回路の要部のみを示したもの
である。１対の入力信号対を送るデータライン対ＲＤ，
ＲＤＢ、例えばセンスアンプによるセンシングビットラ
イン対がすべて論理“ハイ”にプリチャージされている
状態では等化信号(equalizing signal) ＥＱが論理“ハ
イ”で入力される。従って、データ伝送ライン対ＤＢ，
ＤＢＢはＮＭＯＳトランジスタＭ７の導通により等化状
態になる。この等化状態から、等化信号ＥＱが論理“ロ
ウ”に変化し、伝送パルスＰＳ１が論理“ハイ”に変わ
ると、まず、データ伝送ライン対ＤＢ，ＤＢＢのそれぞ
れにドレインが接続されたＮＭＯＳトランジスタＭ１，
Ｍ２の共通ソース接続ノードＮ１は、ＮＭＯＳトランジ
スタＭ５のチャネルを通じて接地電圧Ｖssのレベルに変
化する。また、データ伝送ライン対ＤＢ，ＤＢＢのそれ
ぞれにドレインが接続されたＮＭＯＳトランジスタＭ
３，Ｍ４の共通ソース接続ノードＮ２は、ＮＭＯＳトラ
ンジスタＭ６のチャネルを通じて供給される伝送電圧Ｖ
ＩＮＴＬのレベルに上昇する。
術に開示されたデータ伝送回路の要部のみを示したもの
である。１対の入力信号対を送るデータライン対ＲＤ，
ＲＤＢ、例えばセンスアンプによるセンシングビットラ
イン対がすべて論理“ハイ”にプリチャージされている
状態では等化信号(equalizing signal) ＥＱが論理“ハ
イ”で入力される。従って、データ伝送ライン対ＤＢ，
ＤＢＢはＮＭＯＳトランジスタＭ７の導通により等化状
態になる。この等化状態から、等化信号ＥＱが論理“ロ
ウ”に変化し、伝送パルスＰＳ１が論理“ハイ”に変わ
ると、まず、データ伝送ライン対ＤＢ，ＤＢＢのそれぞ
れにドレインが接続されたＮＭＯＳトランジスタＭ１，
Ｍ２の共通ソース接続ノードＮ１は、ＮＭＯＳトランジ
スタＭ５のチャネルを通じて接地電圧Ｖssのレベルに変
化する。また、データ伝送ライン対ＤＢ，ＤＢＢのそれ
ぞれにドレインが接続されたＮＭＯＳトランジスタＭ
３，Ｍ４の共通ソース接続ノードＮ２は、ＮＭＯＳトラ
ンジスタＭ６のチャネルを通じて供給される伝送電圧Ｖ
ＩＮＴＬのレベルに上昇する。
【０００４】このような状態で、データライン対ＲＤ，
ＲＤＢのうちデータラインＲＤＢが論理“ロウ”に変化
したと仮定すれば、データラインＲＤは相補データ信号
のため論理“ハイ”に維持されるので、データラインＲ
Ｄにゲート接続されたＮＭＯＳトランジスタＭ１，Ｍ４
は導通、データラインＲＤＢにゲート接続されたＮＭＯ
ＳトランジスタＭ２，Ｍ３は非導通となる。従って、デ
ータ伝送ラインＤＢのレベルはＮＭＯＳトランジスタＭ
１の導通及びＮＭＯＳトランジスタＭ３の非導通により
接地電圧Ｖssへ遷移する一方、データラインＤＢＢのレ
ベルはＮＭＯＳトランジスタＭ２に非導通及びＮＭＯＳ
トランジスタＭ４の導通により伝送電圧ＶＩＮＴＬへ遷
移する。
ＲＤＢのうちデータラインＲＤＢが論理“ロウ”に変化
したと仮定すれば、データラインＲＤは相補データ信号
のため論理“ハイ”に維持されるので、データラインＲ
Ｄにゲート接続されたＮＭＯＳトランジスタＭ１，Ｍ４
は導通、データラインＲＤＢにゲート接続されたＮＭＯ
ＳトランジスタＭ２，Ｍ３は非導通となる。従って、デ
ータ伝送ラインＤＢのレベルはＮＭＯＳトランジスタＭ
１の導通及びＮＭＯＳトランジスタＭ３の非導通により
接地電圧Ｖssへ遷移する一方、データラインＤＢＢのレ
ベルはＮＭＯＳトランジスタＭ２に非導通及びＮＭＯＳ
トランジスタＭ４の導通により伝送電圧ＶＩＮＴＬへ遷
移する。
【０００５】これに続いて、データ伝送ライン対ＤＢ，
ＤＢＢに伝送されたデータを受信するための制御パルス
ＰＳ２Ｂを論理“ハイ”から“ロウ”に変化させてデー
タ受信部を動作させると、ソースが電源電圧Ｖccに接続
されたＰＭＯＳトランジスタＭ８が導通する。このＰＭ
ＯＳトランジスタＭ８の導通により、データ伝送ライン
対ＤＢ，ＤＢＢのそれぞれにゲート接続されたＰＭＯＳ
トランジスタＭ９，Ｍ１０のソースに電源電圧Ｖccが供
給される。このとき、ＰＭＯＳトランジスタＭ９，Ｍ１
０のゲート電圧が相違するので、これらＰＭＯＳトラン
ジスタＭ９，Ｍ１０のチャネル伝導度(channel conduct
ance) は異なることになる。本例の場合データ伝送ライ
ンＤＢの方がデータ伝送ラインＤＢＢよりもレベルが低
いので、ＰＭＯＳトランジスタＭ９のチャネル伝導度が
ＰＭＯＳトランジスタＭ１０のチャネル伝導度より大き
い状態にある。これに従って、ＰＭＯＳトランジスタＭ
９のドレインノードＮ３は電源電圧Ｖcc、ＰＭＯＳトラ
ンジスタＭ１０のドレインノードＮ４は接地電圧Ｖssの
各レベルにデベロープ(Develop) されることになる。ド
レインノード即ち出力ノードＮ３が論理“ハイ”にプル
アップされるのにつれてＮＭＯＳトランジスタＭ１５が
導通するので、ノードＮ４は確実に接地電圧Ｖssへプル
ダウンされ、一方、ＮＭＯＳトランジスタＭ１４は非導
通の状態にある。
ＤＢＢに伝送されたデータを受信するための制御パルス
ＰＳ２Ｂを論理“ハイ”から“ロウ”に変化させてデー
タ受信部を動作させると、ソースが電源電圧Ｖccに接続
されたＰＭＯＳトランジスタＭ８が導通する。このＰＭ
ＯＳトランジスタＭ８の導通により、データ伝送ライン
対ＤＢ，ＤＢＢのそれぞれにゲート接続されたＰＭＯＳ
トランジスタＭ９，Ｍ１０のソースに電源電圧Ｖccが供
給される。このとき、ＰＭＯＳトランジスタＭ９，Ｍ１
０のゲート電圧が相違するので、これらＰＭＯＳトラン
ジスタＭ９，Ｍ１０のチャネル伝導度(channel conduct
ance) は異なることになる。本例の場合データ伝送ライ
ンＤＢの方がデータ伝送ラインＤＢＢよりもレベルが低
いので、ＰＭＯＳトランジスタＭ９のチャネル伝導度が
ＰＭＯＳトランジスタＭ１０のチャネル伝導度より大き
い状態にある。これに従って、ＰＭＯＳトランジスタＭ
９のドレインノードＮ３は電源電圧Ｖcc、ＰＭＯＳトラ
ンジスタＭ１０のドレインノードＮ４は接地電圧Ｖssの
各レベルにデベロープ(Develop) されることになる。ド
レインノード即ち出力ノードＮ３が論理“ハイ”にプル
アップされるのにつれてＮＭＯＳトランジスタＭ１５が
導通するので、ノードＮ４は確実に接地電圧Ｖssへプル
ダウンされ、一方、ＮＭＯＳトランジスタＭ１４は非導
通の状態にある。
【０００６】以上の結果、制御パルスＰＳ２Ｂが論理
“ロウ”遷移すると、インバータＩＮＶ１，ＩＮＶ２か
らは、データ伝送ライン対ＤＢ，ＤＢＢに従うノードＮ
３，Ｎ４の電圧変化に応じて論理“ハイ”又は論理“ロ
ウ”がそれぞれ出力される。尚、ＮＭＯＳトランジスタ
Ｍ１１，Ｍ１２，Ｍ１３は、制御パルスＰＳ２Ｂが論理
“ハイ”の状態にあるときに導通してノードＮ３，Ｎ４
を接地電圧Ｖssのレベルにプリチャージ・等化する機能
をもつ。
“ロウ”遷移すると、インバータＩＮＶ１，ＩＮＶ２か
らは、データ伝送ライン対ＤＢ，ＤＢＢに従うノードＮ
３，Ｎ４の電圧変化に応じて論理“ハイ”又は論理“ロ
ウ”がそれぞれ出力される。尚、ＮＭＯＳトランジスタ
Ｍ１１，Ｍ１２，Ｍ１３は、制御パルスＰＳ２Ｂが論理
“ハイ”の状態にあるときに導通してノードＮ３，Ｎ４
を接地電圧Ｖssのレベルにプリチャージ・等化する機能
をもつ。
【０００７】
【発明が解決しようとする課題】図１に示したような構
成を有する従来のデータ伝送回路は、データ伝送ライン
対ＤＢ，ＤＢＢの電圧振幅を小さくするためにデータ伝
送ライン専用の伝送電圧ＶＩＮＴＬを発生して使用して
いる。このため、より小さいチップ面積内での実施には
困難であるし、伝送電圧ＶＩＮＴＬ用の電源線をチップ
内に配線しなければならないという不具合がある。
成を有する従来のデータ伝送回路は、データ伝送ライン
対ＤＢ，ＤＢＢの電圧振幅を小さくするためにデータ伝
送ライン専用の伝送電圧ＶＩＮＴＬを発生して使用して
いる。このため、より小さいチップ面積内での実施には
困難であるし、伝送電圧ＶＩＮＴＬ用の電源線をチップ
内に配線しなければならないという不具合がある。
【０００８】そこで本発明の目的は、別途のデータ伝送
用の伝送電圧を使用せずともデータ伝送ラインの電圧振
幅を小さくしてデータ伝送回路の消費電力を抑制するこ
とができ、より実装面積が小さくてすむデータ伝送回路
を提供することにある。
用の伝送電圧を使用せずともデータ伝送ラインの電圧振
幅を小さくしてデータ伝送回路の消費電力を抑制するこ
とができ、より実装面積が小さくてすむデータ伝送回路
を提供することにある。
【０００９】
【課題を解決するための手段】このために本発明による
半導体装置のデータ伝送回路は、入力信号対が同一論理
のときにデータ伝送ライン対に第１電圧を設定し、そし
て入力信号対が相補論理になるとこれに応答してデータ
伝送ライン対の両インピーダンスを互いに異ならせるイ
ンピーダンス変更手段と、感知ノード対に設定される伝
送電圧を伝送信号に応答してデータ伝送ライン対へ伝達
する伝送電圧伝達手段と、出力ノード対へ第２電圧を供
給する動作電圧提供手段と、感知ノード対と出力ノード
対との間を接続して感知ノード対に伝送電圧を設定し、
そして一方の感知ノードと出力ノードとの間の伝導度を
他方の出力ノードの電圧に従い変化させる感知手段と、
を備えてなることを特徴とする。
半導体装置のデータ伝送回路は、入力信号対が同一論理
のときにデータ伝送ライン対に第１電圧を設定し、そし
て入力信号対が相補論理になるとこれに応答してデータ
伝送ライン対の両インピーダンスを互いに異ならせるイ
ンピーダンス変更手段と、感知ノード対に設定される伝
送電圧を伝送信号に応答してデータ伝送ライン対へ伝達
する伝送電圧伝達手段と、出力ノード対へ第２電圧を供
給する動作電圧提供手段と、感知ノード対と出力ノード
対との間を接続して感知ノード対に伝送電圧を設定し、
そして一方の感知ノードと出力ノードとの間の伝導度を
他方の出力ノードの電圧に従い変化させる感知手段と、
を備えてなることを特徴とする。
【００１０】この場合のインピーダンス変更手段は、第
１電圧とデータ伝送ライン対との間にチャネルを設け、
ゲートに入力信号対を入力するようにしたＭＯＳトラン
ジスタ対で構成することができる。また、伝送電圧伝達
手段は、感知ノード対とデータ伝送ライン対との間にチ
ャネルを設け、ゲートに伝送信号を入力するようにした
ＭＯＳトランジスタ対で構成することができる。更に、
動作電圧提供手段は、第２電圧と出力ノード対との間に
設けたダイオード形のＭＯＳトランジスタで構成するこ
とができる。そして、感知手段は、感知ノード対と出力
ノード対との間にチャネルを設け、ゲートを他方の出力
ノードへ接続するようにしたＭＯＳトランジスタ対で構
成することができる。
１電圧とデータ伝送ライン対との間にチャネルを設け、
ゲートに入力信号対を入力するようにしたＭＯＳトラン
ジスタ対で構成することができる。また、伝送電圧伝達
手段は、感知ノード対とデータ伝送ライン対との間にチ
ャネルを設け、ゲートに伝送信号を入力するようにした
ＭＯＳトランジスタ対で構成することができる。更に、
動作電圧提供手段は、第２電圧と出力ノード対との間に
設けたダイオード形のＭＯＳトランジスタで構成するこ
とができる。そして、感知手段は、感知ノード対と出力
ノード対との間にチャネルを設け、ゲートを他方の出力
ノードへ接続するようにしたＭＯＳトランジスタ対で構
成することができる。
【００１１】或いは、本発明による半導体装置のデータ
伝送回路は、入力信号対に従いデータ伝送ライン対の両
インピーダンスを互いに異ならせるインピーダンス変更
手段と、制御信号に応答してデータ伝送ライン対に第１
電圧を設定する初期電圧設定手段と、感知ノード対に設
定される伝送電圧を伝送信号に応答してデータ伝送ライ
ン対へ伝達する伝送電圧伝達手段と、出力ノード対へ第
２電圧を供給する動作電圧提供手段と、感知ノード対と
出力ノード対との間を接続して感知ノード対に伝送電圧
を設定し、そして一方の感知ノードと出力ノードとの間
の伝導度を他方の出力ノードの電圧に従い変化させる感
知手段と、を備えてなることを特徴とする。
伝送回路は、入力信号対に従いデータ伝送ライン対の両
インピーダンスを互いに異ならせるインピーダンス変更
手段と、制御信号に応答してデータ伝送ライン対に第１
電圧を設定する初期電圧設定手段と、感知ノード対に設
定される伝送電圧を伝送信号に応答してデータ伝送ライ
ン対へ伝達する伝送電圧伝達手段と、出力ノード対へ第
２電圧を供給する動作電圧提供手段と、感知ノード対と
出力ノード対との間を接続して感知ノード対に伝送電圧
を設定し、そして一方の感知ノードと出力ノードとの間
の伝導度を他方の出力ノードの電圧に従い変化させる感
知手段と、を備えてなることを特徴とする。
【００１２】この場合のインピーダンス変更手段は、第
１電圧とデータ伝送ライン対との間にチャネルを設け、
ゲートに入力信号対を入力するようにしたＭＯＳトラン
ジスタ対で構成することができる。また、初期電圧設定
手段は、第１電圧とデータ伝送ライン対との間にチャネ
ルを設け、ゲートに制御信号を入力するようにしたＭＯ
Ｓトランジスタ対で構成することができる。更に、伝送
電圧伝達手段は、感知ノード対とデータ伝送ライン対と
の間にチャネルを設け、ゲートに伝送信号を入力するよ
うにしたＭＯＳトランジスタ対で構成することができ
る。このときには伝送信号と制御信号を互いに逆位相の
信号とすることが可能である。また更に、動作電圧提供
手段は、第２電圧と出力ノード対との間に設けたダイオ
ード形のＭＯＳトランジスタで構成することができる。
そして、感知手段は、感知ノード対と出力ノード対との
間にチャネルを設け、ゲートを他方の出力ノードへ接続
するようにしたＭＯＳトランジスタ対で構成することが
できる。
１電圧とデータ伝送ライン対との間にチャネルを設け、
ゲートに入力信号対を入力するようにしたＭＯＳトラン
ジスタ対で構成することができる。また、初期電圧設定
手段は、第１電圧とデータ伝送ライン対との間にチャネ
ルを設け、ゲートに制御信号を入力するようにしたＭＯ
Ｓトランジスタ対で構成することができる。更に、伝送
電圧伝達手段は、感知ノード対とデータ伝送ライン対と
の間にチャネルを設け、ゲートに伝送信号を入力するよ
うにしたＭＯＳトランジスタ対で構成することができ
る。このときには伝送信号と制御信号を互いに逆位相の
信号とすることが可能である。また更に、動作電圧提供
手段は、第２電圧と出力ノード対との間に設けたダイオ
ード形のＭＯＳトランジスタで構成することができる。
そして、感知手段は、感知ノード対と出力ノード対との
間にチャネルを設け、ゲートを他方の出力ノードへ接続
するようにしたＭＯＳトランジスタ対で構成することが
できる。
【００１３】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
付図面を参照して詳細に説明する。
【００１４】図２に、データ伝送回路の回路例を示す。
即ち、データ伝送用に別途発生した伝送電圧を使用する
ことなく、１つの伝送信号に応答して１対のデータ端子
又はデータライン対ＲＤ，ＲＤＢによる入力信号対のデ
ータを伝送するように構成されている。図３には、その
データ伝送動作を説明する動作タイミングが示されてい
る。
即ち、データ伝送用に別途発生した伝送電圧を使用する
ことなく、１つの伝送信号に応答して１対のデータ端子
又はデータライン対ＲＤ，ＲＤＢによる入力信号対のデ
ータを伝送するように構成されている。図３には、その
データ伝送動作を説明する動作タイミングが示されてい
る。
【００１５】例えばデータドライバから延びたデータラ
イン対ＲＤ，ＲＤＢの入力信号対が両方とも第１論理の
例えば論理“ハイ”の待機状態で入力されると、このデ
ータライン対ＲＤ，ＲＤＢの論理“ハイ”は、データ伝
送ライン対ＤＢ，ＤＢＢの一端部に設けたインピーダン
ス変更手段のＮＭＯＳトランジスタＭ２１，Ｍ２２のゲ
ートへ印加される。ＮＭＯＳトランジスタＭ２１，Ｍ２
２のドレインはそれぞれデータ伝送ライン対ＤＢ，ＤＢ
Ｂの一方に接続されており、ソースは第１電圧の例えば
接地電圧Ｖssへ共通に接続されている。従って、データ
ライン対ＲＤ，ＲＤＢの両方が待機の論理“ハイ”にな
る場合、ＮＭＯＳトランジスタＭ２１，Ｍ２２が導通
し、これによりデータ伝送ライン対ＤＢ，ＤＢＢは両方
とも接地電圧Ｖssのレベルに初期設定される。この待機
状態において伝送パルス（伝送信号）ＰＳ１は第２論理
の例えば論理“ロウ”で入力されるので、データ伝送ラ
イン対ＤＢ，ＤＢＢの他端部にそれぞれ接続された伝送
電圧伝達手段のＮＭＯＳトランジスタＭ２３，Ｍ２４は
すべて非導通にある。
イン対ＲＤ，ＲＤＢの入力信号対が両方とも第１論理の
例えば論理“ハイ”の待機状態で入力されると、このデ
ータライン対ＲＤ，ＲＤＢの論理“ハイ”は、データ伝
送ライン対ＤＢ，ＤＢＢの一端部に設けたインピーダン
ス変更手段のＮＭＯＳトランジスタＭ２１，Ｍ２２のゲ
ートへ印加される。ＮＭＯＳトランジスタＭ２１，Ｍ２
２のドレインはそれぞれデータ伝送ライン対ＤＢ，ＤＢ
Ｂの一方に接続されており、ソースは第１電圧の例えば
接地電圧Ｖssへ共通に接続されている。従って、データ
ライン対ＲＤ，ＲＤＢの両方が待機の論理“ハイ”にな
る場合、ＮＭＯＳトランジスタＭ２１，Ｍ２２が導通
し、これによりデータ伝送ライン対ＤＢ，ＤＢＢは両方
とも接地電圧Ｖssのレベルに初期設定される。この待機
状態において伝送パルス（伝送信号）ＰＳ１は第２論理
の例えば論理“ロウ”で入力されるので、データ伝送ラ
イン対ＤＢ，ＤＢＢの他端部にそれぞれ接続された伝送
電圧伝達手段のＮＭＯＳトランジスタＭ２３，Ｍ２４は
すべて非導通にある。
【００１６】このとき、ＮＭＯＳトランジスタＭ２３，
Ｍ２４のドレインノードである感知ノード対Ｎ１，Ｎ２
には、電源電圧Ｖccの１／２のレベルの伝送電圧がセッ
トされる。即ち、図２の回路に第２電圧の例えば電源電
圧Ｖccが供給されると、電源電圧Ｖccと出力ノード対Ｎ
３，Ｎ４の間にそれぞれダイオード形態（相手方の出力
ノードへゲート交差接続するなども可）で設けられた動
作電圧提供手段のＰＭＯＳトランジスタＭ２７，Ｍ２８
が導通し、出力ノード対Ｎ３，Ｎ４にはＶcc−Ｖtp（Ｖ
tpはＰＭＯＳトランジスタＭ２７，Ｍ２８のしきい値電
圧）の電圧がプリチャージされる。そして、この出力ノ
ード対Ｎ３，Ｎ４にそれぞれゲートが交差接続された感
知手段のＮＭＯＳトランジスタＭ２５，Ｍ２６が導通す
るので、感知ノード対Ｎ１，Ｎ２にはそれぞれ、Ｖcc−
Ｖtp−Ｖtn（ＶtnはＮＭＯＳトランジスタＭ２５，Ｍ２
６のしきい値電圧）の伝送電圧がプリチャージされる。
Ｍ２４のドレインノードである感知ノード対Ｎ１，Ｎ２
には、電源電圧Ｖccの１／２のレベルの伝送電圧がセッ
トされる。即ち、図２の回路に第２電圧の例えば電源電
圧Ｖccが供給されると、電源電圧Ｖccと出力ノード対Ｎ
３，Ｎ４の間にそれぞれダイオード形態（相手方の出力
ノードへゲート交差接続するなども可）で設けられた動
作電圧提供手段のＰＭＯＳトランジスタＭ２７，Ｍ２８
が導通し、出力ノード対Ｎ３，Ｎ４にはＶcc−Ｖtp（Ｖ
tpはＰＭＯＳトランジスタＭ２７，Ｍ２８のしきい値電
圧）の電圧がプリチャージされる。そして、この出力ノ
ード対Ｎ３，Ｎ４にそれぞれゲートが交差接続された感
知手段のＮＭＯＳトランジスタＭ２５，Ｍ２６が導通す
るので、感知ノード対Ｎ１，Ｎ２にはそれぞれ、Ｖcc−
Ｖtp−Ｖtn（ＶtnはＮＭＯＳトランジスタＭ２５，Ｍ２
６のしきい値電圧）の伝送電圧がプリチャージされる。
【００１７】このような待機状態から、データライン対
ＲＤ，ＲＤＢの一方、例えばデータラインＲＤＢが論理
“ロウ”に変化すると、ＮＭＯＳトランジスタＭ２１は
導通を維持する一方、ＮＭＯＳトランジスタＭ２２は非
導通の状態になり、この例ではデータ伝送ラインＤＢＢ
のインピーダンスが変更され、データ伝送ライン対Ｄ
Ｂ，ＤＢＢの両インピーダンスが互いに異なる状態、つ
まりデータ伝送ラインＤＢは低抵抗且つデータ伝送ライ
ンＤＢＢは高抵抗の状態になる。そして、伝送パルスＰ
Ｓ１が論理“ハイ”へ遷移するとＮＭＯＳトランジスタ
Ｍ２３，Ｍ２４が導通し、感知ノード対Ｎ１，Ｎ２がデ
ータ伝送ライン対ＤＢ，ＤＢＢとそれぞれ接続されて伝
送電圧が伝達される。従って、これによる電流がデータ
伝送ライン対ＤＢ，ＤＢＢのそれぞれに流れることにな
る。
ＲＤ，ＲＤＢの一方、例えばデータラインＲＤＢが論理
“ロウ”に変化すると、ＮＭＯＳトランジスタＭ２１は
導通を維持する一方、ＮＭＯＳトランジスタＭ２２は非
導通の状態になり、この例ではデータ伝送ラインＤＢＢ
のインピーダンスが変更され、データ伝送ライン対Ｄ
Ｂ，ＤＢＢの両インピーダンスが互いに異なる状態、つ
まりデータ伝送ラインＤＢは低抵抗且つデータ伝送ライ
ンＤＢＢは高抵抗の状態になる。そして、伝送パルスＰ
Ｓ１が論理“ハイ”へ遷移するとＮＭＯＳトランジスタ
Ｍ２３，Ｍ２４が導通し、感知ノード対Ｎ１，Ｎ２がデ
ータ伝送ライン対ＤＢ，ＤＢＢとそれぞれ接続されて伝
送電圧が伝達される。従って、これによる電流がデータ
伝送ライン対ＤＢ，ＤＢＢのそれぞれに流れることにな
る。
【００１８】このとき、データ伝送ラインＤＢに接続さ
れたＮＭＯＳトランジスタＭ２１の導通、データ伝送ラ
インＤＢＢに接続されたＮＭＯＳトランジスタＭ２２の
非導通によるインピーダンスの変更に従い、所定の時間
後にはデータ伝送ライン対ＤＢ，ＤＢのライン間に一定
の電位差が発生する。即ち本例の場合、データ伝送ライ
ンＤＢは導通しているＮＭＯＳトランジスタＭ２１のチ
ャネルを通じて接地接続されているので初期設定の接地
電圧を維持し、一方データ伝送ラインＤＢＢは、ＮＭＯ
ＳトランジスタＭ２２により接地接続が遮断されている
ので、ＮＭＯＳトランジスタＭ２４を介し流入する電荷
量とデータ伝送ラインＤＢＢのキャパシタンスＣ２２，
Ｃ２４及びライン抵抗Ｒ２２によって決定される一定の
伝送電圧を有するとになる。
れたＮＭＯＳトランジスタＭ２１の導通、データ伝送ラ
インＤＢＢに接続されたＮＭＯＳトランジスタＭ２２の
非導通によるインピーダンスの変更に従い、所定の時間
後にはデータ伝送ライン対ＤＢ，ＤＢのライン間に一定
の電位差が発生する。即ち本例の場合、データ伝送ライ
ンＤＢは導通しているＮＭＯＳトランジスタＭ２１のチ
ャネルを通じて接地接続されているので初期設定の接地
電圧を維持し、一方データ伝送ラインＤＢＢは、ＮＭＯ
ＳトランジスタＭ２２により接地接続が遮断されている
ので、ＮＭＯＳトランジスタＭ２４を介し流入する電荷
量とデータ伝送ラインＤＢＢのキャパシタンスＣ２２，
Ｃ２４及びライン抵抗Ｒ２２によって決定される一定の
伝送電圧を有するとになる。
【００１９】このように伝送パルスＰＳ１の論理“ハ
イ”活性化によりデータ伝送ライン対ＤＢ，ＤＢＢの対
間に差が発生すると、その差に応じて感知ノード対Ｎ
１，Ｎ２の電圧が変化することになる。即ち本例の場
合、感知ノードＮ１は、データ伝送ラインＤＢの低抵抗
に従い論理“ロウ”にプルダウンされ、感知ノードＮ２
は、データ伝送ラインＤＢＢの高抵抗に従いＶcc−Ｖtp
−Ｖtnの伝送電圧を維持する。感知ノードＮ１がプルダ
ウンされると、ＮＭＯＳトランジスタＭ２５を介して出
力ノードＮ３の電圧が論理“ロウ”へ低くなり、この出
力ノードＮ３にゲート接続されたＮＭＯＳトランジスタ
Ｍ２６が非導通化されることになる。従って、出力ノー
ドＮ４は、ＰＭＯＳトランジスタＭ２８を介し提供され
る電源電圧Ｖccによる論理“ハイ”を出力する。その結
果、データライン対ＲＤ，ＲＤＢの入力状態に連動する
出力ＯＵＴ，ＯＵＴＢが発生される。
イ”活性化によりデータ伝送ライン対ＤＢ，ＤＢＢの対
間に差が発生すると、その差に応じて感知ノード対Ｎ
１，Ｎ２の電圧が変化することになる。即ち本例の場
合、感知ノードＮ１は、データ伝送ラインＤＢの低抵抗
に従い論理“ロウ”にプルダウンされ、感知ノードＮ２
は、データ伝送ラインＤＢＢの高抵抗に従いＶcc−Ｖtp
−Ｖtnの伝送電圧を維持する。感知ノードＮ１がプルダ
ウンされると、ＮＭＯＳトランジスタＭ２５を介して出
力ノードＮ３の電圧が論理“ロウ”へ低くなり、この出
力ノードＮ３にゲート接続されたＮＭＯＳトランジスタ
Ｍ２６が非導通化されることになる。従って、出力ノー
ドＮ４は、ＰＭＯＳトランジスタＭ２８を介し提供され
る電源電圧Ｖccによる論理“ハイ”を出力する。その結
果、データライン対ＲＤ，ＲＤＢの入力状態に連動する
出力ＯＵＴ，ＯＵＴＢが発生される。
【００２０】以上のように、この実施形態のデータ伝送
回路は、別途発生の伝送電圧を使用せずとも内部的に低
電圧の伝送電圧がデータ伝送ラインに設定されてデータ
を伝送可能であることがわかる。尚、データライン対Ｒ
Ｄ，ＲＤＢのうちデータラインＲＤＢが論理“ハイ”か
ら“ロウ”へ遷移するときの動作を説明したが、逆位相
のデータ信号が入力されるときでも同過程によりデータ
伝送可能であることは容易に理解されよう。
回路は、別途発生の伝送電圧を使用せずとも内部的に低
電圧の伝送電圧がデータ伝送ラインに設定されてデータ
を伝送可能であることがわかる。尚、データライン対Ｒ
Ｄ，ＲＤＢのうちデータラインＲＤＢが論理“ハイ”か
ら“ロウ”へ遷移するときの動作を説明したが、逆位相
のデータ信号が入力されるときでも同過程によりデータ
伝送可能であることは容易に理解されよう。
【００２１】図４はデータ伝送回路の別の実施形態を示
す回路図で、図２に示した構成に加えてデータ伝送ライ
ン対ＤＢ，ＤＢＢに接地電圧Ｖssを初期設定する専用の
初期電圧設定手段を設けたものである。即ち、図２に示
した実施形態の場合、データ伝送ライン対ＤＢ，ＤＢＢ
に接地電圧Ｖssを初期設定するためにはデータライン対
ＲＤ，ＲＤＢの両方を待機状態で論理“ハイ”にしてＮ
ＭＯＳトランジスタＭ２１，Ｍ２２を導通させなければ
ならないという制約条件を解消している。
す回路図で、図２に示した構成に加えてデータ伝送ライ
ン対ＤＢ，ＤＢＢに接地電圧Ｖssを初期設定する専用の
初期電圧設定手段を設けたものである。即ち、図２に示
した実施形態の場合、データ伝送ライン対ＤＢ，ＤＢＢ
に接地電圧Ｖssを初期設定するためにはデータライン対
ＲＤ，ＲＤＢの両方を待機状態で論理“ハイ”にしてＮ
ＭＯＳトランジスタＭ２１，Ｍ２２を導通させなければ
ならないという制約条件を解消している。
【００２２】データ伝送ライン対ＤＢ，ＤＢＢの対間に
付加した初期電圧設定手段は、各ソースが接地電圧Ｖss
に接続されると共にドレインがデータ伝送ライン対Ｄ
Ｂ，ＤＢＢの一方へそれぞれ接続され、ゲートに制御パ
ルス（制御信号）ＰＷＢを入力する２つのＮＭＯＳトラ
ンジスタ３０，３２で構成されている。このような初期
電圧設定手段を加えたデータ伝送回路の基本動作は図２
の実施形態と同様であるが、但し、制御パルスＰＷＢが
論理“ハイ”で入力されればデータ伝送ライン対ＤＢ，
ＤＢＢの初期設定が行われるようになっており、データ
ライン対ＲＤ，ＲＤＢを待機状態で同じ論理にセットす
る必要がないようにされている。制御パルスＰＷＢは、
図３に示すように伝送パルスＰＳ１と逆位相とするだけ
でよい。
付加した初期電圧設定手段は、各ソースが接地電圧Ｖss
に接続されると共にドレインがデータ伝送ライン対Ｄ
Ｂ，ＤＢＢの一方へそれぞれ接続され、ゲートに制御パ
ルス（制御信号）ＰＷＢを入力する２つのＮＭＯＳトラ
ンジスタ３０，３２で構成されている。このような初期
電圧設定手段を加えたデータ伝送回路の基本動作は図２
の実施形態と同様であるが、但し、制御パルスＰＷＢが
論理“ハイ”で入力されればデータ伝送ライン対ＤＢ，
ＤＢＢの初期設定が行われるようになっており、データ
ライン対ＲＤ，ＲＤＢを待機状態で同じ論理にセットす
る必要がないようにされている。制御パルスＰＷＢは、
図３に示すように伝送パルスＰＳ１と逆位相とするだけ
でよい。
【００２３】
【発明の効果】本発明によれば、データ伝送のために別
途発生の伝送電圧を供給することなくデータ伝送ライン
の電圧変動幅を抑えて伝送することが可能であり、また
構成素子もより簡素化されるので、消費電力の減少が図
られると共に実装面積が最小化され、高集積化に有利で
ある。
途発生の伝送電圧を供給することなくデータ伝送ライン
の電圧変動幅を抑えて伝送することが可能であり、また
構成素子もより簡素化されるので、消費電力の減少が図
られると共に実装面積が最小化され、高集積化に有利で
ある。
【図１】従来のデータ伝送回路の回路図。
【図２】本発明によるデータ伝送回路の第１実施形態を
示す回路図。
示す回路図。
【図３】本発明によるデータ伝送回路の動作タイミング
を示す電圧波形図。
を示す電圧波形図。
【図４】本発明によるデータ伝送回路の第２実施形態を
示す回路図。
示す回路図。
Ｍ２１，Ｍ２２ インピーダンス変更手段 Ｍ２３，Ｍ２４ 伝送電圧伝達手段 Ｍ２５，Ｍ２６ 感知手段 Ｍ２７，Ｍ２８ 動作電圧提供手段 Ｎ１，Ｎ２ 感知ノード Ｎ３，Ｎ４ 出力ノード
Claims (12)
- 【請求項１】 入力信号対が同一論理のときにデータ伝
送ライン対に第１電圧を設定し、そして入力信号対が相
補論理になるとこれに応答してデータ伝送ライン対の両
インピーダンスを互いに異ならせるインピーダンス変更
手段と、感知ノード対に設定される伝送電圧を伝送信号
に応答してデータ伝送ライン対へ伝達する伝送電圧伝達
手段と、出力ノード対へ第２電圧を供給する動作電圧提
供手段と、感知ノード対と出力ノード対との間を接続し
て感知ノード対に伝送電圧を設定し、そして一方の感知
ノードと出力ノードとの間の伝導度を他方の出力ノード
の電圧に従い変化させる感知手段と、を備えてなること
を特徴とする半導体装置のデータ伝送回路。 - 【請求項２】 インピーダンス変更手段は、第１電圧と
データ伝送ライン対との間にチャネルを設け、ゲートに
入力信号対を入力するようにしたＭＯＳトランジスタ対
で構成される請求項１記載のデータ伝送回路。 - 【請求項３】 伝送電圧伝達手段は、感知ノード対とデ
ータ伝送ライン対との間にチャネルを設け、ゲートに伝
送信号を入力するようにしたＭＯＳトランジスタ対で構
成される請求項１又は請求項２記載のデータ伝送回路。 - 【請求項４】 動作電圧提供手段は、第２電圧と出力ノ
ード対との間に設けたダイオード形のＭＯＳトランジス
タで構成される請求項１〜３のいずれか１項に記載のデ
ータ伝送回路。 - 【請求項５】 感知手段は、感知ノード対と出力ノード
対との間にチャネルを設け、ゲートを他方の出力ノード
へ接続するようにしたＭＯＳトランジスタ対で構成され
る請求項１〜４のいずれか１項に記載のデータ伝送回
路。 - 【請求項６】 入力信号対に従いデータ伝送ライン対の
両インピーダンスを互いに異ならせるインピーダンス変
更手段と、制御信号に応答してデータ伝送ライン対に第
１電圧を設定する初期電圧設定手段と、感知ノード対に
設定される伝送電圧を伝送信号に応答してデータ伝送ラ
イン対へ伝達する伝送電圧伝達手段と、出力ノード対へ
第２電圧を供給する動作電圧提供手段と、感知ノード対
と出力ノード対との間を接続して感知ノード対に伝送電
圧を設定し、そして一方の感知ノードと出力ノードとの
間の伝導度を他方の出力ノードの電圧に従い変化させる
感知手段と、を備えてなることを特徴とする半導体装置
のデータ伝送回路。 - 【請求項７】 インピーダンス変更手段は、第１電圧と
データ伝送ライン対との間にチャネルを設け、ゲートに
入力信号対を入力するようにしたＭＯＳトランジスタ対
で構成される請求項６記載のデータ伝送回路。 - 【請求項８】 初期電圧設定手段は、第１電圧とデータ
伝送ライン対との間にチャネルを設け、ゲートに制御信
号を入力するようにしたＭＯＳトランジスタ対で構成さ
れる請求項６又は請求項７記載のデータ伝送回路。 - 【請求項９】 伝送電圧伝達手段は、感知ノード対とデ
ータ伝送ライン対との間にチャネルを設け、ゲートに伝
送信号を入力するようにしたＭＯＳトランジスタ対で構
成される請求項６〜８のいずれか１項に記載のデータ伝
送回路。 - 【請求項１０】 伝送信号と制御信号が互いに逆位相の
信号である請求項９記載のデータ伝送回路。 - 【請求項１１】 動作電圧提供手段は、第２電圧と出力
ノード対との間に設けたダイオード形のＭＯＳトランジ
スタで構成される請求項６〜１０のいずれか１項に記載
のデータ伝送回路。 - 【請求項１２】 感知手段は、感知ノード対と出力ノー
ド対との間にチャネルを設け、ゲートを他方の出力ノー
ドへ接続するようにしたＭＯＳトランジスタ対で構成さ
れる請求項６〜１１のいずれか１項に記載のデータ伝送
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P33822 | 1995-10-04 | ||
| KR1019950033822A KR0153602B1 (ko) | 1995-10-04 | 1995-10-04 | 반도체 메모리 장치의 데이타 고속 전송회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09153784A true JPH09153784A (ja) | 1997-06-10 |
| JP3627947B2 JP3627947B2 (ja) | 2005-03-09 |
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ID=19429134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26431596A Expired - Fee Related JP3627947B2 (ja) | 1995-10-04 | 1996-10-04 | 半導体装置のデータ伝送回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5818266A (ja) |
| JP (1) | JP3627947B2 (ja) |
| KR (1) | KR0153602B1 (ja) |
| DE (1) | DE19640823C2 (ja) |
| GB (1) | GB2306027B (ja) |
| TW (1) | TW312791B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2368434B (en) * | 2000-05-05 | 2003-01-22 | Ind Tech Res Inst | Transmitter |
| TW499794B (en) | 2000-05-05 | 2002-08-21 | Ind Tech Res Inst | Receiver and transmitter for signal transmission |
| US8149039B1 (en) * | 2008-09-30 | 2012-04-03 | Clemson University | Integrated picosecond pulse generator circuit |
| KR101198252B1 (ko) | 2010-08-31 | 2012-11-07 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114190A (ja) * | 1985-11-13 | 1987-05-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| ATE73255T1 (de) * | 1986-11-18 | 1992-03-15 | Siemens Ag | Digitalverstaerkeranordnung in integrierten schaltungen. |
| JPS6410493A (en) * | 1987-07-02 | 1989-01-13 | Mitsubishi Electric Corp | Charge transfer type sense amplifier |
| JPH0762955B2 (ja) * | 1989-05-15 | 1995-07-05 | 株式会社東芝 | ダイナミック型ランダムアクセスメモリ |
| JP3101297B2 (ja) * | 1990-03-30 | 2000-10-23 | 株式会社東芝 | 半導体メモリ装置 |
| KR0121777B1 (ko) * | 1994-05-23 | 1997-12-05 | 김영환 | 고속 동작용 감지 증폭기 |
-
1995
- 1995-10-04 KR KR1019950033822A patent/KR0153602B1/ko not_active Expired - Fee Related
-
1996
- 1996-09-23 TW TW085111645A patent/TW312791B/zh not_active IP Right Cessation
- 1996-10-02 DE DE19640823A patent/DE19640823C2/de not_active Expired - Fee Related
- 1996-10-04 US US08/725,737 patent/US5818266A/en not_active Expired - Lifetime
- 1996-10-04 JP JP26431596A patent/JP3627947B2/ja not_active Expired - Fee Related
- 1996-10-04 GB GB9620676A patent/GB2306027B/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| KR0153602B1 (ko) | 1998-12-01 |
| GB2306027B (en) | 1997-11-26 |
| GB9620676D0 (en) | 1996-11-20 |
| DE19640823C2 (de) | 2001-02-22 |
| KR970023402A (ko) | 1997-05-30 |
| US5818266A (en) | 1998-10-06 |
| TW312791B (ja) | 1997-08-11 |
| DE19640823A1 (de) | 1997-04-10 |
| JP3627947B2 (ja) | 2005-03-09 |
| GB2306027A (en) | 1997-04-23 |
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