JPH09153801A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】デジタルアナログ混載ＩＣにおいて、デジタル
回路で発生するパルスノイズの影響がアナログ回路のサ
ンプリング処理に及ばないようにする。 【解決手段】サンプリングパルス発生部８２を含まない
回路規模的に支配的なデジタル回路とこれを含むそれ以
外のデジタル回路とに分け、クロックＣＫ１にはマスタ
ークロックＣＫを、クロックＣＫ２にはマスタークロッ
クＣＫを遅延回路１１を介して供給する。サンプリング
パルス発生部８２で生成したサンプリングパルスＳＰ１
〜ＳＰ３は、アナログ回路８３のサンプリング処理部８
４へ供給する。クロックＫ１に対し、クロックＫ２に時
間差を設け、クロックＫ１の反転タイミングで電源ライ
ンＶDD，ＶSSなどに発生する支配的パルスノイズを避け
てサンプリングパルスを発生する。これによりデジタル
回路のパルスノイズがアナログ回路に洩れこんでサンプ
リング誤差を生じ信号品位の劣化を防止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、アナログ回路と
デジタル回路を１チップ上に混載した場合に生じる、デ
ジタル回路で発生したパルスノイズがアナログ回路へ混
入してアナログ信号の品位が劣化するのを防止する半導
体集積回路に関する。

【０００２】

【従来の技術】近年、半導体プロセスの微細化とともに
高集積化が著しく進み、これまでアナログとデジタルで
分かれていたＩＣ（半導体集積回路）も、統合して大規
模アナデジＬＳＩとしたり、Ａ／Ｄ、Ｄ／Ａコンバータ
を内蔵したデジタル信号処理ＬＳＩなどの開発が盛んに
進められている。

【０００３】このようなアナログデジタル混載のＩＣ
は、デジタルの集積度が上がるという利点からＣＭＯＳ
あるいはＢｉ−ＣＭＯＳプロセスが用いられる。この
種、ＩＣで問題となるのがＣＭＯＳデジタル回路で発生
するパルスノイズである。特にＣＭＯＳプロセスの場
合、その特徴を活かすためアナログ回路にサンプリング
処理が多用される。例えば、Ａ／Ｄコンバータの前段や
ＳＣＦ（スイッチトキャパシタフィルタ）やサンプルホ
ールドフィルタやオフセットキャンセル回路などのサン
プルホールド処理である。

【０００４】サンプリングのタイミングを決めるサンプ
リングパルスＳＰ１〜ＳＰ３は、図８に示すようにマス
タークロックＣＫに基づいてデジタル回路８１のサンプ
リングパルス発生部８２により生成し、これをそのまま
アナログ回路８３のサンプリング処理部８４へ供給して
いる。

【０００５】サンプリング処理部８４の構成要素となる
サンプルホールド回路において、サンプルからホールド
へ移る瞬間に、デジタルからのノイズが混入してホール
ド電圧に誤差を生じると、この誤差がホールド期間中ず
っと保持されることになる。混入時の瞬間的なノイズで
あっても、この影響はある時間維持されることになるた
め、ノイズエネルギーは時間拡大され出力信号の品位を
著しく損なうことになる。

【０００６】これについて図９を用い、さらに詳しく説
明する。まず、ＣＭＯＳのデジタル回路９１でパルスノ
イズを発生する過程について述べる。簡単にするため図
のようにＮチャンネルＭＯＳとＰチャンネルＭＯＳを１
個ずつ組み合わせた最も単純なインバータで考える。

【０００７】インバータの出力には次段入力のゲートを
接続し、その寄生容量により容量負荷となっている。Ｃ
ＭＯＳのゲート回路は、入力の論理が反転する瞬間だけ
電流が流れる。入力が反転途中のＶDDとＶSSの中間的な
値を取っているとき、ＮチャンネルＭＯＳとＰチャンネ
ルＭＯＳが両方ＯＮしていてＶDDからＶSSへ、貫通電流
ｉ１が流れる。また、入力レベルがＨからＬに変わると
き、出力レベルはＬからＨに変わるので、寄生容量を充
電するためのチャージ電流ｉ２が流れる。

【０００８】同様に、入力レベルがＬからＨに変わると
き、出力レベルがＨからＬに変わるので、寄生容量を放
電するためのディスチャージ電流ｉ３が流れる。このよ
うにして、入力レベルがＨからＬに変わるときは、ＶDD
ラインに電流ｉ１＋ｉ２、ＶSSラインに電流ｉ１が、入
力レベルがＬからＨに変わるときは、ＶDDラインに電流
ｉ１、ＶSSラインに電流ｉ１＋ｉ３がそれぞれ流れる。
ＣＭＯＳゲート回路は全てが同じ様な動作で、状態が変
わるたびに電源ラインにパルス電流を流す。これはフリ
ップフロップなどの回路でも同じで、入力やクロックの
論理が反転するたびに電源ラインにパルス電流が流れ
る。

【０００９】このように全てのデジタル回路において、
状態が変わるのは必ずマスタークロックＣＫが反転する
タイミングに一致しているので、マスタークロックＣＫ
の反転ごとに全体として相当大きなパルス電流が電源ラ
インに流れることになる。電源ラインといえども電源パ
ッドあるいは電源ピンからアルミ配線の抵抗分によって
あるインピーダンスを持っているので、このインピーダ
ンスにより電源ラインＶDD、ＶSSには図中に示したよう
なパルスノイズ波形が表われる。これがアナログ部とデ
ジタル部の電源ラインの共通インピーダンスによってア
ナログ回路９２の電源ラインＶcc、接地ラインＧＮＤへ
乗る。電源ラインとボンディングワイヤはインダクタ成
分も持っているので、デジタル回路９１が発生するパル
ス電流による電磁誘導によって、これがアナログ回路９
２へも洩れこんでいく。また、デジタル回路９１とアナ
ログ回路９２を、同一チップ上に形成する限りはサブス
トレートを共通にしているので、デジタルのＶSSとアナ
ログのＧＮＤを分離していたとしても、サブストレート
を経由してアナログ回路９２へ洩れこんでいくルートも
ある。

【００１０】このように、デジタル回路９１で発生する
マスタークロックＣＫの反転による半周期間隔のパルス
ノイズは、アナログ回路９２のサンプルホールド回路９
３へ、電源ラインを介し、サブストレートとホールドコ
ンデンサの寄生容量を介し、あるいは直接空間的な輻射
ノイズとして、さまざまな経路で混入する。サンプルホ
ールド回路９３では、そのサンプリングパルスをデジタ
ル回路９１で生成するため、サンプリングのタイミング
がマスタークロックＣＫの反転のタイミング、すなわち
パルスノイズが発生する位置と一致している。従って、
サンプリングのタイミングとしては、このノイズの影響
を最も受けやすい位置になっている。

【００１１】こうしてサンプルホールド回路９３は、デ
ジタル回路９１が発生するパルスノイズの影響で、図９
の中の出力信号に示したようにサンプリング誤差（ホー
ルド誤差）を持つ。しかも、前述のように、この誤差が
ホールド期間維持されることによりノイズエネルギーと
しては拡大され、出力信号の品位を著しく落とすことに
なる。

【００１２】この問題は、デジタルアナログ混載のＬＳ
ＩあるいはＡ／Ｄ変換器内蔵のデジタルＬＳＩでは必ず
発生し、有効な対策がないため深刻な問題となることが
多い。従来では、この解決法としてパターンレイアウト
での対策が中心であった。例えば、アナログ回路とデジ
タル回路とで、電源ピンを分けるまたは電源ラインをパ
ッドから完全に分岐させる、電源ラインを太くしてイン
ピーダンスを下げる、あるいはレイアウト領域を分離す
る、その境界に分離帯を設ける、などの対策を取ってい
た。

【００１３】しかし、これらの方法は、ＩＣのピン数や
チップ面積の増大を招き経済性が悪いこと、どの程度の
対策を施せば良いのかの見積もりが困難であること、作
ってみた結果、不十分のためさらに強化対策が必要な場
合、下地（埋め込み層）からの根本修正が必要なこと、
などの問題があった。何よりも、これらのレイアウト的
な対策には限界があり、十分満足できる分離度が得られ
ないことが多い。このようなデジタルアナログ間の干渉
問題に根本的な対策が求められていた。

【００１４】

【発明が解決しようとする課題】以上述べてきたよう
に、従来のデジタルアナログ混載のＬＳＩあるいはＡ／
Ｄ変換器内蔵のデジタルＬＳＩでは、デジタル回路で発
生するパルスノイズがさまざまな経路でアナログ回路へ
混入し、サンプリング処理回路にホールド誤差を生じさ
せて信号の品位を劣化させるという問題があった。この
解決法としてパターンレイアウトでの対策を行ってきた
がその効果には限界があった。

【００１５】この発明は、デジタルアナログ混載ＩＣに
おいて、デジタル回路で発生するパルスノイズの影響が
アナログ回路のサンプリング処理に及ばないようにし
て、アナログ信号の劣化を防止することにある。

【００１６】

【課題を解決するための手段】この発明は上記目的を達
成するため、アナログ回路とデジタル回路が同一の半導
体チップ上に混在し、前記アナログ回路は信号のサンプ
リング処理を含み、そのサンプリング時間を決めるタイ
ミング信号は前記デジタル回路により生成してなる半導
体集積回路において、前記デジタル回路全体を、前記タ
イミング信号の生成回路を含まず回路規模的に支配的な
第１のデジタル回路と前記タイミング信号の生成回路を
含み回路規模的に第１のデジタル回路よりもずっと小さ
い第２のデジタル回路とに分割し、前記第１のデジタル
回路と前記第２のデジタル回路は、それぞれ反転位置が
ゲート１段あたりの遅延時間より十分大きな一定時間の
時間差を持つ別々のクロックで動作させてなることを特
徴とする。

【００１７】上記した手段により、サンプリングパルス
を発生させるデジタル回路のクロックとそれ以外のデジ
タル回路とのクロック間に時間差を設けるものである。
これにより生成したサンプリングパルスのタイミングが
他の大部分のデジタル回路が動作してパルスノイズを発
生する位置を避けることにより、パルスノイズによる誤
差の発生がなくなり信号の品位を保つことができる。

【００１８】

【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しながら詳細に説明する。図１の回路
構成図は、この発明の第１の実施の形態を説明するため
のもので、従来の図８と同一の構成部分には同一の符号
を付して説明する。この実施の形態では、サンプリング
パルス発生部８２を含まず回路規模的に支配的なデジタ
ル回路とサンプリングパルス発生部８２を含むそれ以外
のデジタル回路とに分け、前者のクロックＣＫ１にはマ
スタークロックＣＫをそのまま使い、後者のクロックＣ
Ｋ２にはマスタークロックＣＫを一定の遅延時間τを有
する遅延回路１１を介して供給する。サンプリングパル
ス発生部８２で生成したサンプリングパルスＳＰ１〜Ｓ
Ｐ３は、アナログ回路８３のサンプリング処理部８４へ
供給する。

【００１９】このように構成したことにより、デジタル
回路の大部分を動作させる、図２（ａ）に示すクロック
Ｋ１に対し、サンプリングパルス発生部８２を含むその
他のデジタル回路を動作させる、図２（ｂ）のクロック
Ｋ２に時間差を設け、クロックＫ１の反転タイミングで
電源ラインＶDD，ＶSSなどに発生する、図２（ｄ），
（ｅ）に示す支配的パルスノイズを避けるように、図２
（ｃ）に示すサンプリングパルスを発生させている。

【００２０】この実施の形態によれば、マスタークロッ
クＣＫの反転タイミングで大部分のノイズパルスを発生
するのに対し、サンプリングパルスの動作タイミング
は、これより遅延時間τ分だけずれているため、パルス
ノイズの影響をほとんど受けることなくサンプリング処
理できる。パルスノイズの影響は、サンプリングパルス
発生部８２自身で発生するパルスノイズの影響だけで、
それ以外のほとんどのパルスノイズは回避している。パ
ルスノイズ発生の瞬間のサンプルホールド回路は、サン
プル中またはホールド中であるため、一瞬ノイズが乗る
ことはあってもホールド値そのものに影響を与えること
はほとんどない。

【００２１】このため、電源ピン、電源パッド、電源ラ
イン、アナログデジタル分離領域の設定等のレイアウト
対策を大幅に緩和することができる。また、これらのレ
イアウト対策とは全く独立して実施できるため、特に信
号品位の要求される用途においてはレイアウト対策と併
用することにより、さらに大きな効果をあげることがで
きる。

【００２２】なお、図１では遅延回路をサンプリングパ
ルス発生側に入れた例を示したが、逆に「それ以外の大
部分のデジタル回路」側に入れても、同じ効果が得られ
るのは明らかである。また、両方のクロック経路に遅延
時間の異なる遅延回路を置いても、やはり同じ効果が得
られる。

【００２３】アナログ的な遅延回路は、図１の実施の形
態に限らず、まざまな方式が考えられる。以下、図３〜
図６を用いて、第１の実施の形態の遅延回路の具体的な
回路例について説明する。

【００２４】まず、図３に図１の遅延回路１１の１つの
具体的実施回路を示す。デジタル回路８１で生成したタ
イミングパルスＴＰを抵抗Ｒ１とコンデンサＣ１とで構
成する１次遅れ回路に通し、インバータＧ１とＧ２で波
形整形して出力する。これによりＲ１×Ｃ１の時定数と
インバータのしきい値電圧できまる時間だけ遅延したク
ロックが得られる。

【００２５】次に、図４を用い図１の遅延回路１１の第
２の具体的な回路例を示す。電流源Ｉ１／Ｉ２とコンデ
ンサＣ２とで積分回路を構成し、電流源Ｉ１とＩ２を入
力クロックで切り換える。この出力を抵抗Ｒ２とＲ３で
作る基準電圧とコンパレータにて比較して遅延クロック
として出力する。入力クロックがＬ→Ｈとなった瞬間、
コンデンサ端の電圧はＧＮＤから上昇していき、一定時
間経過して基準電圧を越えた時出力がＬ→Ｈに変わる。
Ｒ２＝Ｒ３とすると、この遅れ時間は、Ｔdelay ＝Ｃ２
×ＶCC／（２×Ｉ１）となる。

【００２６】さらに、図５を用い、図１の遅延回路１１
の第３の具体的な回路例について説明する。これは図の
ようにインバータＩＶを多段接続し、ゲートあたりの遅
れ時間を利用して遅延したクロックを得るものである。

【００２７】以上、アナログ的な遅延回路１１は、図３
〜図５の以外にも、例えばゲート回路にスレッシュホー
ルドレベルを変えたものを用い他のゲートとの間で故意
に反転時間差を設ける、などさまざまな方法があり、ど
の方法を使っても目的とする効果を得ることができる。

【００２８】図６は、この発明の第２の実施の形態につ
いて説明するための回路構成図である。この実施の形態
は、マスタークロックＣＫの立ち上がりと立ち下がりの
時間差を利用する。例えば、主にサンプリングパルス発
生部８２をマスタークロックＣＫの立ち上がりだけで動
作し、他の全てのデジタル回路はマスタークロックＣＫ
の立ち下がりだけで動作するようにしておく。この場
合、サンプリングパルス発生部８２側では直接マスター
クロックＣＫで動かすのは立ち上がりで動作するフリッ
プフロップのみとし、このフリップフロップ出力でサン
プリングパルス発生部８２の他の全ての部分を動作させ
るようにしておく。それ以外のデジタル回路では、直接
マスタークロックＣＫで動かすのは立ち下がりで動作す
るフリップフロップのみとし、このフリップフロップ出
力で他の全ての部分を動作させるようにしておく。

【００２９】このようにすれば、回路規模としてはサン
プリングパルス発生部８２以外の回路が大部分を占めて
いるので、大部分のパルスノイズはマスタークロックＣ
Ｋの立ち下がりのタイミングで発生するのに対し、サン
プリングパルスの動作タイミングはマスタークロックＣ
Ｋの立ち上がりに一致することになり、マスタークロッ
クＣＫの半周期分だけずれる。

【００３０】従って、この実施の形態でも、アナログ回
路ではデジタル回路のパルスノイズの影響を受けること
なくサンプリング処理できる。なお、サンプリングパル
ス発生部とそれ以外の回路でクロック動作極性の立ち上
がりと立ち下がりを入れ替えても同じ効果が得られるの
は明らかである。

【００３１】図７は、この発明の第３の実施の形態につ
いて説明するための回路構成図である。この実施の形態
は、分周回路を利用してマスタークロックＣＫから反転
位相の異なる２つのクロックを作り、片方を主にサンプ
リングパルス発生部８２のクロックＣＫ２とし、もう片
方を他の全てのデジタル回路のクロックＣＫ１とする。
図ではフリップフロップＦＦ１，ＦＦ２を２個使った、
４分周回路を用いて９０°位相の異なる２つのクロック
Ｋ１，Ｋ２を生成している。

【００３２】このようにすれば、回路規模としてはサン
プリングパルス発生部８２以外の回路が大部分を占めて
いるはずなので、大部分のパルスノイズはクロックＣＫ
１の反転のタイミングに集中し、サンプリングパルスの
動作タイミングとなるＣＫ２の反転タイミングではパル
スノイズは小さい。

【００３３】従って、この実施の形態においても、アナ
ログ回路ではデジタル回路のパルスノイズの影響を受け
ることないサンプリング処理が可能となる。

【００３４】

【発明の効果】以上記載したように、この発明によれ
ば、パルスノイズの発生に対し、サンプリングに時間差
を設けるという極めて簡単な対策により、１チップ化さ
れたデジタル回路のパルスノイズがアナログ回路に洩れ
こんでサンプリング誤差を生じ信号品位を劣化の防止が
可能となる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態を説明するための
回路構成図。

【図２】図１の動作を説明するための信号波形図。

【図３】図１の遅延回路の第１の具体的な回路構成図。

【図４】図１の遅延回路の第２の具体的な回路構成図。

【図５】図１の遅延回路の第３の具体的な回路構成図。

【図６】この発明の第２の実施の形態を説明するための
回路構成図。

【図７】この発明の第３の実施の形態を説明するための
回路構成図。

【図８】従来のアナログ回路とデジタル回路を１チップ
上に混載した回路について説明するための説明図。

【図９】図８をより具体的に説明するための回路構成
図。

【符号の説明】

１１…遅延回路、８１…デジタル回路、８２…サンプリ
ングパルス発生部、８３…アナログ回路、８４…サンプ
リング処理部、ＦＦ１，ＦＦ２…フリップフロップ回
路。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 アナログ回路とデジタル回路が同一の半
   導体チップ上に混在し、前記アナログ回路は信号のサン
   プリング処理を含み、そのサンプリング時間を決めるタ
   イミング信号は前記デジタル回路により生成してなる半
   導体集積回路において、 前記デジタル回路全体を、前記タイミング信号の生成回
   路を含まず回路規模的に支配的な第１のデジタル回路と
   前記タイミング信号の生成回路を含み回路規模的に第１
   のデジタル回路よりもずっと小さい第２のデジタル回路
   とに分割し、 前記第１のデジタル回路と前記第２のデジタル回路は、
   それぞれ反転位置がゲート１段あたりの遅延時間より十
   分大きな一定時間の時間差を持つ別々のクロックで動作
   させてなることを特徴とする半導体集積回路。
2. 【請求項２】 第１のデジタル回路を動作させる第１の
   クロックと第２のデジタル回路を動作させる第２のクロ
   ックは、共通のマスタークロックに基づき、少なくとも
   どちらか一方は一定時間遅延させる手段を介して生成す
   ることにより、前記第１および第２のクロックに一定の
   時間差を持たせることを特徴とする請求項１記載の半導
   体集積回路。
3. 【請求項３】 一定時間遅延させる手段は、抵抗とコン
   デンサから成る時定数回路を介し、その後インバータな
   どの整形回路で波形整形してなることを特徴とする請求
   項２記載の半導体集積回路。
4. 【請求項４】 一定時間遅延させる手段は、元になるク
   ロックによって積分回路を動作させ、その後コンパレー
   タで波形整形してなることを特徴とする請求項２記載の
   半導体集積回路。
5. 【請求項５】 一定時間遅延させる手段は、元になるク
   ロックを多段接続したゲート回路に通したものであるこ
   とを特徴とする請求項２記載の半導体集積回路。
6. 【請求項６】 第１のデジタル回路をマスタークロック
   の立ち上がりで動作させる場合、第２のデジタル回路は
   マスタークロックの立ち下がりで動作し、第１のデジタ
   ル回路をマスタークロックの立ち下がりで動作させる場
   合、第２のデジタル回路はマスタークロックの立ち上が
   りで動作する回路により構成してなることを特徴とする
   請求項１記載の半導体集積回路。
7. 【請求項７】 マスタークロックを分周回路で分周する
   ことにより、反転タイミングがマスタークロックの半周
   期と同じかまたはその整数倍の時間差を持つ２つのクロ
   ックを生成し、それぞれを前記第１のデジタル回路のク
   ロックおよび前記第２のデジタル回路のクロックとした
   ことを特徴とすることを特徴とする請求項１記載の半導
   体集積回路。
8. 【請求項８】 アナログ回路は、サンプルホールド回路
   を前段に持つＡＤ変換器を含み、入力アナログ信号をデ
   ジタルに変換して、信号処理はデジタル回路により行う
   ものであることを特徴とする請求項１記載の半導体集積
   回路。