JPH0915645A - アクティブマトリクス液晶表示素子 - Google Patents
アクティブマトリクス液晶表示素子Info
- Publication number
- JPH0915645A JPH0915645A JP18059395A JP18059395A JPH0915645A JP H0915645 A JPH0915645 A JP H0915645A JP 18059395 A JP18059395 A JP 18059395A JP 18059395 A JP18059395 A JP 18059395A JP H0915645 A JPH0915645 A JP H0915645A
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- JP
- Japan
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- signal line
- pixel
- liquid crystal
- data signal
- voltage
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Abstract
(57)【要約】
【目的】 ドライバ内蔵型のアクティブマトリクス液晶
表示素子の欠陥箇所を電気的に短時間で検出可能にする
ことである。 【構成】 ＴＦＴアナログスイッチ２１と２３と１つの
ＴＦＴアナログスイッチ１６をオンする。画像信号入力
SIGをＨレベルとし、走査信号線Ｙ1、Ｙ2…ＹNに順次パ
ルス電圧を印加して画素ＴＦＴ１４を順次オンし、対応
する画素容量１７を充電する。充電完了後、ＴＦＴアナ
ログスイッチ２１を開き、ＴＦＴアナログスイッチ２０
をオンする。走査信号線Ｙ1、Ｙ2…ＹNに順次パルス電
圧を印加すると共に対応するＴＦＴアナログスイッチ２
３をオンして、画素ＴＦＴ１４を順次オンし、画素容量
１７に蓄積されている電荷を放電する。放電により発生
する電圧／電流パルスを放電検出回路１９により検出
し、パルスが検出されれば良、検出されなければ不良と
判断する。
表示素子の欠陥箇所を電気的に短時間で検出可能にする
ことである。 【構成】 ＴＦＴアナログスイッチ２１と２３と１つの
ＴＦＴアナログスイッチ１６をオンする。画像信号入力
SIGをＨレベルとし、走査信号線Ｙ1、Ｙ2…ＹNに順次パ
ルス電圧を印加して画素ＴＦＴ１４を順次オンし、対応
する画素容量１７を充電する。充電完了後、ＴＦＴアナ
ログスイッチ２１を開き、ＴＦＴアナログスイッチ２０
をオンする。走査信号線Ｙ1、Ｙ2…ＹNに順次パルス電
圧を印加すると共に対応するＴＦＴアナログスイッチ２
３をオンして、画素ＴＦＴ１４を順次オンし、画素容量
１７に蓄積されている電荷を放電する。放電により発生
する電圧／電流パルスを放電検出回路１９により検出
し、パルスが検出されれば良、検出されなければ不良と
判断する。
Description
【０００１】
【産業上の利用分野】この発明は、ＴＦＴ（thin film
transistor：薄膜トランジスタ）をアクティブ素子とし
て用いたアクティブマトリクス液晶表示素子に係り、特
に、液晶駆動用及び検査用ドライバを内蔵するアクティ
ブマトリクス液晶表示素子に関する。
transistor：薄膜トランジスタ）をアクティブ素子とし
て用いたアクティブマトリクス液晶表示素子に係り、特
に、液晶駆動用及び検査用ドライバを内蔵するアクティ
ブマトリクス液晶表示素子に関する。
【０００２】
【従来の技術】図６に示すように、従来のアクティブマ
トリクス液晶表示素子は、画素エリア（表示領域）１、
データ信号線ドライバ２、および走査信号線ドライバ３
を有する。画素エリア１は、絶縁基板上に設けられた複
数のデータ信号線Ｘ1、Ｘ2…ＸMと、絶縁基板上にデー
タ信号線Ｘ1、Ｘ2…ＸMと交差させ且つ適宜絶縁されて
設けられた複数の走査信号線Ｙ1、Ｙ2…ＹNと、データ
信号線Ｘ1、Ｘ2…ＸMと走査信号線Ｙ1、Ｙ2…ＹNとの各
交点に設けられたアクティブ素子としての画素ＴＦＴ４
と、マトリクス状の画素を形成する画素容量７を有す
る。
トリクス液晶表示素子は、画素エリア（表示領域）１、
データ信号線ドライバ２、および走査信号線ドライバ３
を有する。画素エリア１は、絶縁基板上に設けられた複
数のデータ信号線Ｘ1、Ｘ2…ＸMと、絶縁基板上にデー
タ信号線Ｘ1、Ｘ2…ＸMと交差させ且つ適宜絶縁されて
設けられた複数の走査信号線Ｙ1、Ｙ2…ＹNと、データ
信号線Ｘ1、Ｘ2…ＸMと走査信号線Ｙ1、Ｙ2…ＹNとの各
交点に設けられたアクティブ素子としての画素ＴＦＴ４
と、マトリクス状の画素を形成する画素容量７を有す
る。
【０００３】画素容量７は、液晶層を挟んで配置されて
いる画素電極と対向電極とから形成される容量である。
画素電極と対向電極とは、液晶層を挟んで対向配置され
ている一対の絶縁基板上にそれぞれ配設されている。
いる画素電極と対向電極とから形成される容量である。
画素電極と対向電極とは、液晶層を挟んで対向配置され
ている一対の絶縁基板上にそれぞれ配設されている。
【０００４】画素ＴＦＴ４のソースはデータ信号線Ｘ1
〜ＸMに、ゲートは走査信号線Ｙ1〜ＹNに、ドレインは
画素容量を構成する画素電極に接続されている。画素容
量７を構成する対向電極は共通電位ＶCOMに接続されて
いる。データ信号線Ｘ1〜ＸMと対向電極との間にはそれ
ぞれ寄生キャパシタ８も存在する。
〜ＸMに、ゲートは走査信号線Ｙ1〜ＹNに、ドレインは
画素容量を構成する画素電極に接続されている。画素容
量７を構成する対向電極は共通電位ＶCOMに接続されて
いる。データ信号線Ｘ1〜ＸMと対向電極との間にはそれ
ぞれ寄生キャパシタ８も存在する。
【０００５】データ信号線ドライバ２は、各データ信号
線Ｘ1〜ＸMと映像信号入力SIGとの間に設けられた複数
のＴＦＴアナログスイッチ６、及び、ＴＦＴアナログス
イッチ６をクロックCLXおよび動作入力DXに基づいて駆
動（オン／オフ）するシフトレジスタ５を有する。走査
信号線ドライバ３は、クロックCLYおよび動作入力DYに
基づいて画素ＴＦＴ４を駆動するシフトレジスタから構
成されている。
線Ｘ1〜ＸMと映像信号入力SIGとの間に設けられた複数
のＴＦＴアナログスイッチ６、及び、ＴＦＴアナログス
イッチ６をクロックCLXおよび動作入力DXに基づいて駆
動（オン／オフ）するシフトレジスタ５を有する。走査
信号線ドライバ３は、クロックCLYおよび動作入力DYに
基づいて画素ＴＦＴ４を駆動するシフトレジスタから構
成されている。
【０００６】このようなアクティブマトリクス液晶表示
素子において、無欠陥の表示素子を製造するのは困難で
あり、各画素容量が正常に電荷を蓄積する能力があるか
否か、各ＴＦＴが正常に動作するか否か、即ち、欠陥が
存在するか否かを製品出荷時等に検査する必要がある。
素子において、無欠陥の表示素子を製造するのは困難で
あり、各画素容量が正常に電荷を蓄積する能力があるか
否か、各ＴＦＴが正常に動作するか否か、即ち、欠陥が
存在するか否かを製品出荷時等に検査する必要がある。
【０００７】
【発明が解決しようとする課題】しかし、ドライバ内蔵
型のアクティブマトリクス液晶表示素子においては、素
子が完成した時点では、通常の場合、ドライバ回路部も
含めて対向するガラス基板で覆われてしまう。このた
め、各信号線或いは電極にプローブ針を当てて、その電
位を測定することにより、欠陥を直接調べることは困難
である。
型のアクティブマトリクス液晶表示素子においては、素
子が完成した時点では、通常の場合、ドライバ回路部も
含めて対向するガラス基板で覆われてしまう。このた
め、各信号線或いは電極にプローブ針を当てて、その電
位を測定することにより、欠陥を直接調べることは困難
である。
【０００８】画像（テストパターン）を実際に表示させ
て、目視により表示欠陥を検出することも可能である
が、時間がかかり、また、欠陥の定量化が困難である。
表示画像を検出器で受けて、画像処理によって欠陥部分
を検出する装置も存在するが、３分程度の長い検査時間
が必要であり、装置自体も高価である。
て、目視により表示欠陥を検出することも可能である
が、時間がかかり、また、欠陥の定量化が困難である。
表示画像を検出器で受けて、画像処理によって欠陥部分
を検出する装置も存在するが、３分程度の長い検査時間
が必要であり、装置自体も高価である。
【０００９】さらに、ドライバ内蔵型のアクティブマト
リクス液晶表示素子において、欠陥を電気的に検出する
方法が、「JAPAN DISPLAY '92 論文 S14-2, P. 561」
に示されている。この文献に開示された方法は、データ
信号線と走査信号線間のリーク電流から短絡欠陥を検出
し、走査信号線ドライバの出力が走査信号線の終端まで
達しているか否かを判別して断線を検出する。しかし、
短絡欠陥を検出するために電流測定を行うため、測定時
間が長くかかる。また、一部の短絡しか検出できない。
リクス液晶表示素子において、欠陥を電気的に検出する
方法が、「JAPAN DISPLAY '92 論文 S14-2, P. 561」
に示されている。この文献に開示された方法は、データ
信号線と走査信号線間のリーク電流から短絡欠陥を検出
し、走査信号線ドライバの出力が走査信号線の終端まで
達しているか否かを判別して断線を検出する。しかし、
短絡欠陥を検出するために電流測定を行うため、測定時
間が長くかかる。また、一部の短絡しか検出できない。
【００１０】このように、ドライバ内蔵型のアクティブ
マトリクス液晶表示素子で表示欠陥を低コストで短時間
に検出することは困難であった。
マトリクス液晶表示素子で表示欠陥を低コストで短時間
に検出することは困難であった。
【００１１】この発明は、上記実状に鑑みてなされたも
ので、ドライバ内蔵型のアクティブマトリクス液晶表示
素子において、欠陥有無、欠陥箇所を電気的にしかも短
時間で検出することができるアクティブマトリクス液晶
表示素子を提供することを目的とする。
ので、ドライバ内蔵型のアクティブマトリクス液晶表示
素子において、欠陥有無、欠陥箇所を電気的にしかも短
時間で検出することができるアクティブマトリクス液晶
表示素子を提供することを目的とする。
【００１２】
【課題を解決するための手段】上述の目的を達成するた
め、この発明に係るアクティブマトリクス液晶表示素子
は、アクティブ素子と該アクティブ素子の電流路の一端
に接続された画素電極とがマトリクス状に形成された一
方の基板と、前記画素電極に対向する対向電極が形成さ
れた他方の基板と、前記一方の基板と前記他方の基板と
の間に配置された液晶と、前記アクティブ素子の電流路
の他端に接続されたデータ信号線と、前記アクティブ素
子の制御端に接続された走査信号線と、前記走査信号線
と前記データ信号線に接続され、前記走査信号線を介し
て前記アクティブ素子を順次オンさせ、前記データ信号
線に電圧を印加して、前記画素電極と前記対向電極の対
向部分とその間の液晶とにより形成される画素容量を充
電する充電手段と、前記走査信号線と前記データ信号線
に接続され、前記走査信号線を介して前記アクティブ素
子を順次オンさせて前記画素容量に蓄積されている電荷
を放電させ、放電による前記データ信号線の電圧又は電
流の変化をチェックすることにより、欠陥の有無を検査
する検査手段と、より構成されることを特徴とする。
め、この発明に係るアクティブマトリクス液晶表示素子
は、アクティブ素子と該アクティブ素子の電流路の一端
に接続された画素電極とがマトリクス状に形成された一
方の基板と、前記画素電極に対向する対向電極が形成さ
れた他方の基板と、前記一方の基板と前記他方の基板と
の間に配置された液晶と、前記アクティブ素子の電流路
の他端に接続されたデータ信号線と、前記アクティブ素
子の制御端に接続された走査信号線と、前記走査信号線
と前記データ信号線に接続され、前記走査信号線を介し
て前記アクティブ素子を順次オンさせ、前記データ信号
線に電圧を印加して、前記画素電極と前記対向電極の対
向部分とその間の液晶とにより形成される画素容量を充
電する充電手段と、前記走査信号線と前記データ信号線
に接続され、前記走査信号線を介して前記アクティブ素
子を順次オンさせて前記画素容量に蓄積されている電荷
を放電させ、放電による前記データ信号線の電圧又は電
流の変化をチェックすることにより、欠陥の有無を検査
する検査手段と、より構成されることを特徴とする。
【００１３】
【作用】上述した構成のアクティブマトリクス液晶表示
素子によれば、各アクティブ素子に接続された画素容量
または補助容量に電荷を蓄えた後、それを放電させたと
きに発生する電流又は電圧パルスを検出する。充電手段
により画素容量が正常に充電されていれば、これを放電
すれば、所定の電流パルス又は電圧パルスが生成され
る。一方、断線・短絡などにより画素容量が正常に充電
されていない場合、これを放電しても電流パルス又は電
圧パルスが生成されない。アクティブ素子が正常に動作
しない場合も同様である。従って、電流パルス又は電圧
パルスを検出することにより、欠陥の有無、欠陥の位置
等を検出することができる。
素子によれば、各アクティブ素子に接続された画素容量
または補助容量に電荷を蓄えた後、それを放電させたと
きに発生する電流又は電圧パルスを検出する。充電手段
により画素容量が正常に充電されていれば、これを放電
すれば、所定の電流パルス又は電圧パルスが生成され
る。一方、断線・短絡などにより画素容量が正常に充電
されていない場合、これを放電しても電流パルス又は電
圧パルスが生成されない。アクティブ素子が正常に動作
しない場合も同様である。従って、電流パルス又は電圧
パルスを検出することにより、欠陥の有無、欠陥の位置
等を検出することができる。
【００１４】
【実施例】以下、この発明の実施例を図面を参照して説
明する。図３はこの発明の一実施例にかかるアクティブ
マトリクス液晶表示素子の断面構成を示す。図示するよ
うに、このアクティブマトリクス型液晶表示素子は、
一対の絶縁性透明な基板３１、３２と、基板３１と３２
とを接合する封止材ＳＣと、基板３１と３２との間に封
止された液晶３７とから構成される液晶セル３８と、
液晶セル３８を挟んで配置された一対の偏光板４１と４
２とを備えている。
明する。図３はこの発明の一実施例にかかるアクティブ
マトリクス液晶表示素子の断面構成を示す。図示するよ
うに、このアクティブマトリクス型液晶表示素子は、
一対の絶縁性透明な基板３１、３２と、基板３１と３２
とを接合する封止材ＳＣと、基板３１と３２との間に封
止された液晶３７とから構成される液晶セル３８と、
液晶セル３８を挟んで配置された一対の偏光板４１と４
２とを備えている。
【００１５】基板３１には、画素電極３３とアクティブ
素子としての画素ＴＦＴ１４とが図３及び図４に示すよ
うに、マトリクス状に配置されている。画素ＴＦＴ１４
は、基板３１上に形成されたゲート電極とゲート絶縁膜
と半導体層とソース電極とドレイン電極とより構成され
る。各画素電極３３及び画素ＴＦＴ１４の上に配向膜３
５が配置されている。
素子としての画素ＴＦＴ１４とが図３及び図４に示すよ
うに、マトリクス状に配置されている。画素ＴＦＴ１４
は、基板３１上に形成されたゲート電極とゲート絶縁膜
と半導体層とソース電極とドレイン電極とより構成され
る。各画素電極３３及び画素ＴＦＴ１４の上に配向膜３
５が配置されている。
【００１６】さらに、基板３１の上には、各行の画素電
極３３にゲート絶縁膜を介して対向する補償容量線ＣＳ
が形成されている。
極３３にゲート絶縁膜を介して対向する補償容量線ＣＳ
が形成されている。
【００１７】図４に示すように、各画素ＴＦＴ１４のゲ
ート電極は対応する行の走査信号線（ゲートライン）Ｙ
1、Ｙ2…ＹNに接続され、ドレイン電極は対応する画素
電極３３に接続され、ソース電極は対応する列のデータ
信号線Ｘ1、Ｘ2…ＸMに接続されている。各走査信号線
Ｙ1、Ｙ2…ＹNは基板３１上に形成された走査信号線ド
ライバ１３に接続され、データ信号線Ｘ1、Ｘ2…ＸM及
び補償容量線ＣＳは基板３１上に形成されたデータ信号
線ドライバ１２に接続されている。
ート電極は対応する行の走査信号線（ゲートライン）Ｙ
1、Ｙ2…ＹNに接続され、ドレイン電極は対応する画素
電極３３に接続され、ソース電極は対応する列のデータ
信号線Ｘ1、Ｘ2…ＸMに接続されている。各走査信号線
Ｙ1、Ｙ2…ＹNは基板３１上に形成された走査信号線ド
ライバ１３に接続され、データ信号線Ｘ1、Ｘ2…ＸM及
び補償容量線ＣＳは基板３１上に形成されたデータ信号
線ドライバ１２に接続されている。
【００１８】基板３２には、画素電極３３と対向する対
向電極３４と、対向電極３４の上に形成された配向膜３
６とが設けられている。補償容量線ＣＳと対向電極３４
には共通電位ＶCOMにが印加されている。液晶３７は、
例えば、ＴＮ液晶、或いは、強誘電性液晶等である。
向電極３４と、対向電極３４の上に形成された配向膜３
６とが設けられている。補償容量線ＣＳと対向電極３４
には共通電位ＶCOMにが印加されている。液晶３７は、
例えば、ＴＮ液晶、或いは、強誘電性液晶等である。
【００１９】図１は、図２及び図３に示すアクティブマ
トリクス液晶表示素子の回路構成を示す。図１に示すよ
うに、表示領域１１には、データ信号線Ｘ1、Ｘ2…ＸM
と走査信号線Ｙ1、Ｙ2…ＹNとの各交点に設けられた画
素ＴＦＴ１４と画素容量１７が配置されている。
トリクス液晶表示素子の回路構成を示す。図１に示すよ
うに、表示領域１１には、データ信号線Ｘ1、Ｘ2…ＸM
と走査信号線Ｙ1、Ｙ2…ＹNとの各交点に設けられた画
素ＴＦＴ１４と画素容量１７が配置されている。
【００２０】画素容量１７は、画素電極３３と対向電極
とその間の液晶３７から形成される表示容量と画素電極
３３と補償容量線ＣＳとその間のゲート絶縁膜から形成
される補償容量との合成容量である。各データ信号線Ｘ
1〜ＸMと前記対向電極との間には、それぞれ寄生容量１
８も存在する。
とその間の液晶３７から形成される表示容量と画素電極
３３と補償容量線ＣＳとその間のゲート絶縁膜から形成
される補償容量との合成容量である。各データ信号線Ｘ
1〜ＸMと前記対向電極との間には、それぞれ寄生容量１
８も存在する。
【００２１】走査信号線ドライバ１３は、各走査信号線
Ｙ1、Ｙ2…ＹNに接続されたＴＦＴアナログスイッチ２
３と、クロックCLYおよびドライバの動作入力DYに基づ
いて画素ＴＦＴ１４を駆動するシフトレジスタ２２とを
備える。シフトレジスタ２２は、制御信号入力CONT3に
応じてＴＦＴアナログスイッチ２３を制御する回路を備
える。
Ｙ1、Ｙ2…ＹNに接続されたＴＦＴアナログスイッチ２
３と、クロックCLYおよびドライバの動作入力DYに基づ
いて画素ＴＦＴ１４を駆動するシフトレジスタ２２とを
備える。シフトレジスタ２２は、制御信号入力CONT3に
応じてＴＦＴアナログスイッチ２３を制御する回路を備
える。
【００２２】データ信号線ドライバ１２は、各データ信
号線Ｘ1〜ＸMと映像信号入力SIGに接続される共通信号
線ＣＬとの間に設けられた複数のＴＦＴアナログスイッ
チ１６と、ＴＦＴアナログスイッチ１６をクロックCLX
およびドライバの動作入力DXに基づいて駆動するシフト
レジスタ１５を有する。
号線Ｘ1〜ＸMと映像信号入力SIGに接続される共通信号
線ＣＬとの間に設けられた複数のＴＦＴアナログスイッ
チ１６と、ＴＦＴアナログスイッチ１６をクロックCLX
およびドライバの動作入力DXに基づいて駆動するシフト
レジスタ１５を有する。
【００２３】さらに、データ信号線ドライバ１２は、画
素容量１７の放電による電流又は電圧パルスを検出する
ための放電検出回路１９を備える。放電検出回路１９と
共通信号線ＣＬとの間にはＴＦＴアナログスイッチ２０
が設けられている。共通信号線ＣＬと映像信号入力SIG
との間にはＴＦＴアナログスイッチ２１が設けられてい
る。ＴＦＴアナログスイッチ２０と２１の各ゲートに
は、制御信号CONT1とCONT2とがそれぞれ印加されてい
る。
素容量１７の放電による電流又は電圧パルスを検出する
ための放電検出回路１９を備える。放電検出回路１９と
共通信号線ＣＬとの間にはＴＦＴアナログスイッチ２０
が設けられている。共通信号線ＣＬと映像信号入力SIG
との間にはＴＦＴアナログスイッチ２１が設けられてい
る。ＴＦＴアナログスイッチ２０と２１の各ゲートに
は、制御信号CONT1とCONT2とがそれぞれ印加されてい
る。
【００２４】放電検出回路１９は、例えば、図２に示す
ように、エッジトリガ式ＲＳフリップフロップＦＦとそ
のＱ出力に接続される出力ドライバＤから構成されてい
る。出力ドライバＤは、放電検出回路１９の出力端子PO
に接続され、エッジトリガ式ＲＳフリップフロップＦＦ
のリセット端子（Ｒ）は放電検出回路１９のリセット信
号入力Ｒに接続される。ＴＦＴアナログスイッチ２０は
エッジトリガ式ＲＳフリップフロップＦＦのセット端子
（Ｓ）に接続されている。
ように、エッジトリガ式ＲＳフリップフロップＦＦとそ
のＱ出力に接続される出力ドライバＤから構成されてい
る。出力ドライバＤは、放電検出回路１９の出力端子PO
に接続され、エッジトリガ式ＲＳフリップフロップＦＦ
のリセット端子（Ｒ）は放電検出回路１９のリセット信
号入力Ｒに接続される。ＴＦＴアナログスイッチ２０は
エッジトリガ式ＲＳフリップフロップＦＦのセット端子
（Ｓ）に接続されている。
【００２５】制御信号CONT1およびCONT2は、それぞれＴ
ＦＴアナログスイッチ２０および２１をオン／オフさせ
る信号であり、制御信号CONT3はＴＦＴアナログスイッ
チ２３を同時にオンさせるための信号である。
ＦＴアナログスイッチ２０および２１をオン／オフさせ
る信号であり、制御信号CONT3はＴＦＴアナログスイッ
チ２３を同時にオンさせるための信号である。
【００２６】次に、図１乃至図４に示すように構成され
たアクティブマトリクス液晶表示素子の欠陥を検査する
動作を図５（Ａ）〜（Ｃ）を参照して説明する。図５
（Ａ）〜（Ｃ）では、理解を容易にするため、ＴＦＴア
ナログスイッチ１６、２０、２１、２３をスイッチの記
号で表記している。
たアクティブマトリクス液晶表示素子の欠陥を検査する
動作を図５（Ａ）〜（Ｃ）を参照して説明する。図５
（Ａ）〜（Ｃ）では、理解を容易にするため、ＴＦＴア
ナログスイッチ１６、２０、２１、２３をスイッチの記
号で表記している。
【００２７】図１〜図４に示すように構成されたアクテ
ィブマトリクス液晶表示素子の欠陥を検出する動作は、
（ｉ）画素容量１７を充電する充電工程と，（ｉｉ）各
画素容量１７を順次選択して放電させ、それにより共通
信号線ＣＬに発生する電圧パルス（又は電流パルス）を
検出する検出工程とを、データ信号線単位で繰り返して
実行することにより行われる。
ィブマトリクス液晶表示素子の欠陥を検出する動作は、
（ｉ）画素容量１７を充電する充電工程と，（ｉｉ）各
画素容量１７を順次選択して放電させ、それにより共通
信号線ＣＬに発生する電圧パルス（又は電流パルス）を
検出する検出工程とを、データ信号線単位で繰り返して
実行することにより行われる。
【００２８】まず、（ｉ）の充電工程のため、図５
（Ａ）に示すように、あるデータ信号線（「Ｘα」とす
る）を選択する（シフトレジスタ１５の出力により、デ
ータ信号線Ｘαに接続されたＴＦＴアナログスイッチ１
６をオンさせる）。さらに、映像信号入力SIGを高電圧
（“Ｈ”）にし、制御信号CONT3を切り替えて全てのＴ
ＦＴアナログスイッチ２３をオンさせる。
（Ａ）に示すように、あるデータ信号線（「Ｘα」とす
る）を選択する（シフトレジスタ１５の出力により、デ
ータ信号線Ｘαに接続されたＴＦＴアナログスイッチ１
６をオンさせる）。さらに、映像信号入力SIGを高電圧
（“Ｈ”）にし、制御信号CONT3を切り替えて全てのＴ
ＦＴアナログスイッチ２３をオンさせる。
【００２９】次に、シフトレジスタ２２により、走査信
号線Ｙ1、Ｙ2…ＹNを順次選択して高電圧パルスを出力
し、各行の画素ＴＦＴ１４を順次オンさせる。データ信
号線Ｘαに接続されているＮ個の画素容量１７は、ＴＦ
Ｔアナログスイッチ２１、共通信号線ＣＬ、ＴＦＴアナ
ログスイッチ１６、データ信号線Ｘα、画素ＴＦＴ１４
を介して映像信号入力SIGから順次電荷が注入され、充
電される。
号線Ｙ1、Ｙ2…ＹNを順次選択して高電圧パルスを出力
し、各行の画素ＴＦＴ１４を順次オンさせる。データ信
号線Ｘαに接続されているＮ個の画素容量１７は、ＴＦ
Ｔアナログスイッチ２１、共通信号線ＣＬ、ＴＦＴアナ
ログスイッチ１６、データ信号線Ｘα、画素ＴＦＴ１４
を介して映像信号入力SIGから順次電荷が注入され、充
電される。
【００３０】次に、図５（Ｂ）に示すように、各走査信
号線Ｙ1、Ｙ2…ＹNの信号を０Ｖ（“Ｌ”）にすると共
にＴＦＴアナログスイッチ２１をオフにする。ここで
は、図５（Ａ）で注入された電荷が画素容量１７に保持
された状態となる。
号線Ｙ1、Ｙ2…ＹNの信号を０Ｖ（“Ｌ”）にすると共
にＴＦＴアナログスイッチ２１をオフにする。ここで
は、図５（Ａ）で注入された電荷が画素容量１７に保持
された状態となる。
【００３１】次に、（ｉｉ）の検査工程に移り、図５
（Ｃ）に示すように、検査しようとする行のＴＦＴアナ
ログスイッチ２３をオンさせ、他の行のＴＦＴアナログ
スイッチ２３をオフさせ、さらに、ＴＦＴアナログスイ
ッチ２０をオンさせる。そして、シフトレジスタ２２は
検査対象行の走査信号線（「Ｙβ」とする）に高電圧パ
ルスを印加する。
（Ｃ）に示すように、検査しようとする行のＴＦＴアナ
ログスイッチ２３をオンさせ、他の行のＴＦＴアナログ
スイッチ２３をオフさせ、さらに、ＴＦＴアナログスイ
ッチ２０をオンさせる。そして、シフトレジスタ２２は
検査対象行の走査信号線（「Ｙβ」とする）に高電圧パ
ルスを印加する。
【００３２】走査信号線Ｙβに接続された画素ＴＦＴ１
４が導通し、画素容量１７に蓄積されていた電荷が、画
素ＴＦＴ１４、データ信号線Ｘα、オンしているＴＦＴ
アナログスイッチ１６、共通信号線ＣＬ、ＴＦＴアナロ
グスイッチ２０を介して放電検出回路１９に流れ込む。
この放電によって生じる図５（Ｃ）に示したような放電
波形の電圧（又は電流）パルスをトリガ信号として、放
電検出回路１９のＲＳフリップフロップＦＦがセットさ
れ、放電検出回路１９の出力端子POは高電圧レベルにな
る。この出力信号を測定器Ｍで受けて、高電圧であれば
良、低電圧であれば不良と判定する。測定器Ｍで良・不
良を判定し終えた時点でリセット端子Ｒにリセットパル
スを入力して、放電検出回路１９をリセットする。
４が導通し、画素容量１７に蓄積されていた電荷が、画
素ＴＦＴ１４、データ信号線Ｘα、オンしているＴＦＴ
アナログスイッチ１６、共通信号線ＣＬ、ＴＦＴアナロ
グスイッチ２０を介して放電検出回路１９に流れ込む。
この放電によって生じる図５（Ｃ）に示したような放電
波形の電圧（又は電流）パルスをトリガ信号として、放
電検出回路１９のＲＳフリップフロップＦＦがセットさ
れ、放電検出回路１９の出力端子POは高電圧レベルにな
る。この出力信号を測定器Ｍで受けて、高電圧であれば
良、低電圧であれば不良と判定する。測定器Ｍで良・不
良を判定し終えた時点でリセット端子Ｒにリセットパル
スを入力して、放電検出回路１９をリセットする。
【００３３】続いて、検査を終えた走査信号線ＹβのＴ
ＦＴアナログスイッチ２３をオフして、隣の走査信号線
Ｙ（β＋１）のＴＦＴアナログスイッチ２３をオンにし
て、走査信号線Ｙ（β＋１）を高電圧にする。これによ
り、その走査信号線Ｙ（β＋１）に接続された画素ＴＦ
Ｔ１４を介して対応する画素容量１７に蓄積されていた
電荷が放電される。これを上述と同様にして測定器Ｍで
計測して、良／不良を判定する。
ＦＴアナログスイッチ２３をオフして、隣の走査信号線
Ｙ（β＋１）のＴＦＴアナログスイッチ２３をオンにし
て、走査信号線Ｙ（β＋１）を高電圧にする。これによ
り、その走査信号線Ｙ（β＋１）に接続された画素ＴＦ
Ｔ１４を介して対応する画素容量１７に蓄積されていた
電荷が放電される。これを上述と同様にして測定器Ｍで
計測して、良／不良を判定する。
【００３４】以後同様にして、同一データ信号線Ｘαに
接続されるＮ個の画素について検査を行う。一つのデー
タ信号線Ｘαについて全ての画素の検査が終了すると、
図５（Ａ）の状態に戻って、シフトレジスタ１５の保持
データをシフトし、次のデータ信号線Ｘ（α＋１）に接
続されたＴＦＴアナログスイッチ１６をオンし、上述と
同様にデータ信号線Ｘ（α＋１）に接続される画素を順
次検査する。
接続されるＮ個の画素について検査を行う。一つのデー
タ信号線Ｘαについて全ての画素の検査が終了すると、
図５（Ａ）の状態に戻って、シフトレジスタ１５の保持
データをシフトし、次のデータ信号線Ｘ（α＋１）に接
続されたＴＦＴアナログスイッチ１６をオンし、上述と
同様にデータ信号線Ｘ（α＋１）に接続される画素を順
次検査する。
【００３５】以上の操作を繰り返して全画素を検査す
る。なお、図５（Ｃ）において、検査対象行以外のＴＦ
Ｔアナログスイッチ２３をオフさせている理由は、デー
タ信号線Ｘと走査信号線Ｙとの間や、画素ＴＦＴ１４の
ソースと電極間等に短絡不良等の欠陥が存在する場合
に、そこを通して電荷が放電されてしまうのを防ぐため
である。
る。なお、図５（Ｃ）において、検査対象行以外のＴＦ
Ｔアナログスイッチ２３をオフさせている理由は、デー
タ信号線Ｘと走査信号線Ｙとの間や、画素ＴＦＴ１４の
ソースと電極間等に短絡不良等の欠陥が存在する場合
に、そこを通して電荷が放電されてしまうのを防ぐため
である。
【００３６】このように、この実施例では、アクティブ
マトリクスの各画素部分に充電された電荷の放電を検出
する回路を表示素子に内蔵させた。従って、通常の汎用
ロジックテスタ等の測定器を用いて欠陥検査を行うこと
ができ、検査費用を低減できる。なお、上述の検査で
は、不良箇所を検出した場合に、不良原因が短絡による
ものか断線によるものかは直接判別できない。しかし、
検査結果の分析による不良の分布から不良内容を推定す
ることは可能である。例えば、欠陥箇所が分散している
場合は個々の素子の欠陥であると推測される。また、欠
陥個所が行又は列方向に連続している場合には、走査信
号線又はデータ信号線の断線であると推測できる。従っ
て、製造工程中の良否判定を高速で行うために上述の構
成を用いれば非常に効果的である。
マトリクスの各画素部分に充電された電荷の放電を検出
する回路を表示素子に内蔵させた。従って、通常の汎用
ロジックテスタ等の測定器を用いて欠陥検査を行うこと
ができ、検査費用を低減できる。なお、上述の検査で
は、不良箇所を検出した場合に、不良原因が短絡による
ものか断線によるものかは直接判別できない。しかし、
検査結果の分析による不良の分布から不良内容を推定す
ることは可能である。例えば、欠陥箇所が分散している
場合は個々の素子の欠陥であると推測される。また、欠
陥個所が行又は列方向に連続している場合には、走査信
号線又はデータ信号線の断線であると推測できる。従っ
て、製造工程中の良否判定を高速で行うために上述の構
成を用いれば非常に効果的である。
【００３７】なお、通常動作時は、制御信号ＣＯＮＴ１
をＬレベルとしてＴＦＴアナログスイッチ２０をオフ
し、制御信号ＣＯＮＴ２をＨレベルとしてＴＦＴアナロ
グスイッチ２１をオンし、ＴＦＴアナログスイッチ２３
を全てオンする。そして、信号ＤＹにより、シフトレジ
スタ２２の先頭のビットをセットし、以後クロック信号
ＣＬＹに従って順次走査信号線を切り換えてゲートパル
スを印加し、同様に、信号ＤＸにより、シフトレジスタ
１５の先頭のビットをセットし、以後クロック信号ＣＬ
Ｘに従ってＴＦＴアナログスイッチ１６を順次オンさせ
て、画像信号SIGを画素容量１７に書き込んで、走査信
号線端に画像を表示させる。
をＬレベルとしてＴＦＴアナログスイッチ２０をオフ
し、制御信号ＣＯＮＴ２をＨレベルとしてＴＦＴアナロ
グスイッチ２１をオンし、ＴＦＴアナログスイッチ２３
を全てオンする。そして、信号ＤＹにより、シフトレジ
スタ２２の先頭のビットをセットし、以後クロック信号
ＣＬＹに従って順次走査信号線を切り換えてゲートパル
スを印加し、同様に、信号ＤＸにより、シフトレジスタ
１５の先頭のビットをセットし、以後クロック信号ＣＬ
Ｘに従ってＴＦＴアナログスイッチ１６を順次オンさせ
て、画像信号SIGを画素容量１７に書き込んで、走査信
号線端に画像を表示させる。
【００３８】なお、この発明は上記実施例に限定され
ず、種々の変形及び応用が可能である。例えば、上記実
施例では、補償容量線ＣＳを配置したが、補償容量ＣＳ
は必要に応じて設ければよい。また、上記実施例では、
データ信号線単位で欠陥を検出したが、走査信号線単位
で欠陥を検出してもよい。また、すべての画素容量１７
を充電した後、順番に放電させるようにしてもよい。
ず、種々の変形及び応用が可能である。例えば、上記実
施例では、補償容量線ＣＳを配置したが、補償容量ＣＳ
は必要に応じて設ければよい。また、上記実施例では、
データ信号線単位で欠陥を検出したが、走査信号線単位
で欠陥を検出してもよい。また、すべての画素容量１７
を充電した後、順番に放電させるようにしてもよい。
【００３９】
【発明の効果】以上詳述したように、この発明によれ
ば、各アクティブ素子に接続された画素容量を充電した
後、それを放電させたときに発生する電圧又は電流パル
スを検出することにより、欠陥を検出する。従って、欠
陥箇所を電気的にしかも短時間で検出することが可能と
なる。
ば、各アクティブ素子に接続された画素容量を充電した
後、それを放電させたときに発生する電圧又は電流パル
スを検出することにより、欠陥を検出する。従って、欠
陥箇所を電気的にしかも短時間で検出することが可能と
なる。
【図１】この発明の一実施例に係るアクティブマトリク
ス液晶表示素子の構成を示す回路図である。
ス液晶表示素子の構成を示す回路図である。
【図２】図１に示す放電検出回路の構成を示す回路図で
ある。
ある。
【図３】この発明の一実施例に係るアクティブマトリク
ス液晶表示素子の構造を示す断面図である。
ス液晶表示素子の構造を示す断面図である。
【図４】この発明の一実施例に係るアクティブマトリク
ス液晶表示素子の一方の基板の構成を示す図である。
ス液晶表示素子の一方の基板の構成を示す図である。
【図５】図１のアクティブマトリクス液晶表示素子の検
査の工程を説明するための図であり、（Ａ）は充電工
程、（Ｂ）は電圧保持工程、（Ｃ）は放電工程を示す。
査の工程を説明するための図であり、（Ａ）は充電工
程、（Ｂ）は電圧保持工程、（Ｃ）は放電工程を示す。
【図６】従来のアクティブマトリクス液晶表示素子の構
成を示す回路図である。
成を示す回路図である。
１１…表示領域、１２…データ信号線ドライバ、１３…
走査信号線ドライバ、１４…画素ＴＦＴ、１５…シフト
レジスタ、１６…ＴＦＴアナログスイッチ、１７…画素
容量、１８…寄生容量、１９…放電検出回路、２０…Ｔ
ＦＴアナログスイッチ、２１…ＴＦＴアナログスイッ
チ、２２…シフトレジスタ、２３…ＴＦＴアナログスイ
ッチ、３１…基板、３２…基板、３３…画素電極、３４
…対向電極、３５…配向膜、３６…配向膜、３７…液
晶、３８…液晶セル、４１…偏光板、４２…偏光板
走査信号線ドライバ、１４…画素ＴＦＴ、１５…シフト
レジスタ、１６…ＴＦＴアナログスイッチ、１７…画素
容量、１８…寄生容量、１９…放電検出回路、２０…Ｔ
ＦＴアナログスイッチ、２１…ＴＦＴアナログスイッ
チ、２２…シフトレジスタ、２３…ＴＦＴアナログスイ
ッチ、３１…基板、３２…基板、３３…画素電極、３４
…対向電極、３５…配向膜、３６…配向膜、３７…液
晶、３８…液晶セル、４１…偏光板、４２…偏光板
Claims (4)
- 【請求項１】アクティブ素子と該アクティブ素子の電流
路の一端に接続された画素電極とがマトリクス状に形成
された一方の基板と、 前記画素電極に対向する対向電極が形成された他方の基
板と、 前記一方の基板と前記他方の基板との間に配置された液
晶と、 前記アクティブ素子の電流路の他端に接続されたデータ
信号線と、 前記アクティブ素子の制御端に接続された走査信号線
と、 前記走査信号線と前記データ信号線に接続され、前記走
査信号線を介して前記アクティブ素子を順次オンさせ、
前記データ信号線に電圧を印加して、前記画素電極と前
記対向電極の対向部分とその間の液晶とにより形成され
る画素容量を充電する充電手段と、 前記走査信号線と前記データ信号線に接続され、前記走
査信号線を介して前記アクティブ素子を順次オンさせて
前記画素容量に蓄積されている電荷を放電させ、放電に
よる前記データ信号線の電圧又は電流の変化をチェック
することにより、欠陥の有無を検査する検査手段と、 より形成されることを特徴とするアクティブマトリクス
液晶表示素子。 - 【請求項２】前記充電手段と前記検査手段は、 前記走査信号線に順次パルスを印加して、該走査信号線
に接続されたアクティブ素子をオンさせる手段と、 前記データ信号線に所定電圧を印加して、オンしたアク
ティブ素子を介して各画素容量を充電する電圧印加手段
と、 オンしたアクティブ素子を介して各画素容量から前記デ
ータ信号線に流れた電荷による電圧又は電流を取り込ん
で、チェックするチェック手段と、 前記電圧印加手段と前記チェック手段を選択的に動作さ
せる手段と、 を含むことを特徴とする請求項１に記載のアクティブマ
トリクス液晶表示素子。 - 【請求項３】前記充電手段は所定極性の電圧を前記デー
タ信号線に印加し、前記検査手段は前記データ信号線に
所定レベルの電圧パルス又は電流パルスが発生していな
いとき、選択状態にある画素が異常であると判別するこ
とを特徴とする請求項１又は２に記載のアクティブマト
リクス液晶表示素子。 - 【請求項４】前記充電手段と前記検査手段は、前記一方
又は他方の基板上に形成されていることを特徴とする請
求項１、２又は３に記載のアクティブマトリクス液晶表
示素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18059395A JPH0915645A (ja) | 1995-06-26 | 1995-06-26 | アクティブマトリクス液晶表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18059395A JPH0915645A (ja) | 1995-06-26 | 1995-06-26 | アクティブマトリクス液晶表示素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0915645A true JPH0915645A (ja) | 1997-01-17 |
Family
ID=16085982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18059395A Pending JPH0915645A (ja) | 1995-06-26 | 1995-06-26 | アクティブマトリクス液晶表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0915645A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006178029A (ja) * | 2004-12-21 | 2006-07-06 | Seiko Epson Corp | 電気光学装置、その検査方法、駆動装置および電子機器 |
| JP2006178030A (ja) * | 2004-12-21 | 2006-07-06 | Seiko Epson Corp | 電気光学装置、その駆動方法、駆動装置および電子機器 |
| JP2006189608A (ja) * | 2005-01-06 | 2006-07-20 | Sharp Corp | 表示装置およびその検査方法、ならびにその表示装置の検査システム |
| US7385413B2 (en) | 2002-07-26 | 2008-06-10 | Semiconductor Energy Laboratory Co., Ltd. | Electrical inspection method and method of fabricating semiconductor display devices |
| US8415694B2 (en) | 2000-09-12 | 2013-04-09 | Philips Lumileds Lighting Company Llc | Light emitting devices with improved light extraction efficiency |
-
1995
- 1995-06-26 JP JP18059395A patent/JPH0915645A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8415694B2 (en) | 2000-09-12 | 2013-04-09 | Philips Lumileds Lighting Company Llc | Light emitting devices with improved light extraction efficiency |
| US8628985B2 (en) | 2000-09-12 | 2014-01-14 | Philips Lumileds Lighting Company Llc | Light emitting devices with improved light extraction efficiency |
| US10312422B2 (en) | 2000-09-12 | 2019-06-04 | Lumileds Llc | Light emitting devices with optical elements and bonding layers |
| US7385413B2 (en) | 2002-07-26 | 2008-06-10 | Semiconductor Energy Laboratory Co., Ltd. | Electrical inspection method and method of fabricating semiconductor display devices |
| US7622943B2 (en) | 2002-07-26 | 2009-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Electrical inspection method and method of fabricating semiconductor display devices |
| JP2006178029A (ja) * | 2004-12-21 | 2006-07-06 | Seiko Epson Corp | 電気光学装置、その検査方法、駆動装置および電子機器 |
| JP2006178030A (ja) * | 2004-12-21 | 2006-07-06 | Seiko Epson Corp | 電気光学装置、その駆動方法、駆動装置および電子機器 |
| JP2006189608A (ja) * | 2005-01-06 | 2006-07-20 | Sharp Corp | 表示装置およびその検査方法、ならびにその表示装置の検査システム |
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