JPH09160891A - マルチプロセッサ割り込み制御システム - Google Patents

Abstract

(57)【要約】 【課題】 複数のプロセッサの各々に均一に割り込みの
負荷を分散させる。 【解決手段】 複数のＩ／Ｏデバイスからの割り込み線
を介した複数のプロセッサに対する割り込み要求を分散
するマルチプロセッサ割り込み制御システムにおいて、
複数のプロセッサの各々に対応づけられたプロセッサ制
御手段は、ペンディング中の割り込みの数を含むトラン
ザクションをＩ／Ｏデバイス制御手段に通知し、Ｉ／Ｏ
デバイス制御手段は、このトランザクションの内容か
ら、現在最も割り込み負荷の軽いプロセッサに対する割
り込み要求の送出制御を行う。

Description

【発明の詳細な説明】

【発明の属する技術分野】本発明は、共有バスで結合さ
れたマルチプロセッサ割り込み制御システムに関し、特
に各プロセッサに均一に負荷分散をすることのできるマ
ルチプロセッサ割り込み制御システムに関する。

【０００１】

【従来の技術】従来この種の技術では、割り込みを発行
する入出力（以下、「Ｉ／Ｏ」という）制御部が、その
割り込み要因に対応して予め一意に設定されたプロセッ
サに割り込みを通知していた。この場合、設定によって
は割り込みの負荷が特定のプロセッサに集中する可能性
があり、均一な負荷分散が難しいという問題があった。

【０００２】そこで、割り込みを受け付けるプロセッサ
を予め設定するのではなく、各プロセッサが個別に判断
することにより、割り込みの負荷を分散する方法がとら
れている。たとえば、特開平２−８２３４３号公報には
プロセッサが割り込み専用バスにより互いの負荷状態を
監視しあい、高負荷のプロセッサが割り込みを受信した
場合でも負荷の軽いプロセッサが代わりに割り込みを受
け付けることにより均一な負荷分散をはかることのでき
る技術が記載されている。さらに、プロセッサの生死状
態を表す信号線を追加することにより、故障プロセッサ
の存在を検知し、代わりに他のプロセッサがＩ／Ｏデバ
イスからの割り込みを受け付けることができるようにし
た技術が記載されている。

【０００３】

【発明が解決しようとする課題】上述の従来技術では、
システムの大規模化に伴い、Ｉ／Ｏデバイス数およびプ
ロセッサ数が増大すると、これに比例して割り込み専用
バスが増加してしまう。これにより、プロセッサ相互間
の割り込み受け付けの調停制御が複雑になってしまうた
め応答が遅くなるという問題があった。また、耐故障性
を高めようとすると、信号線がさらに増え、ハードウェ
ア量が増大してしまうという問題があった。

【０００４】本発明の目的は、各プロセッサに対する均
一な割り込み負荷分散を高速に実現するマルチプロセッ
サ割り込み制御システムを実現することにある。

【０００５】また、本発明の他の目的は、システムの大
規模化に伴うハードウェア量の増大を防ぐマルチプロセ
ッサ割り込み制御システムを実現することにある。

【０００６】

【課題を解決するための手段】上記課題を解決するため
に本発明のマルチプロセッサ割り込み制御システムは、
複数のＩ／Ｏデバイスからの複数のプロセッサに対する
割り込み線を介した割り込み要求を分散するマルチプロ
セッサ割り込み制御システムであって、前記複数のプロ
セッサの各々に対応づけられたプロセッサ制御手段と、
前記複数のＩ／Ｏデバイスの各々から前記割り込み線を
介して割り込みを受け付けるＩ／Ｏデバイス制御手段と
を含み、前記プロセッサ制御手段は、対応づけられたプ
ロセッサの割り込み負荷を前記Ｉ／Ｏデバイス制御手段
に通知する手段を含み、前記Ｉ／Ｏデバイス制御手段
は、前記トランザクションの内容から、現在最も割り込
み負荷の軽いプロセッサに対する割り込み要求の送出制
御を行う手段とを含む。

【０００７】また、本発明の他のマルチプロセッサ割り
込み制御システムは、前記プロセッサ制御手段は、割り
込みの要因に対応づけられた割り込みのレベルを格納す
る割り込みレベルレジスタと、割り込みのレベルに応じ
てペンディング中の割り込み数をカウントするカウンタ
と、前記Ｉ／Ｏデバイス制御手段からの割り込み要求を
受け取り、該要求に含まれる割り込み要因コードに対応
した前記割り込みレベルレジスタに格納された割り込み
レベルから前記カウンタの該当するレベルをインクリメ
ントする割り込み受信制御手段と、割り込み完了時に前
記カウンタの内容を前記Ｉ／Ｏデバイス制御手段に通知
する割り込み完了発行制御手段とを含む。 また、本発
明の他のマルチプロセッサ割り込み制御システムは、前
記プロセッサ制御手段は、割り込みの要因に対応づけら
れた割り込みのペンディング数を格納する割り込みペン
ディングレジスタと、前記割り込みレベルレジスタの内
容と前記割り込みペンディングレジスタの内容とからプ
ロセッサに送出する割り込みを決定し、送出制御を行う
割り込み要求発行制御手段とを含む。

【０００８】また、本発明の他のマルチプロセッサ割り
込み制御システムは、前記Ｉ／Ｏデバイス制御手段は、
割り込みのレベルに応じて複数のプロセッサの各々のペ
ンディング数を格納するプロセッサ割り込みペンディン
グレジスタと、前記トランザクションを受け付け、該ト
ランザクションの内容から前記プロセッサ割り込みペン
ディングレジスタの内容を更新制御する割り込み完了通
知受信制御手段とを含む。

【０００９】また、本発明の他のマルチプロセッサ割り
込み制御システムは、前記Ｉ／Ｏデバイス制御手段は、
前記プロセッサ割り込みペンディングレジスタより得ら
れる割り込みレベルが全プロセッサに対して等しい際に
優先的に割り込みを通知するプロセッサのＩＤ番号が格
納される割り込み優先通知レジスタと、この割り込み優
先通知レジスタの内容と前記プロセッサ割り込みペンデ
ィングレジスタの内容とから、現在最も負荷の軽いプロ
セッサに対する割り込み要求の送出制御を行う割り込み
発行制御手段とを含む。

【００１０】また、本発明の他のマルチプロセッサ割り
込み制御システムは、前記Ｉ／Ｏデバイス制御手段は、
前記複数の割り込み線の各々に対応づけられた割り込み
レベルが格納される割り込みレベル設定レジスタと、前
記複数の割り込み線の各々から割り込みを受け付ける際
に、前記割り込みレベル設定レジスタの内容から受け付
ける割り込みを決定する割り込み受け付け制御手段を含
む。

【００１１】また、本発明の他のマルチプロセッサ割り
込み制御システムは、複数のＩ／Ｏデバイスからの複数
のプロセッサに対する割り込み線を介した割り込み要求
を分散するマルチプロセッサ割り込み制御システムであ
って、前記複数のプロセッサの各々に対応づけられたプ
ロセッサ制御手段と、Ｉ／Ｏデバイスから割り込み線を
介して割り込みを受け付けるＩ／Ｏデバイス制御手段と
を含み、前記プロセッサ制御手段は、割り込みの要因に
対応づけられた割り込みのペンディング数を格納する割
り込みペンディングレジスタと、割り込みの要因に対応
づけられた割り込みのレベルを格納する割り込みレベル
レジスタと、割り込みのレベルに応じてペンディング中
の割り込み数をカウントするカウンタと、前記Ｉ／Ｏデ
バイス制御手段からの割り込み要求を受け取り、該要求
に含まれる割り込み要因コードと前記割り込みレベルレ
ジスタの内容とから前記カウンタの該当するレベルをイ
ンクリメントする割り込み受信制御手段と、前記割り込
みレベルレジスタの内容と前記割り込みペンディングレ
ジスタの内容とからプロセッサに送出する割り込み要因
を決定し、送出制御を行う割り込み要求発行制御手段
と、割り込み完了時に前記カウンタの内容を含む完了ト
ランザクションを発行する割り込み完了発行制御手段と
を含み、前記Ｉ／Ｏデバイス制御手段は、割り込みのレ
ベルに応じて複数のプロセッサの各々のペンディング数
を格納するプロセッサ割り込みペンディングレジスタ
と、複数の割り込み線の各々に対応づけられた割り込み
要因コードが格納される割り込み要因設定レジスタと、
複数の割り込み線の各々に対応づけられた割り込みレベ
ルが格納される割り込みレベル設定レジスタと、全プロ
セッサの割り込みレベルが等しい際に優先的に割り込み
を通知するプロセッサのＩＤ番号が格納される割り込み
優先通知レジスタと、前記プロセッサ割り込みペンディ
ングレジスタの内容と前記割り込み優先通知レジスタの
内容とから、現在最も負荷の軽いプロセッサに対する割
り込み要求の送出制御を行う割り込み発行制御手段と、
前記終了トランザクションを受け付け、該トランザクシ
ョンに含まれる前記カウンタの内容から前記プロセッサ
割り込みペンディングレジスタの内容を更新制御する割
り込み完了通知受信制御手段とを含む。

【００１２】

【発明の実施の形態】次に本発明のマルチプロセッサ割
り込み制御システムの一実施例について図面を参照して
詳細に説明する。

【００１３】図１を参照すると、本発明の一実施例であ
るマルチプロセッサ割り込み制御システムは、複数のプ
ロセッサ１００−１、・・・、１００−４の各々が対応
するプロセッサ制御回路２００−１、・・・、２００−
４を介し共有バス７００に接続されて構成される。Ｉ／
Ｏデバイス５００−１、５００−２、５００−３はロー
カルバス４００−１に、Ｉ／Ｏデバイス５００−４、５
００−５、５００−６はローカルバス４００−２にそれ
ぞれ接続される。ローカルバス４００−１、４００−２
はそれぞれＩ／Ｏ制御回路３００−１、３００−２を介
して共有バス７００に接続されている。

【００１４】Ｉ／Ｏデバイス５００−１、５００−２、
５００−３は、割り込み線群６００−１を介してＩ／Ｏ
制御回路３００−１と直接接続されている。Ｉ／Ｏデバ
イス５００−４、５００−５、５００−６は、割り込み
線群６００−２を介してＩ／Ｏ制御部３００−２と直接
接続されている。

【００１５】図２を参照すると、本発明のマルチプロセ
ッサ割り込み制御システムにおけるプロセッサ制御部２
００−１は、プロセッサ入出力制御回路２１０を介し、
プロセッサ１００−１および共有バス７００とのデータ
入出力制御を行う。また、プロセッサ制御部２００−１
は、対応するプロセッサのＩＤ番号を格納するプロセッ
サＩＤレジスタ２２０、レジスタ群２６０および割り込
みペンディングカウンタ群２７０を有している。

【００１６】このレジスタ群２６０は、プロセッサが立
ち上げ時に初期化試験を正常に終了したことを示す初期
化試験正常終了フラグを格納するコネクトレジスタ２６
１、割り込み要因と対応した割り込みがハイレベルまた
はロウレベルのいずれのレベルかを表すレベル値を設定
する割り込みレベルレジスタ２６２およびプロセッサの
ペンディング中の割り込み処理の割り込み要因コードを
示す割り込みペンディングレジスタ２６３から構成され
る。

【００１７】割り込みペンディングカウンタ群２７０
は、ペンディング中の割り込み処理の数をカウントする
ものであり、割り込みのレベルに応じてハイレベルの割
り込み処理の数はハイレベル割り込みペンディングカウ
ンタ２７１に、ロウレベルの割り込み処理の数はロウレ
ベル割り込みペンディングカウンタ２７２にそれぞれ格
納される。

【００１８】また、プロセッサ制御部２００−１は、割
り込み受信制御回路２３０、割り込み要求発行制御回路
２４０および割り込み完了発行制御回路２５０を有して
いる。割り込み受信回路２３０は、共有バスから割り込
みの受信を行う。割り込み要求発行制御回路２４０は、
対応するプロセッサに対し、割り込みの要求を発行す
る。割り込み完了発行制御回路２５０は、対応するプロ
セッサから割り込み処理の終了通知を受け付け、共有バ
ス７００に対し割り込みが終了した旨の通知を発行す
る。

【００１９】Ｉ／Ｏ制御回路３００−１は、Ｉ／Ｏ入出
力制御回路３１０を介して共有バス７００およびローカ
ルバス４００−１とのデータの送受信を行う。

【００２０】Ｉ／Ｏ制御回路３００−１は、システム上
のプロセッサのペンディング中の割り込み数を格納する
プロセッサ割り込みペンディングレジスタ群３４０を有
している。プロセッサ割り込みペンディングレジスタ群
３４０は、プロセッサ割り込みハイレベルペンディング
レジスタ３４１とプロセッサ割り込みロウレベルペンデ
ィングレジスタ３４２とからなり、割り込みのレベルに
対応してハイレベルの割り込みペンディング数はプロセ
ッサ割り込みハイレベルペンディングレジスタ３４１
に、ロウレベルの割り込みペンディング数はプロセッサ
割り込みロウレベルペンディングレジスタ３４２にそれ
ぞれ格納される。

【００２１】さらに、Ｉ／Ｏ制御回路３００−１は、レ
ジスタ群３５０を有している。レジスタ群３５０は、シ
ステム上に接続され立ち上げ時に正常であったプロセッ
サのＩＤ番号を格納するプロセッサ接続情報レジスタ３
５１、各割り込み線群６００−１と割り込み要因コード
との対応が設定される割り込み要因コード設定レジスタ
３５２、各割り込み線群６００−１に対応づけられた割
り込みが優先的に通知されるプロセッサのＩＤ番号が格
納される割り込み優先通知レジスタ３５３および各割り
込み線に対応づけられた割り込みのレベル値が格納され
る割り込みレベル設定レジスタ３５４から構成される。

【００２２】さらに、Ｉ／Ｏデバイス制御回路３００−
１は、Ｉ／Ｏデバイスからの割り込みを制御するＩ／Ｏ
デバイス割り込み受け付け制御回路３２０、共有バス７
００を介して割り込みの発行を行う割り込み発行制御回
路３３０および共有バスから割り込み終了の通知を受信
する割り込み完了受信制御部３６０を有している。Ｉ／
Ｏデバイス割り込み受け付け制御回路３２０は割り込み
線群６００−１から割り込みを受け付ける。割り込み線
群６００−１は、割り込み線ＩＮＴ＃１、ＩＮＴ＃２お
よびＩＮＴ＃３からなる。

【００２３】図３を参照すると、割り込みレベルレジス
タ２６２は、各割り込みの要因コードに対応してレベル
値が設定されている。レベル値はハイとロウとからなり
早期に処理させたい要因コードにはハイレベルが設定さ
れる。

【００２４】図４を参照すると、割り込みペンディング
レジスタ２６３は、現在プロセッサがペンディング中の
割り込み要因コードに対応するビットに１が立てられて
いる。ペンディング中でない割り込み要因コードに対応
するビットは０が立てられている。

【００２５】図５を参照すると、プロセッサ割り込みハ
イレベルペンディングレジスタ３４１には、システムに
接続された各々のプロセッサのペンディング中にあるハ
イレベル割り込みの数が保持されている。ロウレベルの
割り込み数は、プロセッサ割り込みロウレベルペンディ
ングレジスタ３４２に同様に保持されている。

【００２６】図６、図７および図８を参照すると、割り
込み要因コード設定レジスタ３５２には割り込み線群６
００−１の割り込み線ＩＮＴ＃１、ＩＮＴ＃２およびＩ
ＮＴ＃３の各々に対応して、割り込み要因コードが格納
される。割り込み優先通知レジスタ３５３には、この各
割り込み線に対応して、優先通知プロセッサのＩＤ番号
が格納される。割り込みレベル設定レジスタ３５４に
は、この各割り込み線に対応して、割り込みのレベル値
が格納される。

【００２７】次に本発明の一実施例のマルチプロセッサ
割り込み制御システムの動作について図面を用いて詳細
に説明する。

【００２８】図１および図２を参照すると、マルチプロ
セッサ割り込み制御システムの立ち上げ時において、初
期化試験を正常に終了した各々のプロセッサは、各自の
プロセッサ制御部２００−１のコネクトレジスタ２６１
に初期化試験正常終了フラグを立てる。この処理より一
定時間の後、マスターとなるプロセッサが共有バスを介
して全てのプロセッサのプロセッサ制御部２００−１の
コネクトレジスタ２６１を読み込み、初期化試験におい
て異常終了または故障などで動作不能となったプロセッ
サを共有バスに接続されていないものとして縮退動作処
理し、プロセッサ接続情報を生成する。このプロセッサ
接続情報を共有バスに接続された全てのＩ／Ｏ制御部３
００−１および３００−２に通知し、この通知を受け取
ったＩ／Ｏ制御部３００−１および３００ー２はプロセ
ッサ接続情報レジスタ３５１にプロセッサ接続情報を書
き込む。

【００２９】その後、マスタープロセッサのファームウ
ェア等が割り込み要因コードとプロセッサへ割り込みを
通知する際の割り込みレベルとの対応を割り込みレベル
レジスタ２６２に設定する。また、割り込み要因をＩ／
Ｏデバイス５００−１、・・・、５００−３からの割り
込み線群６００−１の各々の線毎に対応づけて割り込み
要因コード設定レジスタ３５２に設定する。プロセッサ
の割り込み負荷が全てのプロセッサにおいて等しい場合
に、優先して割り込みを通知するプロセッサのＩＤ番号
を割り込み線群６００−１の各々の線毎に対応づけて割
り込み優先通知レジスタに設定する。さらに、割り込み
線群６００−１と割り込みのレベル値ハイおよびロウの
対応を割り込みレベルレジスタ３３４に設定する。

【００３０】各割り込み要因の相互の割り込みレベルの
相対関係は、割り込みレベルレジスタ２６２と割り込み
レベル設定レジスタ３５４とにおいて矛盾しないように
設定する。すなわち、図８に示すように割り込みレベル
設定レジスタ３５４において割り込み線ＩＮＴ＃１がハ
イレベル、ＩＮＴ＃２とＩＮＴ＃３とがロウレベルに設
定されている。これら各割り込み線は図６に示される割
り込み要因コード設定レジスタ３５２の内容より、ＩＮ
Ｔ＃１が割り込み要因コード１２に、ＩＮＴ＃２が割り
込み要因コード１３に、ＩＮＴ＃３が割り込み要因コー
ド１４に設定されているから、割り込み要因コード１２
はハイレベル、割り込み要因コード１３と１４とはロウ
レベル割り込みであることになる。これより図３に示す
ように割り込みレベルレジスタ２６２において、割り込
み要因コード１２はハイレベルに、割り込み要因コード
１３および１４はロウレベルに設定される。

【００３１】次に、接続されている全てのプロセッサ制
御部２００−１、・・・、２００−４のハイレベル割り
込みペンディングカウンタ２７１およびロウレベル割り
込みペンディングカウンタ２７２をそれぞれ初期値０に
設定する。また、接続されている全てのＩ／Ｏ制御部３
００−１および３００−２のプロセッサ割り込みハイレ
ベルペンディングレジスタ３４１およびプロセッサ割り
込みロウレベルペンディングレジスタ３４２を初期値０
にそれぞれ設定する。

【００３２】図１および図２を参照すると、Ｉ／Ｏ制御
部３００−１は、Ｉ／Ｏデバイス５００−１、・・・、
５００−３から割り込み線群６００−１を介して複数の
割り込みの通知を受ける。この割り込みの通知は、Ｉ／
Ｏデバイス割り込み受付制御部３２０に受け付けられ
る。Ｉ／Ｏデバイス割り込み受付制御部３２０は、割り
込みレベル設定レジスタ３５４を参照して、この割り込
みの通知のうち割り込みレベルの高い割り込み線からの
割り込みを受け付ける。割り込みレベルが同じレベルで
ある場合は、ラウンドロビン等のような制御を行い、受
け付ける割り込みを決定する。Ｉ／Ｏデバイス割り込み
受付制御部３２０は、受け付けた割り込みの割り込み要
因コードを割り込み要因設定レジスタ３６２から読み込
み、この割り込み要因コードと割り込みレベルとを割り
込み発行制御部３３０へ通知する。

【００３３】図２、図９および図１２を参照すると割り
込み発行制御部３３０は、受け取った割り込みレベルに
対応したプロセッサ割り込みペンディングレジスタ群３
４０から各プロセッサのペンディング割り込み数を読み
込む（ステップ９２）。すなわち、割り込みのレベルが
ハイレベルであれば、プロセッサ割り込みハイレベルペ
ンディングレジスタ３４１から、割り込みのレベルがロ
ウレベルであればプロセッサ割り込みロウレベルペンデ
ィングレジスタ３４２から各プロセッサのペンディング
割り込み数を読み込む。このペンディング割り込み数が
全てのプロセッサについて等しいか否かを判定し（ステ
ップ９３）、等しくない場合は、このペンディング割り
込み数の最も小さいプロセッサであり、かつプロセッサ
動作レジスタ３５１から正常動作中であることが確認さ
れるプロセッサのＩＤ番号を決定する（ステップ９
４）。全てのプロセッサのペンディング割り込み数が等
しい場合は、割り込み優先通知レジスタ３５３から優先
的に通知する優先プロセッサのＩＤ番号を読み込む（ス
テップ９５）。この優先プロセッサが縮退動作処理され
ているか否かを判定し（ステップ９６）、縮退動作処理
されていない場合にはこの優先プロセッサを割り込みプ
ロセッサと決定する（ステップ９７）。優先プロセッサ
が縮退動作処理されている場合には、優先プロセッサの
ＩＤ番号に１を加えステップ９６の動作に戻る。割り込
み通知先のプロセッサが決定すると、割り込み要因セッ
トトランザクション１０を生成し、Ｉ／Ｏ入出力制御回
路３１０を介して共有バス７００に送出する（ステップ
９９）。

【００３４】図２および図１０を参照すると、プロセッ
サ制御部２００−１では、割り込み受信制御部２３０が
共有バス７００を監視し、自プロセッサ部２００−１に
接続されているプロセッサ１００−１に対する割り込み
要因セットトランザクション１０を受信する（ステップ
１０１）。このトランザクションの割り込み要因コード
１１から割り込みペンディングレジスタ２６３の対応す
るビットを立てる（ステップ１０２）。割り込みレベル
レジスタ２６２を参照し、このトランザクション１０の
割り込み要求コード１１に対応するレベル値を読み込み
（ステップ１０３）、対応するレベルの割り込みペンデ
ィングカウンタ群２７０をインクリメントする（ステッ
プ１０４）。すなわち、レベル値がハイレベルであると
きは、ハイレベル割り込みペンディングカウンタ２７１
を、ロウレベルであるときは、ロウレベル割り込みペン
ディングカウンタ２７２をインクリメントする。ステッ
プ１０１に戻り、以降次々と割り込みを受け付け、その
都度割り込みペンディングカウンタ群２７０をインクリ
メントする。

【００３５】割り込み要求発行制御部２４０は、割り込
みペンディングレジスタ２６３を監視し、割り込みレベ
ルの高いものから順次プロセッサへ割り込みコマンドを
発行する。

【００３６】図２および図１１を参照すると、プロセッ
サ１００−１は、ある割り込み要因の処理を終えると、
プロセッサ制御部２００−１に対し完了通知を送出す
る。この完了通知は、プロセッサ制御部２００−１の割
り込み完了制御部２５０が受け取る（ステップ１１
１）。この完了した割り込みの割り込み要因コードに対
応する割り込みペンディングレジスタ２６３のビットに
０を立てる（ステップ１１２）。また、この割り込み要
因コードに対応するレベル値を割り込みレベルレジスタ
２６２から読み取り（ステップ１１３）、このレベル値
に対応する割り込みペンディングカウンタ群２７０をデ
クリメントする（ステップ１１４）。すなわち、レベル
値がハイレベルであるときは、ハイレベル割り込みペン
ディングカウンタ２７１を、ロウレベルであるときは、
ロウレベル割り込みペンディングカウンタ２７２をデク
リメントする。また、デクリメント後の割り込みペンデ
ィングカウンタ２７１および２７２の値を用いて割り込
み要因クリアトランザクション２０を生成し（ステップ
１１５）、プロセッサ入出力制御回路２１０を介して共
有バス７００に送出する（ステップ１１６）。

【００３７】図２および図１２を参照すると、Ｉ／Ｏ制
御部３００−１、３００−２は、各割り込み完了通知受
信制御部３６０が共有バス７００上の割り込み要因クリ
アトランザクション２０を常に監視し、受信する。受信
した割り込み要因クリアトランザクション２０のトラン
ザクション発行元プロセッサ情報２２、ハイレベルペン
ディング数２４およびロウレベルペンディング数２５か
ら、自Ｉ／Ｏ制御部３００−１内のプロセッサ割り込み
ペンディングレジスタ群３４０の該当レベルの該当プロ
セッサＩＤ番号に対応するペンディング数を更新する。
また、割り込み要因クリアトランザクションのクリア通
知先情報２３が自Ｉ／Ｏ制御部を示しているかを判定
し、自Ｉ／Ｏ制御部３００−１を示している場合は、そ
の割り込みの発行元であるＩ／Ｏデバイスに対する割り
込み要因のクリア処理を行う。

【００３８】このように、本発明の一実施例であるマル
チプロセッサ割り込み制御システムでは、プロセッサ制
御部２００−１、・・・、２００−４に割り込みペンデ
ィング数を格納する割り込みペンディングレジスタ２７
１および２７２を設け、各プロセッサ制御部２００−
１、・・・、２００−４から各々の割り込みペンディン
グ数をＩ／Ｏ制御部３００−１と３００−２とに通信す
るようにした。Ｉ／Ｏ制御部３００−１と３００−２と
の内部にこの各プロセッサの割り込みペンディング数が
格納されるプロセッサ割り込みハイレベルペンディング
レジスタ３４１およびプロセッサ割り込みロウレベルペ
ンディングレジスタ３４２を設け、常にこれらの値を更
新するようにした。これにより、Ｉ／Ｏ制御部３００−
１，３００−２が常に全プロセッサのペンディング中の
割り込み数を把握することができる。このため、最も割
り込み負荷の軽いプロセッサに対して割り込みを通知す
ることができ、割り込み負荷を均一に分散することがで
きる。

【００３９】

【発明の効果】以上の説明で明らかなように、本発明に
よると、複数のプロセッサ制御部の各々に割り込みペン
ディング数を格納する割り込みペンディングレジスタを
設け、各プロセッサ制御部から各々の割り込みペンディ
ング数をＩ／Ｏ制御部に通信するようにした。また、複
数のＩ／Ｏ制御部内の各々にこの各プロセッサの割り込
みペンディング数が格納されるプロセッサ割り込みハイ
ペンディングレジスタおよびプロセッサ割り込みロウレ
ベルペンディングレジスタを設け、常にこれらの値を更
新するようにした。これにより、各Ｉ／Ｏ制御部が常に
全プロセッサのペンディング中の割り込み数を把握する
ことができる。このため、最も割り込み負荷の軽いプロ
セッサに対して割り込みを通知することができ、割り込
み負荷を均一に分散することができる。また、大規模シ
ステムであっても高速に均一に割り込み負荷分散を実現
できる。

【図面の簡単な説明】

【図１】本発明のマルチプロセッサ割り込み制御システ
ムの一実施例の構成を示すブロック図である。

【図２】本発明の一実施例のプロセッサ制御回路および
Ｉ／Ｏデバイス制御回路を示すブロック図である。

【図３】本発明の一実施例の割り込みレベルレジスタ２
６２の内容を示す図である。

【図４】本発明の一実施例の割り込みペンディングレジ
スタ２６３の内容を示す図である。

【図５】本発明の一実施例のプロセッサ割り込みペンデ
ィングレジスタ群３４０の内容を示す図である。

【図６】本発明の一実施例の割り込み要因コード設定３
５２の内容を示す図である。

【図７】本発明の一実施例の割り込み優先通知レジスタ
３５３の内容を示す図である。

【図８】本発明の一実施例の割り込みレベル設定レジス
タ３５４の内容を示す図である。

【図９】本発明の一実施例の割り込み発行制御回路３３
０の動作の流れを示す図である。

【図１０】本発明の一実施例の割り込み要求発行制御回
路２４０の動作の流れを示す図である。

【図１１】本発明の一実施例の割り込み完了発行制御回
路２５０の動作の流れを示す図である。

【図１２】本発明の一実施例の割り込み要因セットトラ
ンザクションおよび割り込み要因クリアトランザクショ
ンを示す図である。

【符号の説明】

１００−１、・・・、１００−４ プロセッサ ２００−１、・・・、２００−４ プロセッサ制御回路 ３００−１、３００−２ Ｉ／Ｏ制御回路 ４００−１、４００−２ ローカルバス ５００−１、・・・、５００−６ Ｉ／Ｏデバイス ６００−１、６００−２ 割り込み線 ７００ 共有バス

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数のＩ／Ｏデバイスからの複数のプロ
   セッサに対する割り込み線を介した割り込み要求を分散
   するマルチプロセッサ割り込み制御システムにおいて、 前記複数のプロセッサの各々に対応づけられたプロセッ
   サ制御手段と、 前記複数のＩ／Ｏデバイスの各々から前記割り込み線を
   介して割り込みを受け付けるＩ／Ｏデバイス制御手段と
   を含み、 前記プロセッサ制御手段は、対応づけられたプロセッサ
   の割り込み負荷の軽重を前記Ｉ／Ｏデバイス制御手段に
   通知する手段を含み、 前記Ｉ／Ｏデバイス制御手段は、前記トランザクション
   の内容から、現在最も割り込み負荷の軽いプロセッサに
   対する割り込み要求の送出制御を行う手段とを含むこと
   を特徴とするマルチプロセッサ割り込み制御システム。
2. 【請求項２】 前記プロセッサ制御手段は、割り込みの
   要因に対応づけられた割り込みのレベルを格納する割り
   込みレベルレジスタと、 割り込みのレベルに応じてペンディング中の割り込み数
   をカウントするカウンタと、 前記Ｉ／Ｏデバイス制御手段からの割り込み要求を受け
   取り、該要求に含まれる割り込み要因コードに対応した
   前記割り込みレベルレジスタに格納された割り込みレベ
   ルから前記カウンタの該当するレベルをインクリメント
   する割り込み受信制御手段と、 割り込み完了時に前記カウンタの内容を前記Ｉ／Ｏデバ
   イス制御手段に通知する割り込み完了発行制御手段とを
   含むことを特徴とする請求項１記載のマルチプロセッサ
   割り込み制御システム。
3. 【請求項３】 前記プロセッサ制御手段は、割り込みの
   要因に対応づけられた割り込みのペンディング数を格納
   する割り込みペンディングレジスタと、 前記割り込みレベルレジスタの内容と前記割り込みペン
   ディングレジスタの内容とからプロセッサに送出する割
   り込みを決定し、送出制御を行う割り込み要求発行制御
   手段とを含むことを特徴とする請求項２記載のマルチプ
   ロセッサ割り込み制御システム。
4. 【請求項４】 前記Ｉ／Ｏデバイス制御手段は、割り込
   みのレベルに応じて複数のプロセッサの各々のペンディ
   ング数を格納するプロセッサ割り込みペンディングレジ
   スタと、 前記トランザクションを受け付け、該トランザクション
   の内容から前記プロセッサ割り込みペンディングレジス
   タの内容を更新制御する割り込み完了通知受信制御手段
   とを含むことを特徴とする請求項１記載のマルチプロセ
   ッサ割り込み制御システム。
5. 【請求項５】 前記Ｉ／Ｏデバイス制御手段は、前記プ
   ロセッサ割り込みペンディングレジスタより得られる割
   り込みレベルが全プロセッサに対して等しい際に優先的
   に割り込みを通知するプロセッサのＩＤ番号が格納され
   る割り込み優先通知レジスタと、 この割り込み優先通知レジスタの内容と前記プロセッサ
   割り込みペンディングレジスタの内容とから、現在最も
   負荷の軽いプロセッサに対する割り込み要求の送出制御
   を行う割り込み発行制御手段とを含むことを特徴とする
   請求項４記載のマルチプロセッサ割り込み制御システ
   ム。
6. 【請求項６】 前記Ｉ／Ｏデバイス制御手段は、前記複
   数の割り込み線の各々に対応づけられた割り込みレベル
   が格納される割り込みレベル設定レジスタと、 前記複数の割り込み線の各々から割り込みを受け付ける
   際に、前記割り込みレベル設定レジスタの内容から受け
   付ける割り込みを決定する割り込み受け付け制御手段を
   含むことを特徴とする請求項１記載のマルチプロセッサ
   割り込み制御システム。