JPH09162376A - 誘電体分離基板の製造方法 - Google Patents
誘電体分離基板の製造方法Info
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- JPH09162376A JPH09162376A JP7319867A JP31986795A JPH09162376A JP H09162376 A JPH09162376 A JP H09162376A JP 7319867 A JP7319867 A JP 7319867A JP 31986795 A JP31986795 A JP 31986795A JP H09162376 A JPH09162376 A JP H09162376A
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Abstract
(57)【要約】
【課題】分離溝での分離耐圧の低下を防止する。
【解決手段】支持基板１上に第１絶縁膜２および半導体
層３を積層し、該半導体層３の主面にバッファ層となる
第２絶縁膜４を積層し、第１絶縁膜に到達するトレンチ
９を半導体層３に形成し、分離溝であるトレンチ９に第
６絶縁膜１０を形成し、このトレンチ９を充填層１１で
埋める。半導体層３のコーナー部４０は第６絶縁膜１０
で被覆されるため分離耐圧の低下は起こらない。
層３を積層し、該半導体層３の主面にバッファ層となる
第２絶縁膜４を積層し、第１絶縁膜に到達するトレンチ
９を半導体層３に形成し、分離溝であるトレンチ９に第
６絶縁膜１０を形成し、このトレンチ９を充填層１１で
埋める。半導体層３のコーナー部４０は第６絶縁膜１０
で被覆されるため分離耐圧の低下は起こらない。
Description
【０００１】
【発明の属する技術分野】この発明は、低耐圧駆動の制
御回路と高耐圧素子を１チップ内に集積するパワーＩＣ
および複数の高耐圧素子を１チップ内に集積する半導体
装置を形成する誘電体分離基板の製造方法に関する。
御回路と高耐圧素子を１チップ内に集積するパワーＩＣ
および複数の高耐圧素子を１チップ内に集積する半導体
装置を形成する誘電体分離基板の製造方法に関する。
【０００２】
【従来の技術】従来の誘電体分離基板の製造方法を工程
順に図１４から図２０まで示す。支持基板３１上に第１
絶縁膜３２を介して半導体層３３を有するＳＯＩ（Sili
con on insulator) 基板にエッチングマスク層３４を形
成し、図示されていないフォトレジストを用いてパター
ンニング（ここではフォトレジストのエッチングも含
む）を行い、エッチングマスク層３４を開口する（図１
４）。これをマスクとして半導体層３３表面から第１絶
縁膜３２に到達する分離溝となるトレンチ３５をリアク
ティブイオンエッチング（ＲＩＥ）法（ドライエッチン
グ法）により形成する（図１５）。このとき半導体層３
３の厚さは１０μｍ程度でトレンチ３５の溝幅は２〜６
μｍである。次にエッチングマスク層３４をフッ化水素
酸水溶液で除去する（図１６）。このときトレンチ３５
の底部の第１絶縁膜３２も若干エッチングされるがこの
図では省略した。この後、熱酸化により２回目の絶縁膜
である第８絶縁膜３６（後述の実施例の第６絶縁膜１０
に相当する）を形成し（図１７）、充填層３７によりト
レンチ３５内を充填する（図１８）。この際、トレンチ
３５部以外の第８絶縁膜３６上にも充填層３７が被着す
る。第８絶縁層３６の厚さは１μｍであり、充填層３７
には多結晶シリコンが用いられ、その厚さは１〜３．５
μｍである。さらに、プラズマエッチング法により、表
面に被着した充填層３７をエッチバック（エッチングで
除去する）して第８絶縁膜３６を露出させる（図１
９）。その後パターンニングされたフォトレジストをマ
スクとしてフッ化水素酸水溶液でトレンチ３５部とその
近傍の第８絶縁膜３６を残留させ、それ以外の領域の第
８絶縁膜３５を除去し、素子形成領域の半導体層３３を
露出させ誘電体分離基板が完成する（図２０）。
順に図１４から図２０まで示す。支持基板３１上に第１
絶縁膜３２を介して半導体層３３を有するＳＯＩ（Sili
con on insulator) 基板にエッチングマスク層３４を形
成し、図示されていないフォトレジストを用いてパター
ンニング（ここではフォトレジストのエッチングも含
む）を行い、エッチングマスク層３４を開口する（図１
４）。これをマスクとして半導体層３３表面から第１絶
縁膜３２に到達する分離溝となるトレンチ３５をリアク
ティブイオンエッチング（ＲＩＥ）法（ドライエッチン
グ法）により形成する（図１５）。このとき半導体層３
３の厚さは１０μｍ程度でトレンチ３５の溝幅は２〜６
μｍである。次にエッチングマスク層３４をフッ化水素
酸水溶液で除去する（図１６）。このときトレンチ３５
の底部の第１絶縁膜３２も若干エッチングされるがこの
図では省略した。この後、熱酸化により２回目の絶縁膜
である第８絶縁膜３６（後述の実施例の第６絶縁膜１０
に相当する）を形成し（図１７）、充填層３７によりト
レンチ３５内を充填する（図１８）。この際、トレンチ
３５部以外の第８絶縁膜３６上にも充填層３７が被着す
る。第８絶縁層３６の厚さは１μｍであり、充填層３７
には多結晶シリコンが用いられ、その厚さは１〜３．５
μｍである。さらに、プラズマエッチング法により、表
面に被着した充填層３７をエッチバック（エッチングで
除去する）して第８絶縁膜３６を露出させる（図１
９）。その後パターンニングされたフォトレジストをマ
スクとしてフッ化水素酸水溶液でトレンチ３５部とその
近傍の第８絶縁膜３６を残留させ、それ以外の領域の第
８絶縁膜３５を除去し、素子形成領域の半導体層３３を
露出させ誘電体分離基板が完成する（図２０）。
【０００３】
【発明が解決しようとする課題】図２０に示す第８絶縁
膜３６の除去工程において、フォトレジストによりトレ
ンチ３５上部を被覆し、この領域の第８絶縁膜３６を残
さなければならない。しかし、フォトレジストと第８絶
縁膜３６との密着性が必ずしも良好でないため、フッ化
水素酸水溶液でエッチングすると、フォトレジストと第
８絶縁膜３６との界面からエッチング液が浸透し、第８
絶縁層３６はエッチングされ半導体層３３の表面とトレ
ンチ３５の上部の半導体層３３のコーナー部４０（円
内）が露出してしまう（図２１）。このためトレンチ３
５で分離された対向する半導体層３３間の絶縁耐圧すな
わち分離耐圧が低下する不都合が生じる。実験によれ
ば、コーナー部４０が第８絶縁膜３６で被覆される場合
に比べ、露出していると分離耐圧は７００Ｖから４００
Ｖ以下へと低下する。高耐圧素子と低耐圧の制御回路を
１チップに集積する場合、この分離耐圧の低下により、
高耐圧化が困難であり、また本来必要としていた制御回
路の機能が得られなくなり、信頼性の低下を招くという
不都合が生じる。
膜３６の除去工程において、フォトレジストによりトレ
ンチ３５上部を被覆し、この領域の第８絶縁膜３６を残
さなければならない。しかし、フォトレジストと第８絶
縁膜３６との密着性が必ずしも良好でないため、フッ化
水素酸水溶液でエッチングすると、フォトレジストと第
８絶縁膜３６との界面からエッチング液が浸透し、第８
絶縁層３６はエッチングされ半導体層３３の表面とトレ
ンチ３５の上部の半導体層３３のコーナー部４０（円
内）が露出してしまう（図２１）。このためトレンチ３
５で分離された対向する半導体層３３間の絶縁耐圧すな
わち分離耐圧が低下する不都合が生じる。実験によれ
ば、コーナー部４０が第８絶縁膜３６で被覆される場合
に比べ、露出していると分離耐圧は７００Ｖから４００
Ｖ以下へと低下する。高耐圧素子と低耐圧の制御回路を
１チップに集積する場合、この分離耐圧の低下により、
高耐圧化が困難であり、また本来必要としていた制御回
路の機能が得られなくなり、信頼性の低下を招くという
不都合が生じる。
【０００４】この発明の目的は、前記の課題を解決し
て、設計通りの分離耐圧が得られ、高信頼性の半導体装
置を製作できる誘電体分離基板の製造方法を提供するこ
とにある。
て、設計通りの分離耐圧が得られ、高信頼性の半導体装
置を製作できる誘電体分離基板の製造方法を提供するこ
とにある。
【０００５】
【課題を解決するための手段】前記の目的を達成するた
めに、支持基板上に第１絶縁膜および半導体層が積層さ
れ、該半導体層の主面にバッファ層となる第２絶縁膜、
半導体層を酸化から防ぐ耐酸化層となる第３絶縁膜、エ
ッチングストップ層となる第４絶縁膜および素子形成の
平面領域を規定する素子領域規定層をそれぞれ積層する
前工程と、後工程で素子を形成する領域に素子領域規定
層を残留させる工程と、第４絶縁膜上および素子領域規
定層上にエッチングマスク層となる第５絶縁膜を被覆す
る工程と、半導体層に分離溝を形成するために第５絶縁
膜、第４絶縁膜、第３絶縁膜および第２絶縁膜のそれぞ
れを貫通する孔を開ける工程と、第１絶縁膜に到達する
分離溝を半導体層に形成する工程と、第５絶縁膜を除去
する工程と、素子領域規定層をマスクとして第３絶縁膜
を除去する工程と、分離溝の側壁と第２絶縁膜露出部と
に第６絶縁膜を形成するための工程と、分離溝を埋める
ための充填層を堆積する工程と、分離溝に充填層を残留
させる工程とを含む工程とする。
めに、支持基板上に第１絶縁膜および半導体層が積層さ
れ、該半導体層の主面にバッファ層となる第２絶縁膜、
半導体層を酸化から防ぐ耐酸化層となる第３絶縁膜、エ
ッチングストップ層となる第４絶縁膜および素子形成の
平面領域を規定する素子領域規定層をそれぞれ積層する
前工程と、後工程で素子を形成する領域に素子領域規定
層を残留させる工程と、第４絶縁膜上および素子領域規
定層上にエッチングマスク層となる第５絶縁膜を被覆す
る工程と、半導体層に分離溝を形成するために第５絶縁
膜、第４絶縁膜、第３絶縁膜および第２絶縁膜のそれぞ
れを貫通する孔を開ける工程と、第１絶縁膜に到達する
分離溝を半導体層に形成する工程と、第５絶縁膜を除去
する工程と、素子領域規定層をマスクとして第３絶縁膜
を除去する工程と、分離溝の側壁と第２絶縁膜露出部と
に第６絶縁膜を形成するための工程と、分離溝を埋める
ための充填層を堆積する工程と、分離溝に充填層を残留
させる工程とを含む工程とする。
【０００６】この分離溝に充填層を残留させる工程の後
に、充填層の表面を酸化する工程と、第３絶縁膜および
第４絶縁膜とを除去する工程とを追加してもよい。前記
の半導体層が単結晶シリコンで形成され、第２絶縁膜お
よび第４絶縁膜が酸化シリコン膜で形成され、第３絶縁
膜が窒化シリコン膜で形成され、素子領域規定層および
充填層が多結晶シリコンで形成されるとよい。
に、充填層の表面を酸化する工程と、第３絶縁膜および
第４絶縁膜とを除去する工程とを追加してもよい。前記
の半導体層が単結晶シリコンで形成され、第２絶縁膜お
よび第４絶縁膜が酸化シリコン膜で形成され、第３絶縁
膜が窒化シリコン膜で形成され、素子領域規定層および
充填層が多結晶シリコンで形成されるとよい。
【０００７】この製造方法を採用することで、前記の半
導体層のコーナー部は第６絶縁膜で確実に被覆でき、分
離溝部での分離耐圧の低下を防止できる。
導体層のコーナー部は第６絶縁膜で確実に被覆でき、分
離溝部での分離耐圧の低下を防止できる。
【０００８】
【発明の実施の形態】図１から図１２まではこの発明の
一実施例の製造方法で、工程順に示す。支持基板１上に
第１絶縁膜２を介して形成した半導体層３の主表面上に
バッファ層となる第２絶縁膜４、半導体層を酸化から防
ぐ耐酸化層となる第３絶縁膜５、エッチングストップ層
となる第４絶縁膜６および素子形成の平面領域を規定す
る素子領域規定層７をそれぞれ積層する（図１）。この
実施例においては支持基板１に単結晶シリコン板を用
い、半導体層３は単結晶シリコンで１０μｍの厚みに形
成され、第１絶縁膜２は酸化シリコンで２μｍの厚さに
形成され、第２絶縁膜４は酸化シリコンで３５ｎｍの厚
さに形成され、第３絶縁膜５は窒化シリコンを減圧ＣＶ
Ｄ法で０．１２μｍの厚さに堆積させて形成され、第４
絶縁膜６は酸化シリコンを減圧ＣＶＤ法で０．１２μｍ
の厚さに堆積させて形成され、素子領域規定層７は多結
晶シリコンを減圧ＣＶＤ法で０．３μｍの厚さに堆積さ
せて形成される。
一実施例の製造方法で、工程順に示す。支持基板１上に
第１絶縁膜２を介して形成した半導体層３の主表面上に
バッファ層となる第２絶縁膜４、半導体層を酸化から防
ぐ耐酸化層となる第３絶縁膜５、エッチングストップ層
となる第４絶縁膜６および素子形成の平面領域を規定す
る素子領域規定層７をそれぞれ積層する（図１）。この
実施例においては支持基板１に単結晶シリコン板を用
い、半導体層３は単結晶シリコンで１０μｍの厚みに形
成され、第１絶縁膜２は酸化シリコンで２μｍの厚さに
形成され、第２絶縁膜４は酸化シリコンで３５ｎｍの厚
さに形成され、第３絶縁膜５は窒化シリコンを減圧ＣＶ
Ｄ法で０．１２μｍの厚さに堆積させて形成され、第４
絶縁膜６は酸化シリコンを減圧ＣＶＤ法で０．１２μｍ
の厚さに堆積させて形成され、素子領域規定層７は多結
晶シリコンを減圧ＣＶＤ法で０．３μｍの厚さに堆積さ
せて形成される。
【０００９】つぎにフォトレジストを用いたパターンニ
ングおよびドライエッチングにより素子を形成する領域
の半導体層３上の第４絶縁膜６表面に素子領域規定層７
を残留させる（図２）。分離溝となるトレンチを形成す
る際のエッチングマスクとなる第５絶縁膜８（エッチマ
スク層）は減圧ＣＶＤ法で１．５μｍの酸化シリコンを
堆積させて形成される（図３）。トレンチを形成する領
域９ａにフォトレジストを用いてパターンニングを施
し、第５絶縁膜８および第４絶縁膜６、第３絶縁膜５お
よび第２絶縁膜４をそれぞれリアクティブイオンエッチ
ング法（ＲＩＥ法）で開口する（図４）。このときの開
口幅は２μｍ程度である。
ングおよびドライエッチングにより素子を形成する領域
の半導体層３上の第４絶縁膜６表面に素子領域規定層７
を残留させる（図２）。分離溝となるトレンチを形成す
る際のエッチングマスクとなる第５絶縁膜８（エッチマ
スク層）は減圧ＣＶＤ法で１．５μｍの酸化シリコンを
堆積させて形成される（図３）。トレンチを形成する領
域９ａにフォトレジストを用いてパターンニングを施
し、第５絶縁膜８および第４絶縁膜６、第３絶縁膜５お
よび第２絶縁膜４をそれぞれリアクティブイオンエッチ
ング法（ＲＩＥ法）で開口する（図４）。このときの開
口幅は２μｍ程度である。
【００１０】つぎに開口した第５絶縁膜８をマスクとし
て第１絶縁膜２に到達するトレンチ９をリアクティブイ
オンエッチング法により形成する（図５）。この第５絶
縁膜８をフッ化水素酸水溶液またはドライエッチング法
で除去する（図６）。このとき素子領域規定層７直下以
外の第４絶縁膜６も除去する。つぎに素子領域規定層７
および第４絶縁膜６をマスクとして、１３０℃に加熱し
た熱燐酸溶液で第３絶縁膜５を除去し、素子形成領域に
のみ第３絶縁膜５を残留させる。その後リアクティブイ
オンエッチング法により素子領域規定層７を除去する
（図７）。このとき素子領域規定層７との選択性の低い
ドライエッチング条件を用い、第３絶縁膜５と素子領域
規定層７の両者を同時に除去してもよい。このとき第３
絶縁膜５の実質的なエッチングマスクは第４絶縁膜６と
して用いた酸化シリコン膜である。
て第１絶縁膜２に到達するトレンチ９をリアクティブイ
オンエッチング法により形成する（図５）。この第５絶
縁膜８をフッ化水素酸水溶液またはドライエッチング法
で除去する（図６）。このとき素子領域規定層７直下以
外の第４絶縁膜６も除去する。つぎに素子領域規定層７
および第４絶縁膜６をマスクとして、１３０℃に加熱し
た熱燐酸溶液で第３絶縁膜５を除去し、素子形成領域に
のみ第３絶縁膜５を残留させる。その後リアクティブイ
オンエッチング法により素子領域規定層７を除去する
（図７）。このとき素子領域規定層７との選択性の低い
ドライエッチング条件を用い、第３絶縁膜５と素子領域
規定層７の両者を同時に除去してもよい。このとき第３
絶縁膜５の実質的なエッチングマスクは第４絶縁膜６と
して用いた酸化シリコン膜である。
【００１１】つぎに熱酸化法により第３絶縁膜５が除去
された半導体層３に第６絶縁膜１０を選択的に形成する
（図８）。この第６絶縁膜１０の膜厚は０．８〜１．０
μｍである。トレンチ９部の空隙を埋め込むため、充填
層１１を０．５〜１．０μｍ堆積する（図９）。充填層
１１には段差被覆性の優れた減圧ＣＶＤ法による多結晶
シリコンを用いた。つぎにフォトレジストを用いたパタ
ーンニングによりトレンチ９部とその上部にのみ充填層
１１を残留させ、他の領域に被着した充填層１１を除去
する（図１０）。
された半導体層３に第６絶縁膜１０を選択的に形成する
（図８）。この第６絶縁膜１０の膜厚は０．８〜１．０
μｍである。トレンチ９部の空隙を埋め込むため、充填
層１１を０．５〜１．０μｍ堆積する（図９）。充填層
１１には段差被覆性の優れた減圧ＣＶＤ法による多結晶
シリコンを用いた。つぎにフォトレジストを用いたパタ
ーンニングによりトレンチ９部とその上部にのみ充填層
１１を残留させ、他の領域に被着した充填層１１を除去
する（図１０）。
【００１２】つぎに熱酸化法により前記残留の充填層１
１の上部を酸化し、第７絶縁膜１２を形成する（図１
１）。最後に表面の第４絶縁膜６をフッ化水素酸水溶液
またはドライエッチングにより除去し、さらに第３絶縁
膜５をドライエッチング法で除去する（図１２）。この
とき第７絶縁膜１２の表面層もエッチングされ薄くな
る。
１の上部を酸化し、第７絶縁膜１２を形成する（図１
１）。最後に表面の第４絶縁膜６をフッ化水素酸水溶液
またはドライエッチングにより除去し、さらに第３絶縁
膜５をドライエッチング法で除去する（図１２）。この
とき第７絶縁膜１２の表面層もエッチングされ薄くな
る。
【００１３】以降は素子形成工程に従い、例えば高耐圧
ＩＣを構成する各要素素子および配線を形成する（図１
３）。同図では一例としてｐチャネルＭＯＳＦＥＴ１７
とｎチャネルＭＯＳＦＥＴ１８が形成された図を示す。
ゲート電極１４上に層間絶縁膜１３を被覆し、金属電極
１５をソース領域上に形成し、これらの表面を最終保護
膜１６で被覆する。図示されていないがドレイン電極は
金属電極１５（ソース電極）と同じ側に形成される。
ＩＣを構成する各要素素子および配線を形成する（図１
３）。同図では一例としてｐチャネルＭＯＳＦＥＴ１７
とｎチャネルＭＯＳＦＥＴ１８が形成された図を示す。
ゲート電極１４上に層間絶縁膜１３を被覆し、金属電極
１５をソース領域上に形成し、これらの表面を最終保護
膜１６で被覆する。図示されていないがドレイン電極は
金属電極１５（ソース電極）と同じ側に形成される。
【００１４】以上説明したように、この発明の製造方法
では、第６絶縁膜１０を選択的に形成するため、前記で
説明した分離溝と隣接する半導体層のコーナー部４０
（図１２の円内）が露出することはなく、必ず第６絶縁
膜１０で被覆されているため、分離耐圧は設計通りの７
００Ｖが得られた。尚、この第６絶縁膜１０は半導体層
３に形成される要素素子の活性領域以外の領域を被覆す
る絶縁膜（例えば層間絶縁膜など）としても利用でき
る。
では、第６絶縁膜１０を選択的に形成するため、前記で
説明した分離溝と隣接する半導体層のコーナー部４０
（図１２の円内）が露出することはなく、必ず第６絶縁
膜１０で被覆されているため、分離耐圧は設計通りの７
００Ｖが得られた。尚、この第６絶縁膜１０は半導体層
３に形成される要素素子の活性領域以外の領域を被覆す
る絶縁膜（例えば層間絶縁膜など）としても利用でき
る。
【００１５】この実施例では誘電体分離基板を製造する
工程と、各要素素子形成の不純物拡散工程とを分けてい
るが、要素素子としての所望の拡散深さや表面濃度が得
られるならば、分離溝であるトレンチ９を形成する前
に、要素素子形成のための不純物をイオン注入する工程
を入れてもよい。
工程と、各要素素子形成の不純物拡散工程とを分けてい
るが、要素素子としての所望の拡散深さや表面濃度が得
られるならば、分離溝であるトレンチ９を形成する前
に、要素素子形成のための不純物をイオン注入する工程
を入れてもよい。
【００１６】
【発明の効果】この発明において、分離溝であるトレン
チ部の壁面とそれに隣接する半導体層のコーナー部に第
６絶縁膜を選択酸化法で形成することで、コーナー部が
確実に第６絶縁膜で被覆され、設計通りの分離耐圧を得
ることができる。そのため、この製造方法で製作された
誘電体分離基板を使用することで、高耐圧素子と低耐圧
の制御回路を１チップに集積する場合でも必要とする機
能が設計通りに得られ、半導体装置の高信頼化が図れ
る。また半導体装置の高耐圧化も可能となる。
チ部の壁面とそれに隣接する半導体層のコーナー部に第
６絶縁膜を選択酸化法で形成することで、コーナー部が
確実に第６絶縁膜で被覆され、設計通りの分離耐圧を得
ることができる。そのため、この製造方法で製作された
誘電体分離基板を使用することで、高耐圧素子と低耐圧
の制御回路を１チップに集積する場合でも必要とする機
能が設計通りに得られ、半導体装置の高信頼化が図れ
る。また半導体装置の高耐圧化も可能となる。
【図１】この発明の一実施例の製造方法を示す工程図
【図２】図１に続く製造方法を示す工程図
【図３】図２に続く製造方法を示す工程図
【図４】図３に続く製造方法を示す工程図
【図５】図４に続く製造方法を示す工程図
【図６】図５に続く製造方法を示す工程図
【図７】図６に続く製造方法を示す工程図
【図８】図７に続く製造方法を示す工程図
【図９】図８に続く製造方法を示す工程図
【図１０】図９に続く製造方法を示す工程図
【図１１】図１０に続く製造方法を示す工程図
【図１２】図１１に続く製造方法を示す工程図
【図１３】要素素子を形成した要部断面図
【図１４】従来の製造方法を示す工程図
【図１５】図１４に続く製造方法を示す工程図
【図１６】図１５に続く製造方法を示す工程図
【図１７】図１６に続く製造方法を示す工程図
【図１８】図１７に続く製造方法を示す工程図
【図１９】図１８に続く製造方法を示す工程図
【図２０】図１９に続く製造方法を示す工程図
【図２１】従来の製造方法で半導体層のコーナー部が露
出した図
出した図
１ 支持基板 ２ 第１絶縁膜 ３ 半導体層 ４ 第２絶縁膜 ５ 第３絶縁膜 ６ 第４絶縁膜 ７ 素子領域規定層 ８ 第５絶縁膜 ９ トレンチ １０ 第６絶縁膜 １１ 充填層 １２ 第７絶縁膜 １３ 層間絶縁膜 １４ ゲート電極 １５ 金属電極 １６ 最終保護膜 １７ ｐチャネルＭＯＳＦＥＴ １８ ｎチャネルＭＯＳＦＥＴ ３１ 支持基板 ３２ 第１絶縁膜 ３３ 半導体層 ３４ エッチングマスク層 ３５ トレンチ ３６ 第８絶縁膜 ３７ 充填層 ４０ 半導体層のコーナー部
Claims (3)
- 【請求項１】支持基板上に第１絶縁膜および半導体層が
積層され、該半導体層の主面にバッファ層となる第２絶
縁膜、半導体層を酸化から防ぐ耐酸化層となる第３絶縁
膜、エッチングストップ層となる第４絶縁膜および素子
形成の平面領域を規定する素子領域規定層をそれぞれ積
層する前工程と、後工程で素子を形成する領域に素子領
域規定層を残留させる工程と、第４絶縁膜上および素子
領域規定層上にエッチングマスク層となる第５絶縁膜を
被覆する工程と、半導体層に分離溝を形成するために第
５絶縁膜、第４絶縁膜、第３絶縁膜および第２絶縁膜の
それぞれを貫通する孔を開ける工程と、第１絶縁膜に到
達する分離溝を半導体層に形成する工程と、第５絶縁膜
を除去する工程と、素子領域規定層をマスクとして第３
絶縁膜を除去する工程と、分離溝の側壁と第２絶縁膜露
出部とに第６絶縁膜を形成するための工程と、分離溝を
埋めるための充填層を堆積する工程と、分離溝に充填層
を残留させる工程とを含むことを特徴とする誘電体分離
基板の製造方法。 - 【請求項２】分離溝に充填層を残留させる工程の後に、
充填層の表面を酸化する工程と、第３絶縁膜および第４
絶縁膜とを除去する工程とを含む請求項１記載の誘電体
分離基板の製造方法。 - 【請求項３】半導体層が単結晶シリコンで形成され、第
２絶縁膜および第４絶縁膜が酸化シリコン膜で形成さ
れ、第３絶縁膜が窒化シリコン膜で形成され、素子領域
規定層および充填層が多結晶シリコンで形成されること
を特徴とする請求項１記載の誘電体分離基板の製造方
法。
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|---|---|---|---|
| JP31986795A JP3588882B2 (ja) | 1995-12-08 | 1995-12-08 | 誘電体分離基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31986795A JP3588882B2 (ja) | 1995-12-08 | 1995-12-08 | 誘電体分離基板の製造方法 |
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|---|---|
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| JP31986795A Expired - Fee Related JP3588882B2 (ja) | 1995-12-08 | 1995-12-08 | 誘電体分離基板の製造方法 |
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|---|---|
| JP (1) | JP3588882B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2002523900A (ja) * | 1998-08-25 | 2002-07-30 | コミツサリア タ レネルジー アトミーク | 電子回路および基板中の少なくとも１つのパワー電子構成要素からなる集積電子回路の製造方法 |
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-
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