JPH09162709A - 半導体装置 - Google Patents

半導体装置

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JPH09162709A
JPH09162709A JP7315298A JP31529895A JPH09162709A JP H09162709 A JPH09162709 A JP H09162709A JP 7315298 A JP7315298 A JP 7315298A JP 31529895 A JP31529895 A JP 31529895A JP H09162709 A JPH09162709 A JP H09162709A
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JP
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mos transistor
transistor
electrode
output terminal
semiconductor device
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JP7315298A
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English (en)
Inventor
Tadaaki Yamauchi
忠昭 山内
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】 【課題】 高速出力動作を実現することが可能な半導体
装置を提供する。 【解決手段】 入力信号の０ＶからＶｃｃへの遷移時、
出力端子ＯＵＴＶｃｃをＮＭＯＳトランジスタ１０７を
介しＳＯＩ構造のＮＭＯＳトランジスタ１０３のボディ
電極Ｎ１にフィードバックさせ、ＮＭＯＳトランジスタ
１０３のしきい値電圧を下げ、ＮＭＯＳトランジスタ１
０３のボディ，ソース，ドレイン電極から成るｎｐｎ型
バイポーラトランジスタをオンし、入力信号のＶｃｃか
ら０Ｖへの遷移時は、出力端子ＯＵＴをＰＭＯＳトラン
ジスタ１０５を介しＳＯＩ構造のＰＭＯＳトランジスタ
１０１のボディ電極Ｎ２にフィードバックさせる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に、高速で動作するＳＯＩ（Silicon On Insulator）
構造のトランジスタで構成されたＣＭＯＳ回路を含む半
導体装置に関する。
【０００２】
【従来の技術】図９は、一般的なＳＯＩ構造のトランジ
スタの構造図である。
【０００３】図９を参照して、ＳＯＩ構造のトランジス
タ７００は、シリコン基板７０１上に埋込絶縁層７０３
が形成され、さらにその上にトランジスタ７０５が形成
されている。トランジスタ７０５は、チャネルが形成さ
れるボディ領域（基板）７１１がソース電極およびドレ
イン電極７０７，７０９に挟まれて形成され、ボディ領
域７１１上にゲート酸化膜７１３が形成され、さらに、
ゲート酸化膜７１３上にゲート電極７１５が形成されて
いる。
【０００４】図９に示したようなＳＯＩ構造のＰチャネ
ルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと
略す）およびＮチャネルＭＯＳトランジスタ（以下、Ｎ
ＭＯＳトランジスタと略す）を用いて、従来からインバ
ータなどのＣＭＯＳ回路を含む半導体装置が構成されて
いる。
【０００５】図１０は、従来の半導体装置の一例を示す
回路図である。図１０を参照して、半導体装置１０００
は、図９に示したＳＯＩ構造のＰＭＯＳトランジスタ１
００１，ＮＭＯＳトランジスタ１００３とを含む。キャ
パシタＣL は出力端子ＯＵＴの寄生容量である。
【０００６】ＰＭＯＳトランジスタ１００１のソース電
極とボディ（基板）電極Ｄとは外部電源に接続され、ゲ
ート電極は入力端子ＩＮに接続され、ドレイン電極は出
力端子ＯＵＴに接続されている。ＮＭＯＳトランジスタ
１００３のソース電極とボディ電極Ｅとは接地され、ゲ
ート電極は入力端子ＩＮに接続され、ドレイン電極は出
力端子ＯＵＴに接続されている。
【０００７】従来の半導体装置では、この半導体装置１
０００のように、ＰＭＯＳトランジスタ１００１のボデ
ィ電極Ｄは外部電源から供給される外部電源電圧Ｖｃｃ
に固定され、ＮＭＯＳトランジスタ１００３のボディ電
極Ｅはグラウンドに固定されていた。または、ボディ電
極Ｄ，Ｅともにフローティングの状態であった。
【０００８】図１１は、図１０の半導体装置１０００の
動作を示すタイミングチャートである。
【０００９】図１１を用いて図１０の半導体装置１００
の動作を説明する。図１１を参照して、時刻ｔ１以前、
入力端子ＩＮから入力される入力信号が０Ｖの場合、出
力端子ＯＵＴの電圧はＰＭＯＳトランジスタ１００１が
オンしているので、Ｖｃｃレベルになっている。
【００１０】ここで、時刻ｔ１に入力端子ＩＮから入力
される入力信号が０Ｖから外部電源電圧Ｖｃｃになる
と、ＰＭＯＳトランジスタ１００１はオフし、ＮＭＯＳ
トランジスタ１００３がオンする。時刻ｔ１以降、図１
１のように出力端子ＯＵＴの電位は次第に降下し、０Ｖ
に放電される。
【００１１】次に、時刻ｔ２に入力端子ＩＮからの入力
信号が外部電源電圧Ｖｃｃから０Ｖになると、ＮＭＯＳ
トランジスタ１００３はオフし、ＰＭＯＳトランジスタ
１００１がオンする。時刻ｔ２以降、ＰＭＯＳトランジ
スタ１００１を介して外部電源からＶｃｃレベルが出力
端子ＯＵＴに与えられ、次第に出力端子ＯＵＴの電位は
上昇し、Ｖｃｃレベルとなる。
【００１２】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置は、ＳＯＩ構造のＰＭＯＳトランジスタのし
きい値電圧ＶｔｈｐやＮＭＯＳトランジスタのしきい値
電圧Ｖｔｈｎの大きさが大きいと、入力端子ＩＮに入力
信号が入力されてから出力端子ＯＵＴに所定の電圧が出
力されるまでの遅延時間が大きくなるという問題点があ
った。
【００１３】本発明は以上のような問題点を解決するた
めになされたもので、入力端子に入力信号が入力されて
から出力端子に所定の電圧が出力されるまでの遅延時間
を短くすることにより、高速出力動作を実現することが
可能な半導体装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】請求項１に係る半導体装
置は、絶縁層と、絶縁層上に形成され一方導通電極が外
部電源に接続され他方導通電極が出力端子に接続され入
力信号に応答して第１のタイミングでオンする第１のＭ
ＯＳトランジスタと、絶縁層上に形成され一方導通電極
が接地され他方導通電極が出力端子に接続され入力信号
に応答して第１のタイミングと異なる第２のタイミング
でオンする第２のＭＯＳトランジスタと、入力信号に応
答して第１のタイミングで第１のＭＯＳトランジスタの
基板と出力端子とを接続する第１のスイッチング手段
と、入力信号に応答して第２のタイミングで第２のＭＯ
Ｓトランジスタの基板と出力端子とを接続する第２のス
イッチング手段とを備えたものである。
【００１５】請求項２に係る半導体装置は、請求項１の
半導体装置において、第１のスイッチング手段は第３の
ＭＯＳトランジスタであり、第２のスイッチング手段は
第４のＭＯＳトランジスタであって、第３のＭＯＳトラ
ンジスタは一方導通電極が第１のＭＯＳトランジスタの
基板に接続され他方導通電極が出力端子に接続され第１
のタイミングでオンし、第４のＭＯＳトランジスタは一
方電極が第２のＭＯＳトランジスタの基板に接続され他
方導通電極が出力端子に接続され第２のタイミングでオ
ンする。
【００１６】請求項３に係る半導体装置は、請求項２の
半導体装置において、第１のＭＯＳトランジスタは第１
のＰチャネルＭＯＳトランジスタであり、第２のＭＯＳ
トランジスタは第２のＮチャネルＭＯＳトランジスタで
あり、第３のＭＯＳトランジスタは第３のＰチャネルＭ
ＯＳトランジスタであり、第４のＭＯＳトランジスタは
第４のＮチャネルＭＯＳトランジスタである。
【００１７】請求項４に係る半導体装置は、請求項２の
半導体装置において、第１のＭＯＳトランジスタは第１
のＰチャネルＭＯＳトランジスタであり、第２のＭＯＳ
トランジスタは第２のＮチャネルＭＯＳトランジスタで
あり、第３のＭＯＳトランジスタは第３のＮチャネルＭ
ＯＳトランジスタであり、第４のＭＯＳトランジスタは
第４のＰチャネルＭＯＳトランジスタである。
【００１８】請求項５に係る半導体装置は、請求項３の
半導体装置において、一方電極が入力端子に接続され他
方電極が第３のＰチャネルＭＯＳトランジスタのゲート
電極に接続された第１のキャパシタと、一方電極が入力
端子に接続され他方電極が第４のＮチャネルＭＯＳトラ
ンジスタのゲート電極に接続された第２のキャパシタ
と、第１のキャパシタの他方電極と第３のＰチャネルＭ
ＯＳトランジスタのゲート電極との間に接続され第３の
ＰチャネルＭＯＳトランジスタの動作前に予め第３のＰ
チャネルＭＯＳトランジスタのゲート電極を第３のＰチ
ャネルＭＯＳトランジスタのしきい値電圧と同じ大きさ
の電圧に保持する第１の電圧保持手段と、第２のキャパ
シタの他方電極と第４のＮチャネルＭＯＳトランジスタ
のゲート電極との間に接続され、第４のＮチャネルＭＯ
Ｓトランジスタの動作前に予め第４のＮチャネルＭＯＳ
トランジスタのゲート電極を外部電源電圧より第４のＮ
チャネルＭＯＳトランジスタのしきい値電圧分低い電圧
に保持する第２の電圧保持手段とを設けたものである。
【００１９】請求項６に係る半導体装置は、請求項１の
半導体装置において、第１および第２のスイッチング手
段の各々は、ＮチャネルＭＯＳトランジスタと、Ｎチャ
ネルＭＯＳトランジスタと並列に接続されたＰチャネル
ＭＯＳトランジスタとを設けたものである。
【００２０】
【発明の実施の形態】以下、本発明の半導体装置の実施
の形態を図面を参照しながら説明する。
【００２１】（１） 実施の形態１ 図１は、本発明の実施の形態１の半導体装置１００の回
路図である。
【００２２】図１を参照して、半導体装置１００は、図
９に示したＳＯＩ構造のトランジスタであるＰＭＯＳト
ランジスタ１０１，１０５と、ＮＭＯＳトランジスタ１
０３，１０９と、キャパシタＣL （出力端子ＯＵＴの寄
生容量）とを含む。
【００２３】ＰＭＯＳトランジスタ１０１のソース電極
は外部電源に接続され、ゲート電極は入力端子ＩＮに接
続され、ドレイン電極は出力端子ＯＵＴに接続されてい
る。ＮＭＯＳトランジスタ１０３のソース電極は接地さ
れ、ゲート電極は入力端子ＩＮに接続され、ドレイン電
極は出力端子ＯＵＴに接続されている。ＰＭＯＳトラン
ジスタ１０５のドレイン電極はＰＭＯＳトランジスタ１
０１のボディ電極Ｎ２に接続され、ソース電極は出力端
子ＯＵＴに接続され、ゲート電極は入力端子ＩＮに接続
されている。ＮＭＯＳトランジスタ１０７のドレイン電
極はＮＭＯＳトランジスタ１０３のボディ電極Ｎ１に接
続され、ソース電極は出力端子ＯＵＴに接続され、ゲー
ト電極は入力端子ＩＮに接続されている。
【００２４】ＰＭＯＳトランジスタ１０５のボディ電極
（図示せず）は外部電源に接続され外部電源電圧Ｖｃｃ
に固定されているか、またはフローティングの状態であ
る。ＮＭＯＳトランジスタ１０７のボディ電極（図示せ
ず）は接地されグラウンドに固定されているか、または
フローティングの状態である。
【００２５】キャパシタＣL は、出力端子ＯＵＴの寄生
容量（負荷）である。図２は、図１の半導体装置１００
の動作を示すタイミングチャートである。
【００２６】図２を用いて図１の半導体装置１００の動
作を説明する。図２を参照して、時刻ｔ１以前、入力端
子ＩＮが０Ｖのとき、出力端子ＯＵＴの電位は、ＰＭＯ
Ｓトランジスタ１０１がオンしているので、Ｖｃｃレベ
ルになっている。さらに、ＰＭＯＳトランジスタ１０５
もオンしているので、ＰＭＯＳトランジスタ１０１のボ
ディ電極Ｎ２は出力端子ＯＵＴと同電位のＶｃｃレベル
になっている。
【００２７】ここで、時刻ｔ１に入力端子ＩＮから入力
される入力信号が０ＶからＶｃｃになると、ＰＭＯＳト
ランジスタ１０１，１０５はオフし、ＮＭＯＳトランジ
スタ１０３，１０７がオンする。ＮＭＯＳトランジスタ
１０７を介して、ＮＭＯＳトランジスタ１０３のボディ
電極Ｎ１が出力端子ＯＵＴと同電位になる。したがっ
て、時刻ｔ１直後では、図２のようにボディ電極Ｎ１の
電位が（Ｖｃｃ−Ｖ１）のレベルまで上昇する。電位差
Ｖ１はＮＭＯＳトランジスタ１０７のしきい値電圧Ｖｔ
ｈｎ以上の大きさを有する。ここで、ボディ電極Ｎ１の
電位が上昇すると、基板バイアス効果によってＮＭＯＳ
トランジスタ１０３のしきい値電圧は下がり、電流駆動
能力は向上する。
【００２８】さらに、ＮＭＯＳトランジスタ１０３のボ
ディ電極とソース電極とドレイン電極とで、ｎｐｎ型の
バイポーラトランジスタが構成されている。ボディ電極
Ｎ１はベース電極にあたるので、ボディ電極Ｎ１の電位
が上昇すると、上記バイポーラトランジスタをオンする
ことになり、バイポーラトランジスタを介して出力端子
ＯＵＴが０Ｖに放電される。よって、出力端子ＯＵＴの
電位を高速にＶｃｃレベルから０Ｖに降下させることが
できる。そして、ボディ電極Ｎ１の電位は出力端子ＯＵ
Ｔとともに０Ｖになる。したがって、上記出力端子ＯＵ
Ｔの電位のＶｃｃレベルから０Ｖへの遷移後は、ＮＭＯ
Ｓトランジスタ１０３のしきい値電圧は再び上昇し、バ
イポーラトランジスタもオフするので、貫通電流が抑え
られる。
【００２９】次に、時刻ｔ２に入力端子ＩＮから入力さ
れる入力信号が外部電源電圧Ｖｃｃから０Ｖになると、
ＮＭＯＳトランジスタ１０３，１０７はオフするので、
ＮＭＯＳトランジスタ１０３のボディ電極Ｎ１の電位は
０Ｖのままである。一方、ＰＭＯＳトランジスタ１０
１，１０５がオンし、このときに、ボディ電極Ｎ２と出
力端子ＯＵＴとが同電位になる。したがって、時刻ｔ２
直後では、図２のようにボディ電極Ｎ２の電位が電圧Ｖ
２のレベルまで降下する。電圧Ｖ２は、ＰＭＯＳトラン
ジスタ１０５のしきい値電圧Ｖｔｈｐ以上の大きさを有
する。ここで、ボディ電極Ｎ２の電位が降下すると、基
板バイアス効果によってＰＭＯＳトランジスタ１０１の
しきい値電圧が下がり、電流駆動能力が向上する。
【００３０】さらに、ＰＭＯＳトランジスタ１０１のボ
ディ電極Ｎ２とソース電極とドレイン電極とで、ｐｎｐ
型のバイポーラトランジスタが構成されている。ボディ
電極Ｎ２はベース電極にあたるので、ボディ電極Ｎ２の
電位が降下すると、上記バイポーラトランジスタもオン
することになり、バイポーラトランジスタを介して外部
電源から外部電源電圧Ｖｃｃが供給され、出力端子ＯＵ
Ｔが外部電源電圧Ｖｃｃに充電される。よって、出力端
子ＯＵＴの電位を高速に０ＶからＶｃｃレベルにするこ
とができる。そして、ボディ電極Ｎ２の電位は出力端子
ＯＵＴとともにＶｃｃレベルになって、出力端子ＯＵＴ
の０ＶからＶｃｃレベルへの遷移後は、ＰＭＯＳトラン
ジスタ１０１のしきい値電圧が再び上昇し、バイポーラ
トランジスタもオフするので、貫通電流が抑えられる。
【００３１】以上のように、本発明の実施の形態１の半
導体装置１００は、出力端子の状態遷移時にＭＯＳトラ
ンジスタのボディ電極の電位を変化させて、しきい値電
圧を小さくするとともに、ボディ電極をベース電極とす
るバイポーラトランジスタもオンすることで、出力端子
を高速に充放電することができるので、入力端子に入力
信号が入力されてから、出力端子に所定の電圧が出力さ
れるまでの遅延時間を短くし、高速出力動作を実現する
ことが可能となる。
【００３２】（２） 実施の形態２ 図３は、本発明の実施の形態２による半導体装置３００
の回路図である。
【００３３】図３を参照して、半導体装置３００は、図
９に示したＳＯＩ構造のＰＭＯＳトランジスタ１０１，
２０７と、ＮＭＯＳトランジスタ１０３，２０５と、イ
ンバータ２０９とを含む。
【００３４】ＰＭＯＳトランジスタ１０１のソース電極
は外部電源に接続され、ゲート電極は入力端子ＩＮに接
続され、ドレイン電極は出力端子ＯＵＴに接続されてい
る。ＮＭＯＳトランジスタ１０３のソース電極は接地さ
れ、ゲート電極は入力端子ＩＮに接続され、ドレイン電
極は出力端子ＯＵＴに接続されている。ＮＭＯＳトラン
ジスタ２０５のソース電極はＰＭＯＳトランジスタ１０
１のボディ電極Ｎ４に接続され、ドレイン電極は出力端
子ＯＵＴに接続され、ゲート電極はインバータ２０９の
出力端子に接続されている。ＰＭＯＳトランジスタ２０
７のドレイン電極はＮＭＯＳトランジスタ１０３のボデ
ィ電極Ｎ３に接続され、ソース電極は出力端子ＯＵＴに
接続され、ゲート電極はインバータ２０９の出力端子に
接続されている。インバータ２０９の入力端子は入力端
子ＩＮに接続されている。
【００３５】キャパシタＣL は出力端子ＯＵＴの寄生容
量（負荷）である。図４は、図３の半導体装置３００の
動作を示すタイミングチャートである。
【００３６】図４を用いて図３の半導体装置３００の動
作を説明する。図４を参照して、時刻ｔ１以前、入力端
子ＩＮから入力される入力信号が０Ｖのときに、出力端
子ＯＵＴの電位は、ＰＭＯＳトランジスタ１０１がオン
しているので、Ｖｃｃレベルになっている。インバータ
２０９の出力はＶｃｃであるので、ＮＭＯＳトランジス
タ２０５がオンしている。ここで、ＮＭＯＳトランジス
タ２０５のしきい値電圧Ｖｔｈｎと、ＰＭＯＳトランジ
スタ１０１のソース電極とボディ電極Ｎ４とのｐｎ接合
におけるビルトインポテンシャルΦｂｕｉｌｄとの小さ
い方の値をＶ４とする。ＰＭＯＳトランジスタ１０１の
ボディ電極Ｎ４の電位は（Ｖｃｃ−Ｖ４）になってい
る。また、ＰＭＯＳトランジスタ２０７のしきい値電圧
Ｖｔｈｐと、ＮＭＯＳトランジスタ１０３のソース電極
とボディ電極Ｎ３とのｐｎ接合におけるビルトインポテ
ンシャルΦｂｕｉｌｄとの小さい方の値をＶ３とする
と、ＮＭＯＳトランジスタ１０３のボディ電極Ｎ３の電
位はＶ３である。
【００３７】次に、時刻ｔ１に入力端子ＩＮから入力さ
れる入力信号が０Ｖから外部電源電圧Ｖｃｃになると、
ＰＭＯＳトランジスタ１０１とＮＭＯＳトランジスタ２
０５とはオフし、ＮＭＯＳトランジスタ１０３とＰＭＯ
Ｓトランジスタ２０７とがオンする。その結果、ボディ
電極Ｎ３の電位が出力端子ＯＵＴの電位に向かって上昇
する。
【００３８】この半導体装置３００では、ボディ電極Ｎ
３はＰＭＯＳトランジスタ２０７を介して出力端子ＯＵ
Ｔと接続されるので、ボディ電極Ｎ３が上昇する電位レ
ベルは、実施の形態１で示した半導体装置１００のよう
にＮＭＯＳトランジスタのしきい値電圧Ｖｔｈｎ分のレ
ベルダウンの影響を受けない。よって、図４中の電位差
Ｖ５の大きさは図２中の電位差Ｖ１の大きさより小さく
なり、ロスを減らすことができる。ここで、ボディ電極
Ｎ３の電位が上昇すると、基板バイアス効果によってＮ
ＭＯＳトランジスタ１０３のしきい値電圧が下がり、電
流駆動能力が向上する。
【００３９】さらに、ＮＭＯＳトランジスタ１０３のボ
ディ電極Ｎ３とソース電極とドレイン電極とで、ｎｐｎ
型のバイポーラトランジスタが構成されている。ボディ
電極Ｎ３はベース電極にあたるので、ボディ電極Ｎ３の
電位が上昇すると、上記バイポーラトランジスタもオン
することにより、バイポーラトランジスタを介して出力
端子ＯＵＴが０Ｖに放電される。
【００４０】これら両方の効果でもって、出力端子ＯＵ
Ｔの電位を高速にＶｃｃレベルから０Ｖにすることがで
きる。
【００４１】ここで、ＰＭＯＳトランジスタ２０７のし
きい値電圧Ｖｔｈｐと、ＮＭＯＳトランジスタ１０３の
ソース電極とボディ電極Ｎ３とのｐｎ接合におけるビル
トインポテンシャルとの小さい方の値をＶ３とする。出
力端子ＯＵＴの電位のＶｃｃレベルから０Ｖへの状態遷
移の終了に伴って、ＮＭＯＳトランジスタ１０３のボデ
ィ電極Ｎ３の電位はＶ３になる。その結果、ＮＭＯＳト
ランジスタ１０３のしきい値電圧が状態遷移中の小さな
値から元に戻り、バイポーラトランジスタもオフするの
で、待機時の貫通電流も抑えられる。
【００４２】次に、時刻ｔ２に入力端子ＩＮから入力さ
れる入力信号が外部電源電圧Ｖｃｃから０Ｖになると、
ＰＭＯＳトランジスタ１０１とＮＭＯＳトランジスタ２
０５とはオンし、ＮＭＯＳトランジスタ１０３とＰＭＯ
Ｓトランジスタ２０７とがオフする。その結果、ボディ
電極Ｎ４の電位が出力端子ＯＵＴの電位に向かって降下
する。
【００４３】半導体装置３００では、ボディ電極Ｎ４は
ＮＭＯＳトランジスタ２０５を介して出力端子ＯＵＴと
接続されているので、ボディ電極Ｎ４が降下する電位レ
ベルは実施の形態１で示した半導体装置１００のような
ＰＭＯＳトランジスタのしきい値電圧Ｖｔｈｐ分のレベ
ルダウンの影響を受けない。よって、図４中の電圧Ｖ６
の大きさは図２中の電圧Ｖ２の大きさより小さくなり、
ロスを減らすことができる。ここで、ボディ電極Ｎ４の
電位が降下すると、基板バイアス効果によってＰＭＯＳ
トランジスタ１０１のしきい値電圧が下がり、電流駆動
能力が向上する。
【００４４】さらに、ＰＭＯＳトランジスタ１０１のボ
ディ電極Ｎ４とソース電極とドレイン電極とで、ｐｎｐ
型のバイポーラトランジスタが構成されている。ボディ
電極Ｎ４はベース電極にあたるので、ボディ電極Ｎ４の
電位が降下すると、上記バイポーラトランジスタもオン
することになり、バイポーラトランジスタを介して出力
端子ＯＵＴがＶｃｃレベルに充電される。
【００４５】これら両方の効果でもって、出力端子ＯＵ
Ｔの電位を高速に０ＶからＶｃｃレベルにすることがで
きる。
【００４６】ここで、ＮＭＯＳトランジスタ２０５のし
きい値電圧Ｖｔｈｎと、ＰＭＯＳトランジスタ１０１の
ソース電極とボディ電極Ｎ４とのｐｎ接合におけるビル
トインポテンシャルとの小さい方の値をＶ４とする。出
力端子ＯＵＴの電位の０ＶからＶｃｃレベルへの状態遷
移の終了に伴って、ＰＭＯＳトランジスタ１０１のボデ
ィ電極Ｎ４は（Ｖｃｃ−Ｖ４）になる。その結果、ＰＭ
ＯＳトランジスタ２０５のしきい値電圧が状態遷移中の
小さな値から元に戻り、バイポーラトランジスタもオフ
するので、待機時の貫通電流も抑えられる。
【００４７】以上のように、実施の形態２の半導体装置
３００は、出力端子の状態遷移時にＭＯＳトランジスタ
のボディ電極の電位を変化させて、しきい値電圧を小さ
くするとともに、ボディ電極をベース電極とするバイポ
ーラトランジスタもオンすることで、出力端子を高速に
充放電することができるので、入力端子に入力信号が入
力されてから、出力端子に所定の電圧が出力されるまで
の遅延時間を短くし、高速出力動作を実現することが可
能となる。
【００４８】さらに、ＭＯＳトランジスタのボディ電極
の電位の上昇時、あるいは降下時に、実施の形態１の半
導体装置１００のようなしきい値電圧によるロスを削減
することができる。
【００４９】（３） 実施の形態３ 図５は、本発明の実施の形態３の半導体装置の回路図で
ある。
【００５０】図５を参照して、半導体装置５００は、図
３の半導体装置３００に、図９のＳＯＩ構造のＰＭＯＳ
トランジスタ５０９と、ＳＯＩ構造のＮＭＯＳトランジ
スタ５１１とをさらに含んだものである。
【００５１】図５を参照して、ＰＭＯＳトランジスタ５
０９は、ＮＭＯＳトランジスタ２０５に並列に接続さ
れ、ゲート電極は入力端子ＩＮに接続されている。ＮＭ
ＯＳトランジスタ５１１は、ＰＭＯＳトランジスタ２０
７に並列に接続され、ゲート電極は入力端子ＩＮに接続
されている。
【００５２】ＰＭＯＳトランジスタ５０９のボディ電極
は外部電源に接続され、外部電源電圧Ｖｃｃに固定され
ているか、またはフローティングの状態である。ＮＭＯ
Ｓトランジスタ５１１のボディ電極は接地され、グラウ
ンドに固定されているか、またはフローティングの状態
である。
【００５３】図６は、図５の半導体装置５００の動作を
示すタイミングチャートである。図６を用いて図５の半
導体装置５００の動作を説明する。
【００５４】図６を参照して、時刻ｔ１以前、入力端子
ＩＮから入力される入力信号が０Ｖのとき、出力端子Ｏ
ＵＴの電位はＰＭＯＳトランジスタ１０１がオンしてい
るので外部電源電圧Ｖｃｃになっている。インバータ２
０９の出力はＶｃｃレベルであるので、ＮＭＯＳトラン
ジスタ２０５とＰＭＯＳトランジスタ５０９とが同時に
オンし、ＮＭＯＳトランジスタ２０５とＰＭＯＳトラン
ジスタ５０９とが並列に接続されたＣＭＯＳスイッチに
より、ボディ電極Ｎ４の電位は、実施の形態２の半導体
装置３００のような電圧Ｖ４のロスがなくなり、外部電
源電圧Ｖｃｃになっている。
【００５５】次に、時刻ｔ１に入力端子ＩＮから入力さ
れる入力信号が０Ｖから外部電源電圧Ｖｃｃになると、
ＰＭＯＳトランジスタ１０１，５０９とＮＭＯＳトラン
ジスタ２０５とはオフし、ＮＭＯＳトランジスタ１０３
とＰＭＯＳトランジスタ２０７と、ＮＭＯＳトランジス
タ５１１とが同時にオンする。その結果、ボディ電極Ｎ
３の電位が出力端子ＯＵＴの電位に向かって上昇する。
この半導体装置５００もまた、ボディ電極Ｎ３はＰＭＯ
Ｓトランジスタ２０７を介して出力端子ＯＵＴと接続さ
れるので、ボディ電極Ｎ３が上昇する電位レベルは実施
の形態１の半導体装置１００のようなＮＭＯＳトランジ
スタのしきい値電圧Ｖｔｈｎ分のレベルダウンの影響を
受けない。よって、図６中の電位差Ｖ５は図２中の電位
差Ｖ１より小さくすることができる。ここで、ボディ電
極Ｎ３の電位が上昇すると、基板バイアス効果によって
ＮＭＯＳトランジスタ１０３のしきい値電圧が下がり、
電流駆動能力が向上する。
【００５６】さらに、ＮＭＯＳトランジスタ１０３のボ
ディ電極Ｎ３とＮＭＯＳトランジスタ１０３のソース電
極とドレイン電極とでｎｐｎ型のバイポーラトランジス
タが構成されている。ボディ電極Ｎ３はベース電極にあ
たるので、ボディ電極Ｎ３の電位が上昇すると、上記バ
イポーラトランジスタもオンすることになり、バイポー
ラトランジスタを介して出力端子ＯＵＴが０Ｖに放電さ
れる。
【００５７】これら両方の効果でもって、出力端子ＯＵ
Ｔの電位を高速にＶｃｃレベルから０Ｖにすることがで
きる。
【００５８】ここで、ＰＭＯＳトランジスタ２０７とＮ
ＭＯＳトランジスタ５１１とで構成されたＣＭＯＳスイ
ッチにより、実施の形態２の半導体装置３００のような
電圧Ｖ３のロスがなくなり、出力端子ＯＵＴの電位のＶ
ｃｃレベルから０Ｖへの状態遷移の終了に伴って、ボデ
ィ電極Ｎ３の電位は０Ｖになる。その結果、ＮＭＯＳト
ランジスタ１０３のしきい値電圧が状態遷移中の小さな
値から元に戻り、バイポーラトランジスタもオフするの
で、待機時の貫通電流も抑えられる。
【００５９】次に、時刻ｔ２に入力端子ＩＮから入力さ
れる入力信号が外部電源電圧Ｖｃｃから０Ｖになった場
合を考える。ＰＭＯＳトランジスタ１０１，５０９とＮ
ＭＯＳトランジスタ２０５とがオンし、ＮＭＯＳトラン
ジスタ１０３，５１１とＰＭＯＳトランジスタ２０７と
がオフする。その結果、ボディ電極Ｎ４の電位が出力端
子ＯＵＴの電位に向かって降下する。
【００６０】半導体装置５００では、ボディ電極Ｎ４は
ＮＭＯＳトランジスタ２０５を介して出力端子ＯＵＴと
接続されるので、ボディ電極Ｎ４が降下する電位レベル
は実施の形態１の半導体装置１００のようなＰＭＯＳト
ランジスタのしきい値電圧Ｖｔｈｐ分のレベルダウンの
影響を受けない。さらに、ＮＭＯＳトランジスタ２０５
とＰＭＯＳトランジスタ５０９とで構成されたＣＭＯＳ
スイッチにより、実施の形態２の半導体装置３００のよ
うな電位差Ｖ４のロスがなくなる。ここで、ボディ電極
Ｎ４の電位が降下すると、基板バイアス効果によってＰ
ＭＯＳトランジスタ１０１のしきい値電圧が下がり、電
流駆動能力が向上する。
【００６１】さらに、ＰＭＯＳトランジスタ１０１のボ
ディ電極Ｎ４とソース電極とドレイン電極とで、ｐｎｐ
型のバイポーラトランジスタが構成されている。ボディ
電極Ｎ４はベース電極にあたるので、ボディ電極Ｎ４の
電位が降下すると、上記バイポーラトランジスタもオン
することになり、バイポーラトランジスタを介して出力
端子ＯＵＴがＶｃｃレベルに充電される。
【００６２】これら両方の効果でもって、出力端子ＯＵ
Ｔの電位を高速に０ＶからＶｃｃレベルにすることがで
きる。
【００６３】ここで、ＮＭＯＳトランジスタ２０５とＰ
ＭＯＳトランジスタ５０９とで構成されたＣＭＯＳスイ
ッチにより、出力端子ＯＵＴの電位の０ＶからＶｃｃレ
ベルへの状態遷移の終了に伴って、ＰＭＯＳトランジス
タ１０１のボディ電極Ｎ４はＶｃｃレベルになる。その
結果、ＰＭＯＳトランジスタ２０５のしきい値電圧が状
態遷移中の小さな値から元に戻り、バイポーラトランジ
スタもオフするので、待機中の貫通電流も抑えられる。
【００６４】以上のように、本発明の実施の形態３の半
導体装置５００は、出力端子の状態遷移時にＭＯＳトラ
ンジスタのボディ電極の電位を変化させて、しきい値電
圧を小さくするとともに、ボディ電極をベース電極とす
るバイポーラトランジスタもオンすることで、出力端子
を高速に充放電することができるので、入力端子に入力
信号が入力されてから、出力端子に所定の電圧が出力さ
れるまでの遅延時間を短くし、高速出力動作を実現する
ことが可能となる。
【００６５】さらに、ＭＯＳトランジスタのボディ電極
の電位の上昇時、あるいは降下時に、実施の形態１の半
導体装置１００のようなしきい値電圧によるロスを削減
することができる。
【００６６】また、ボディ電極に接続されるトランジス
タをＣＭＯＳスイッチで構成することによって、実施の
形態２の半導体装置３００のようなＮＭＯＳトランジス
タやＰＭＯＳトランジスタのしきい値電圧、または、Ｎ
ＭＯＳトランジスタやＰＭＯＳトランジスタのソース電
極とボディ電極とのｐｎ接合におけるビルトインポテン
シャルによる電圧のロスを削減することが可能となる。
【００６７】（４） 実施の形態４ 図７は、本発明の実施の形態４の半導体装置７００の回
路図である。
【００６８】図７を参照して、半導体装置７００は、図
９に示したＳＯＩ構造のＰＭＯＳトランジスタ１０１，
７０５，７０９と、ＳＯＩ構造のＮＭＯＳトランジスタ
１０３，７０７，７１１と、キャパシタ７１３，７１５
とを含む。
【００６９】ＰＭＯＳトランジスタ１０１のソース電極
は外部電源に接続され、ゲート電極は入力端子ＩＮに接
続され、ドレイン電極は出力端子ＯＵＴに接続されてい
る。ＮＭＯＳトランジスタ１０３のソース電極は接地さ
れ、ゲート電極は入力端子ＩＮに接続され、ドレイン電
極は出力端子ＯＵＴに接続されている。ＰＭＯＳトラン
ジスタ７０５のドレイン電極はＰＭＯＳトランジスタ１
０１のボディ電極に接続され、ソース電極は出力端子Ｏ
ＵＴに接続されている。キャパシタ７１３の一方電極は
入力端子ＩＮに接続され、他方電極はＰＭＯＳトランジ
スタ７０５のゲート電極に接続されている。ＮＭＯＳト
ランジスタ７０７のドレイン電極はＮＭＯＳトランジス
タ１０３のボディ電極Ｎ５に接続され、ソース電極は出
力端子ＯＵＴに接続されている。キャパシタ７１５の一
方電極は入力端子ＩＮに接続され、他方電極はＮＭＯＳ
トランジスタ７０７のゲート電極に接続されている。Ｐ
ＭＯＳトランジスタ７０９のゲート電極およびドレイン
電極は接地され、ソース電極はキャパシタ７１３の他方
電極とＰＭＯＳトランジスタ７０５のゲート電極との接
続ノードＢに接続されている。ＮＭＯＳトランジスタ７
１１のゲート電極およびドレイン電極は外部電源に接続
され、ソース電極はキャパシタ７１５の他方電極とＮＭ
ＯＳトランジスタ７０７と接続ノードＡに接続されてい
る。
【００７０】ＰＭＯＳトランジスタ７０５，７０９のボ
ディ電極は外部電源に接続され、外部電源電圧Ｖｃｃに
固定されているか、またはフローティングの状態であ
る。ＮＭＯＳトランジスタ７０７，７０９のボディ電極
は接地され、グラウンドに固定されているか、またはフ
ローティングの状態である。
【００７１】キャパシタＣL は、出力端子ＯＵＴの寄生
容量（負荷）である。図８は、図７の半導体装置７００
の動作を示すタイミングチャートである。
【００７２】図８を用いて図７の半導体装置７００の動
作を説明する。図８を参照して、時刻ｔ１に入力端子Ｉ
Ｎから入力される入力信号が０Ｖから外部電源電圧Ｖｃ
ｃになると、ＮＭＯＳトランジスタ１０３がオンすると
ともに、（Ｖｃｃ−Ｖｔｈｎ）にプリチャージされてい
た接続ノードＡがキャパシタ７１５を介して（２Ｖｃｃ
−Ｖｔｈｎ）に昇圧され、ＮＭＯＳトランジスタ７０７
がオンする。ＮＭＯＳトランジスタ７０７がオンする
と、図８のようにボディ電極Ｎ５の電位が出力端子ＯＵ
Ｔの電位に近づく。
【００７３】ここで、ＮＭＯＳトランジスタ７０７のゲ
ート電極は昇圧されているので、実施の形態１の半導体
装置１００のようなＮＭＯＳトランジスタのしきい値電
圧Ｖｔｈｎのロスなしに、ボディ電極Ｎ５に出力端子Ｏ
ＵＴの電位レベルを伝えることができ、図８の電位差Ｖ
７は図２の電位差Ｖ１より小さくすることができる。ボ
ディ電極Ｎ５の電位が上昇すると、ＮＭＯＳトランジス
タ１０３のしきい値電圧が小さくなるので、電流駆動能
力が増加する。
【００７４】また、ＮＭＯＳトランジスタ１０３はボデ
ィ電極をベース電極、ソース電極とドレイン電極をコレ
クタ電極またはエミッタ電極とするｎｐｎ型バイポーラ
トランジスタとしての機能を有する。よって、ボディ電
極Ｎ５の電位が上昇すると、上記バイポーラトランジス
タもオンすることになり、バイポーラトランジスタを介
して出力端子ＯＵＴが０Ｖに放電される。
【００７５】これら両方の効果でもって、出力端子ＯＵ
Ｔの電位を高速にＶｃｃレベルから０Ｖにすることがで
きる。
【００７６】出力端子ＯＵＴの電位のＶｃｃレベルから
０Ｖへの遷移後は、ボディ電極Ｎ５の電位が出力端子Ｏ
ＵＴの電位と同様に０Ｖになって、バイポーラトランジ
スタがオフするとともに、ＮＭＯＳトランジスタ１０３
の小さくなったしきい値電圧が待機状態のしきい値電圧
に戻る。よって、待機時の貫通電流は小さい。
【００７７】時刻ｔ２に入力端子ＩＮから入力される入
力信号が外部電源電圧Ｖｃｃから０Ｖになると、ＰＭＯ
Ｓトランジスタ１０１がオンするとともに、ＰＭＯＳト
ランジスタのしきい値電圧Ｖｔｈｐにプリチャージされ
ていた接続ノードＢの電位が、キャパシタ７１３を介し
て（Ｖｔｈｐ−Ｖｃｃ）になり、ＰＭＯＳトランジスタ
７０５がオンする。すなわち、図８のようにボディ電極
Ｎ６の電位が出力端子ＯＵＴの電位に近づく。
【００７８】ここで、接続ノードＢの電位が（Ｖｔｈｐ
−Ｖｃｃ）になっているので、実施の形態１の半導体装
置１００のようなＰＭＯＳトランジスタ７０５でＰＭＯ
Ｓトランジスタのしきい値電圧Ｖｔｈｐのロスなしに、
ボディ電極Ｎ６に電位を伝えることができ、図８の電圧
Ｖ８は図２の電圧Ｖ２より小さくすることができる。ボ
ディ電極Ｎ６の電位が下降すると、ＰＭＯＳトランジス
タ１０１のしきい値電圧が小さくなるので、電流駆動能
力が増加する。
【００７９】また、ＰＭＯＳトランジスタ１０１は、ボ
ディ電極をベース電極、ソース電極とドレイン電極をコ
レクタ電極またはエミッタ電極とするｐｎｐ型バイポー
ラトランジスタとしての機能を有する。よって、ボディ
電極Ｎ６の電位が降下すると、上記バイポーラトランジ
スタもオンすることになり、バイポーラトランジスタを
介して出力端子ＯＵＴがＶｃｃレベルに充電される。
【００８０】これら両方の効果でもって、出力端子ＯＵ
Ｔの電位を高速に０ＶからＶｃｃレベルにすることがで
きる。
【００８１】出力端子ＯＵＴの電位の０ＶからＶｃｃレ
ベルへの遷移後は、ボディ電極Ｎ６の電位が出力端子Ｏ
ＵＴの電位と同様にＶｃｃレベルになって、バイポーラ
トランジスタがオフするとともに、ＰＭＯＳトランジス
タ１０１の小さくなったしきい値電圧が待機状態のしき
い値電圧に戻る。よって待機時の貫通電流は小さくな
る。
【００８２】以上のように、実施の形態４の半導体装置
７００は、出力端子の状態遷移時にＭＯＳトランジスタ
のボディ電極の電位を変化させてしきい値電圧を小さく
するとともに、ボディ電極をベース電極とするバイポー
ラトランジスタもオンすることで、出力端子を高速に充
放電することができるので、入力端子に入力信号が入力
されてから、出力端子に所定の電圧が出力されるまでの
遅延時間をより短くし、高速出力動作を実現することが
可能となる。
【００８３】また、ボディ電極に接続されるトランジス
タをＣＭＯＳスイッチで構成することによって、実施の
形態２の半導体装置３００のようなＮＭＯＳトランジス
タやＰＭＯＳトランジスタのしきい値電圧、または、Ｎ
ＭＯＳトランジスタやＰＭＯＳトランジスタのソース電
極とボディ電極とのｐｎ接合におけるビルトインポテン
シャルによる電圧のロスを削減することが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体装置の回路図
である。
【図２】 図１の半導体装置の動作を示すタイミングチ
ャートである。
【図３】 本発明の実施の形態２の半導体装置の回路図
である。
【図４】 図３の半導体装置の動作を示すタイミングチ
ャートである。
【図５】 本発明の実施の形態３の半導体装置の回路図
である。
【図６】 図５の半導体装置の動作を示すタイミングチ
ャートである。
【図７】 本発明の実施の形態４の半導体装置の回路図
である。
【図８】 図７の半導体装置の動作を示すタイミングチ
ャートである。
【図９】 ＳＯＩ構造のトランジスタの構造図である。
【図１０】 従来の半導体装置の一例を示す回路図であ
る。
【図１１】 図１０の半導体装置の動作を示すタイミン
グチャートである。
【符号の説明】
１００，３００，５００，７００ 半導体装置、１０
１，１０５，２０７，５０５，５０９，７０５，７０９
ＰＭＯＳトランジスタ、１０３，１０７，２０５，５
０７，５１１，７０７，７１５ ＮＭＯＳトランジス
タ、７１３，７１５キャパシタ。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/687 Ｈ０３Ｋ 19/00 １０１Ｆ 19/0175 19/094 Ｂ 19/0948

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 入力端子から入力される入力信号に応答
    して、外部電源から供給される外部電源電圧を基に出力
    端子に所定の電圧を出力する半導体装置であって、 絶縁層と、 前記絶縁層上に形成され、一方導通電極が前記外部電源
    に接続され、他方導通電極が前記出力端子に接続され、
    前記入力信号に応答して第１のタイミングでオンする第
    １のＭＯＳトランジスタと、 前記絶縁層上に形成され、一方導通電極が接地され、他
    方導通電極が前記出力端子に接続され、前記入力信号に
    応答して第１のタイミングと異なる第２のタイミングで
    オンする第２のＭＯＳトランジスタと、 前記入力信号に応答して、前記第１のタイミングで前記
    第１のＭＯＳトランジスタの基板と前記出力端子とを接
    続する第１のスイッチング手段と、 前記入力信号に応答して、前記第２のタイミングで前記
    第２のＭＯＳトランジスタの基板と前記出力端子とを接
    続する第２のスイッチング手段と、を備えた半導体装
    置。
  2. 【請求項２】 前記第１のスイッチング手段は、第３の
    ＭＯＳトランジスタであり、前記第２のスイッチング手
    段は、第４のＭＯＳトランジスタであって、前記第３の
    ＭＯＳトランジスタは、一方導通電極が前記第１のＭＯ
    Ｓトランジスタの基板に接続され、他方導通電極が前記
    出力端子に接続され、前記第１のタイミングでオンし、
    前記第４のＭＯＳトランジスタは、一方電極が前記第２
    のＭＯＳトランジスタの基板に接続され、他方導通電極
    が前記出力端子に接続され、前記第２のタイミングでオ
    ンする請求項１に記載の半導体装置。
  3. 【請求項３】 前記第１のＭＯＳトランジスタは第１の
    ＰチャネルＭＯＳトランジスタであり、前記第２のＭＯ
    Ｓトランジスタは第２のＮチャネルＭＯＳトランジスタ
    であり、前記第３のＭＯＳトランジスタは第３のＰチャ
    ネルＭＯＳトランジスタであり、前記第４のＭＯＳトラ
    ンジスタは第４のＮチャネルＭＯＳトランジスタである
    請求項２に記載の半導体装置。
  4. 【請求項４】 前記第１のＭＯＳトランジスタは第１の
    ＰチャネルＭＯＳトランジスタであり、前記第２のＭＯ
    Ｓトランジスタは第２のＮチャネルＭＯＳトランジスタ
    であり、前記第３のＭＯＳトランジスタは第３のＮチャ
    ネルＭＯＳトランジスタであり、前記第４のＭＯＳトラ
    ンジスタは第４のＰチャネルＭＯＳトランジスタである
    請求項２に記載の半導体装置。
  5. 【請求項５】 一方電極が前記入力端子に接続され、他
    方電極が前記第３のＰチャネルＭＯＳトランジスタのゲ
    ート電極に接続された第１のキャパシタと、 一方電極が前記入力端子に接続され、他方電極が前記第
    ４のＮチャネルＭＯＳトランジスタのゲート電極に接続
    された第２のキャパシタと、 前記第１のキャパシタの前記他方電極と前記第３のＰチ
    ャネルＭＯＳトランジスタのゲート電極との間に接続さ
    れ、前記第３のＰチャネルＭＯＳトランジスタの動作前
    に予め前記第３のＰチャネルＭＯＳトランジスタのゲー
    ト電極を前記第３のＰチャネルＭＯＳトランジスタのし
    きい値電圧と同じ大きさの電圧に保持する第１の電圧保
    持手段と、 前記第２のキャパシタの前記他方電極と前記第４のＮチ
    ャネルＭＯＳトランジスタのゲート電極との間に接続さ
    れ、前記第４のＮチャネルＭＯＳトランジスタの動作前
    に予め前記第４のＮチャネルＭＯＳトランジスタのゲー
    ト電極を前記外部電源電圧より前記第４のＮチャネルＭ
    ＯＳトランジスタのしきい値電圧分低い電圧に保持する
    第２の電圧保持手段と、を備えた請求項３に記載の半導
    体装置。
  6. 【請求項６】 前記第１および第２のスイッチング手段
    の各々は、 ＮチャネルＭＯＳトランジスタと、 前記ＮチャネルＭＯＳトランジスタと並列に接続された
    ＰチャネルＭＯＳトランジスタと、を備えた請求項１に
    記載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100368346B1 (ko) * 1999-04-22 2003-01-24 인터내셔널 비지네스 머신즈 코포레이션 통합된 논리 및 메모리 회로에 대한 실리콘 온 절연체구동 회로
KR100458739B1 (ko) * 1999-04-15 2004-12-03 미쓰비시덴키 가부시키가이샤 반도체 장치

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