JPH09162730A - Ｐｌｌ回路 - Google Patents

Ｐｌｌ回路

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JPH09162730A
JPH09162730A JP7310241A JP31024195A JPH09162730A JP H09162730 A JPH09162730 A JP H09162730A JP 7310241 A JP7310241 A JP 7310241A JP 31024195 A JP31024195 A JP 31024195A JP H09162730 A JPH09162730 A JP H09162730A
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JP
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oscillation
frequency
pll circuit
voltage
pll
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JP7310241A
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Seiichi Idei
井 誠 一 出
Takuya Ishikawa
川 拓 也 石
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International Business Machines Corp
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Publication date
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronizing For Television (AREA)
  • Controls And Circuits For Display Device (AREA)

Abstract

(57)【要約】 （修正有） 【課題】液晶表示装置に供給するドット・クロックを再
生するＰＬＬ回路に関し、幅広い周波数捕獲域を可能と
したＰＬＬ回路を提供する。 【解決手段】電圧制御発振器５０の発振信号を所定の分
周比で分周し、可変分周器１４の出力とビデオ信号の水
平同期信号の位相を比較する位相比較器１８と、電荷を
充放電するチャージポンプ３０の出力に基づいて発振制
御電圧Ｖｃｆを電圧制御発振器５０に出力するローパス
・フィルタ３４とを有し、ビデオ信号の水平同期信号に
同期したドット・クロックを発生させるＰＬＬ回路にお
いて、電圧制御発振器５０は、ローパス・フィルタ３４
からの発振制御電圧Ｖｃｆで帰還をかけられ、低雑音化
を維持できる低い変換利得で動作する微調発振回路部
と、ＰＬＬによるロックがはずれたら、広い周波数可変
範囲が得られる大きな変換利得で動作する粗調発振回路
部とを備えるように構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ回路に関
し、特に液晶表示装置に供給するドット・クロックを再
生するＰＬＬ回路に関する。
【０００２】
【従来の技術】現在、パーソナル・コンピュータ（Ｐ
Ｃ）の表示装置としてＣＲＴ（Ｃａｔｈｏｄｅ−ｒａｙ
ｔｕｂｅ）モニタが幅広く用いられている。しかし、
ＰＣ用の次世代の表示装置として省スペース、省エネル
ギ及び画面品位の点でＣＲＴモニタよりも優れている液
晶表示装置（ＬＣＤ）を用いたＬＣＤモニタが注目を浴
びてきている。その中でも、既存のＣＲＴモニタ用アナ
ログＲＧＢインターフェースで直接駆動できるＬＣＤモ
ニタが、接続性、汎用性の点で有利であり期待を集めて
いる。
【０００３】ＬＣＤパネルをＣＲＴモニタと同一のイン
ターフェースで駆動できる、ＣＲＴモニタとプラグ・コ
ンパチブルなＬＣＤモニタを作製するには、ＬＣＤモニ
タ内のインターフェース基板上でシステムのドット・ク
ロックを再生させる必要がある。
【０００４】ドット・クロックを再生する手段としてＰ
ＬＬ回路（同期発振回路）が用いられる。画面のジッタ
を生じさせないように、ＰＬＬ回路で再生されたドット
・クロックは高い安定度を有していることが必須であ
る。さらに、モニタのマルチスキャン化に対応するため
に、ＰＬＬ回路が幅広い周波数で動作することも必要で
ある。
【０００５】ＬＣＤモニタに用いられるＰＬＬ回路に要
求される性能について説明する。まず、ドット・クロッ
クの安定度（ｓｔａｂｉｌｉｔｙ）について図４を用い
て説明する。ＰＬＬ回路で再生されたドット・クロック
は、アナログＲＧＢ信号をデジタル変換する際のサンプ
リング・クロックとして用いられる。このＡ／Ｄ変換さ
れたデータは、ＬＣＤパネルに送られ、データに対応し
た輝度（階調）が画面上に表示される。
【０００６】図４には、静止画面上の特定の１画素に対
応するアナログ・ビデオ信号が、ドット・クロックによ
りＡ／Ｄ変換される様子を示している。縦軸が電圧、横
軸が時間を示している。図中縦の実線とアナログ・ビデ
オ信号波形との交点がサンプリング・ポイント（クロッ
クの立上りもしくは立ち下がり）を示している。サンプ
リング・ポイントが図中縦の破線で示した領域ΔＴ（デ
ルタＴ）の範囲で変動すると、アナログ・ビデオ信号の
波形の歪みに対応して、サンプリングされる電圧も図中
横の破線で示した領域ΔＶの範囲で変動してしまう。こ
の変動により、変換されたデータも時間的に変動し、画
面上の輝度変調となり、ジッタとして観測されてしま
う。
【０００７】仮に１画素当たりのアナログ・ビデオ信号
の入力時間が１５ｎｓ（クロック周波数で約６５ＭＨ
ｚ）の場合を考える。特定の１画素における時間変動幅
ΔＴは、それ以前の画素のクロックの周波数変動幅が、
クロックごとに積算されたかたちで現れてくる。今、周
波数変動幅が＋／−１００ｐｐｍ、積算の数を２０００
クロック（画面上で１−２ライン分に相当）とすると、
ΔＴは＋／−３ｎｓ程度になる。変動幅としての６ｎｓ
という時間は、サンプリング・ポイントの変動が１画素
のアナログ・ビデオ信号の入力波形の４０％にもなるこ
とを意味しており、従って信号の歪みによる輝度変動が
大きくなってしまう。
【０００８】このように、再生されたクロックの安定度
が低い（即ち周波数変動幅が大きい）と、表示画面にジ
ッタが現れてしまう。これは、静止画が主であるＰＣの
表示装置としては致命的欠陥となるので、実用上周波数
変動幅が＋／−２０ｐｐｍ以下の高い安定度を実現でき
るＰＬＬ回路が必要となってくる。
【０００９】次に周波数捕獲範囲（キャプチャ・レン
ジ）について説明する。システム側が表示装置に要求す
る解像度は多種あるが、次の表１に代表的な２種類の表
示モードでの解像度を示す。
【表１】
【００１０】同じ解像度、リフレッシュ・レートでもシ
ステム側のドット・クロックは、搭載するビデオ・アダ
プタ・カード（ビデオ・チップ）により百ＫＨｚ程度異
なっている。表１は一例であり、全てのシステムに対応
するには、各解像度、リフレッシュ・レート毎に＋／−
５００ＫＨｚ程度の周波数捕獲範囲を確保する必要があ
る。
【００１１】つまり、ＰＬＬ回路を構成する電圧制御発
振器（ＶＣＯ）は、最低＋／−５００ＫＨｚの周波数可
変範囲を必要とし、サポートする解像度の数だけ並列接
続され、離散的に各周波数に追従しなければならない。
若しくは、単一のＶＣＯで最小周波数から最大周波数ま
での幅広い可変周波数範囲を確保し、切替なしで連続的
に自動追従する必要がある。
【００１２】このように、高い安定度と広い周波数捕獲
範囲が、ＬＣＤモニタ用ＰＬＬ回路に求められる性能で
ある。しかしながら、この高い安定度と広い周波数捕獲
範囲は相反する関係であることを図５を用いて説明す
る。
【００１３】図５にＶＣＯの変換利得（ゲイン）と周波
数可変範囲の関係を示す。縦軸は発振可能周波数、横軸
はＶＣＯの制御電圧である。同図においてΔｆ／Δｖ
（ｄｆ／ｄｖ）が変換利得に相当する。図５から明らか
なように変換利得を下げればＶＣＯの周波数可変範囲は
狭まり、ＰＬＬ回路の周波数捕獲範囲も狭くなる。
【００１４】一般にＰＬＬ回路の入力雑音に対する安定
度を高めるには、ローパス・フィルタ（ＬＰＦ）の高周
波ゲインを下げて雑音帯域幅を制限する方法がとられる
が、アクイジョンタイムの増大やロックはずれの危険性
のため限界がある。その上、ＬＣＤモニタ内には、バッ
クライトのインバータ回路のスイッチング・ノイズやリ
フレッシュ・レートに同期したノイズ等、低周波の雑音
が多い。そのため、ＬＰＦの工夫だけでは画面のジッタ
を生じさせない程の安定度は実現できない。
【００１５】また、それらの雑音は、ＰＬＬ回路への入
力のみならず、ループ内のアナログ部分、つまりＶＣＯ
の制御電圧部にも影響を与えている。図５に示すよう
に、制御電圧部の雑音Δｖに対する周波数変動幅Δｆ
は、変換利得に比例している。そのため、ＶＣＯの変換
利得を低く設定しなければ要求される安定度は実現でき
ない。また、そうすることでＰＬＬ回路のループ・ゲイ
ンも低くなり、入力雑音に対する安定度も向上する。以
上の結果、高い安定度を得ようとすればするほど、ＶＣ
Ｏの変換利得を下げなければ成らず、捕獲周波数範囲は
それに応じて狭くなってしまう。
【００１６】図６及び図７を用いて従来のＰＬＬ回路を
説明する。図６に示す従来例はＰＬＬ回路内の電圧制御
発振器（ＶＣＯ）にＶＣＸＯ（Ｖｏｌｔａｇｅ Ｃｏｎ
ｔｒｏｌｌｅｄ Ｃｒｙｓｔａｌ Ｏｓｃｉｌｌａｔｏ
ｒ）を用い、図７に示す従来例はＬＣ共振を利用したＶ
ＣＯを用いた場合である。両従来例とも前述の表１に示
す解像度に対応させたものである。ＶＣＯが異なること
を除きその他の構成は両従来例とも同じである。
【００１７】両従来例とも次のような動作をする。ま
ず、ワンチップ・マイコン１０は、システムからの水平
同期信号（Ｈ−Ｓｙｎｃ）及び垂直同期信号（Ｖ−Ｓｙ
ｎｃ）に基づいて現在の解像度がどれであるかを判断
し、対応する分周比をＥＥＰＲＯＭ１２から可変分周器
１４にセットする。
【００１８】そして、ワンチップ・マイコン１０は同時
にセレクタ１６を所定のＶＣＯからの出力が入力するよ
うにセットする。図６においては、セレクタ１６には並
列にＶＧＡ用ＶＣＸＯ２０とＸＧＡ用ＶＣＸＯ２２とが
接続され、図７においては、ＬＣ共振を利用したＶＣＯ
であって、ＶＧＡ用ＶＣＯ２４とＸＧＡ用ＶＣＯ２６と
が並列にセレクタ１６に接続されている。
【００１９】選択されたいずれかのＶＣＯ２０〜２６の
クロック出力は、可変分周器１４で分周された後、位相
比較器１８に入力され、システムからのＨ−Ｓｙｎｃと
比較される。その位相差出力がチャージ・ポンプ３０、
３２に入力され、ローパス・フィルタ３４、３６を通過
して当該一のＶＣＯ２０〜２６に入力され、当該ＶＣＯ
の電圧−周波数制御端子に制御電圧（Ｖｃ）としてフィ
ードバックされ、ＰＬＬがロックすることにより、発振
周波数がシステムのドット・クロックに一致するように
なる。
【００２０】図６に示したＰＬＬ回路にあっては、ＶＸ
ＣＯの周波数可変域は水晶発振器の性質上＋／−０．０
１％程度であり、２５ＭＨｚの場合＋／−２．５ＫＨｚ
程度である。よって、ＰＬＬの周波数捕獲範囲も＋／−
２．５ＫＨｚ程度しか得られないため、各解像度毎にＶ
ＸＣＯを並列接続しなければならない。
【００２１】さらに、＋／−５００ＫＨｚのレンジもな
いために、この例では表１のビデオ・アダプタ・カード
Ａだけをサポートするに過ぎず、接続できるシステムが
限定されてしまう。よって、ＶＸＣＯを電圧制御発振器
として使用する限り、マルチスキャン化することは不可
能である。また、ＶＣＸＯは高価な部品であり、仮に接
続するシステムを限定したとしても、回路コストが高く
なってしまう。
【００２２】しかしながら、ＶＣＸＯは単体での発振安
定度が高いこと及び変換利得が小さいため、＋／−１０
ｐｐｍ程度の安定度の高いドット・クロックを再生する
ことができる。それゆえ、ジッタのない良好な画質を得
ることができる。
【００２３】図７に示したＰＬＬ回路において、ＬＣ共
振ＶＣＯ２４、２６は、それぞれコイル（Ｌ）４０、４
２、バリキャップ（Ｃ）４４、４６、及び制御用ＩＣ４
８、４９からなる。このＶＣＯは適当なＬ及びＣを選択
すれば、図６で示したＶＣＸＯと同程度の狭い周波数可
変範囲ながら、低い変換利得を実現できる。しかしなが
ら、Ｌ及びＣの初期製造バラツキにより、発振周波数ｆ
のバラツキが大きく、またそれは、温度や経年変化によ
っても変化する。
【００２４】それ故、ＰＬＬ回路内で特定の周波数のロ
ックを保証するためには、周波数可変範囲を＋／−１０
％程度とる必要がある。２５ＭＨｚのＶＣＯの場合、最
小でも＋／−２．５ＭＨｚ程度の設計になり、この時点
でＶＣＯの変換利得は図６に示したＶＣＸＯの場合の１
０００倍になる。それゆえ、安定度は＋／−１００ｐｐ
ｍを越え、画面にジッタが生じてしまい、ＰＣの表示装
置としての実用化は困難である。但し、画質を犠牲にす
ればＶＣＸＯに比べて安価であること、及び可変周波数
範囲を大きく採ることができるという利点を有してい
る。
【００２５】
【発明が解決しようとする課題】このように従来の技術
では、高い安定度でドット・クロックを再生し、同時に
広い周波数捕獲範囲を有するＰＬＬ回路を実現すること
は困難であった。本発明の目的は、安価な回路コストで
高い安定度のドット・クロックを再生でき、幅広い周波
数捕獲域を可能としたＰＬＬ回路を提供することにあ
る。
【００２６】
【課題を解決するための手段】上記目的は、印加される
電圧により発振周波数が変化する電圧制御発振器と、電
圧制御発振器の発振信号を所定の分周比で分周し、かつ
分周比が可変の可変分周器と、可変分周器の出力とビデ
オ信号の水平同期信号の位相を比較する位相比較器と、
位相比較器の出力に応じて電荷を充放電するチャージポ
ンプと、チャージポンプ出力に基づいて発振制御電圧を
電圧制御発振器に出力するローパス・フィルタとを有
し、ビデオ信号の水平同期信号に同期したドット・クロ
ックを発生させるＰＬＬ回路において、電圧制御発振器
が、ローパス・フィルタからの発振制御電圧で帰還をか
けられ、低雑音化を維持できる低い変換利得で動作する
微調発振回路部と、ＰＬＬによるロックがはずれたら、
広い周波数可変範囲が得られる大きな変換利得で動作す
る粗調発振回路部とを備えていることを特徴とするＰＬ
Ｌ回路によって達成される。
【００２７】また、上記目的は、上記ＰＬＬ回路におい
て、ＰＬＬのロックがはずれたかどうかを発振制御電圧
に基づいて判断する手段、例えばワンチップ・マイコン
等をさらに有していることを特徴とするＰＬＬ回路によ
り達成される。
【００２８】さらに、上記目的は上述のＰＬＬ回路にお
いて、電圧制御発振器は、ＬＣ発振を用いていることを
特徴とするＰＬＬ回路により達成される。
【００２９】またさらに、上記目的は、上述のＰＬＬ回
路において、粗調発振回路部は、ＰＬＬのロック時に帰
還がかからないことを特徴とするＰＬＬ回路により達成
される。
【００３０】本発明によれば、ＰＬＬ回路内の電圧制御
発振器（ＶＣＯ）部分に２つの発振系及び帰還系を設
け、発振系を例えばワンチップ・マイコンで制御し、帰
還系を通常のＰＬＬのループ内で動作させるようにした
ので、安価な回路コストで高い安定度のドット・クロッ
クを再生でき、幅広い周波数捕獲域を可能としたＰＬＬ
回路を実現できる。
【００３１】
【発明の実施の形態】本発明の実施の形態を図１乃至図
３を用いて説明する。図１は本発明の実施の形態である
ＰＬＬ回路の回路構成を示す図である。本回路の特徴
は、ロック時に、低いループゲインを有するメインルー
プにより低雑音化を維持しながら、ワンチップ・マイコ
ンにより制御される高変換利得のサブループにより、単
一のＶＣＯで幅広い周波数捕獲領域を得ている点にあ
る。
【００３２】まず、本発明によるＰＬＬ回路の構成を説
明する。本発明のＰＬＬ回路は、従来例の図７に示した
ＰＬＬ回路と同様にＬＣ共振を利用したＶＣＯ５０を用
いている。ＶＣＯ５０は、共振用のバリキャップとして
粗調（ｃｏｕｒｓｅ）用Ｃｃ５２と微調（ｆｉｎｅ）用
Ｃｆ５４とを備え、これらバリキャップ５２、５４はコ
イル５６を介し及び直接にＶＣＯ制御用ＩＣ５８に接続
されている。コイル５６及びＶＣＯ制御用ＩＣ５８を共
通回路部として、バリキャップ５４を含む回路を微調発
振回路部、バリキャップ５２を含む回路を粗調発振回路
部と呼ぶこととする。
【００３３】ＶＣＯ５０の出力は可変分周器１４に入力
され、可変分周器１４の出力は位相比較器１８の一入力
端に接続される。位相比較器１８の他端入力端にはシス
テム側からのＨ−Ｓｙｎｃ信号が入力されるようになっ
ている。位相比較器１８の出力は、チャージ・ポンプ３
０を介してローパス・フィルタ（ＬＰＦ−ｆ）３４に入
力される。
【００３４】ローパス・フィルタ３４の出力は、ＶＣＯ
５０のバリキャップＣｆ５４に微調発振回路部の制御電
圧Ｖｃｆとして入力されるとともに、バッファ６０を介
してワンチップ・マイコン１０のＡ／Ｄコンバータ６２
に入力される。
【００３５】ワンチップ・マイコン１０にはＥＥＰＲＯ
Ｍ１２が接続されており、ワンチップ・マイコン１０
は、解像度の判断の結果の所定の分周比をＥＥＰＲＯＭ
１２から選択して可変分周器１４にセットするようにな
っている。また、ワンチップ・マイコン１０はシリアル
・インターフェース６４でＤ／Ａコンバータ６６に接続
されている。
【００３６】Ｄ／Ａコンバータ６６の出力はローパス・
フィルタ（ＬＰＦ−ｃ）６８を介して、ＶＣＯ５０のバ
リキャップＣｃ５２に粗調発振回路部の制御電圧Ｖｃｃ
として入力される。
【００３７】本発明のＰＬＬ回路のＶＣＯ５０が従来の
図７のＰＬＬ回路と異なるのは共振用のバリキャップと
して粗調（ｃｏｕｒｓｅ）用Ｃｃ５２と微調（ｆｉｎ
ｅ）用Ｃｆ５４とを備えている点にある。この場合、Ｖ
ＣＯ５０の発振周波数ｆは次のようになる。
【００３８】 ｆ（Ｖｃｆ，Ｖｃｃ） ＝ １／２π＊｛Ｌ（Ｃｃ＋Ｃｆ）｝-1/2 ・・・（１）
【００３９】ここにおいて、Ｃｆ５４は微調発振回路部
の制御電圧Ｖｃｆに対して、発振可能周波数ｆをＶＣＸ
Ｏと同程度の＋／−０．０１％程度可変できる小さなｄ
Ｃｆ／ｄＶｃｆを有するものを選択する。
【００４０】一方、Ｃｃ５２はｄＣｃ／ｄＶｃｃがｄＣ
ｆ／ｄＶｃｆの１００００倍程度の大きいものを選択す
れば、（１）式のＶＣＯ全体の周波数可変範囲ｆは、ほ
ぼ粗調発振回路部により支配され、図７の従来例の１０
倍程度となり、約５０ＭＨｚ程度の周波数可変範囲を得
ることができる。
【００４１】ＰＬＬがロックしているとき、粗調回路の
制御電圧（Ｖｃｃ）は固定されており、帰還がかかって
いるのは、可変分周器１４−−＞位相比較器１８−−＞
チャージポンプ３０−−＞ＬＰＦ−ｆ３４−−＞ＶＣＯ
５０の微調発振回路からなるメインループだけであるた
め、ＶＣＯ５０の変換利得Ｋは次式で与えられる。
【００４２】 Ｋ＝ｄｆ／ｄＶｃｆ＝−Ｌ／４π＊｛Ｌ（Ｃｃ＋Ｃｆ）｝-3/2 ＊ｄＣｆ／ｄＶｃｆ ・・・（２） ここで、前述のようにｄＣｆ／ｄＶｃｆは小さいため、
ロック時のループゲインはＶＣＸＯ並に低い。
【００４３】一方、微調発振回路部の制御電圧（Ｖｃ
ｆ）は、入力インピーダンスの高いオペアンプ等のバッ
ファ６０を介してワンチップ・マイコン１０内部のＡ／
Ｄコンバータ６２に入力され、デジタル・データとして
サンプリングされる。ワンチップ・マイコン１０はシリ
アル・インターフェース６４によりＤ／Ａコンバータ６
６に接続されており、その出力はローパス・フィルタ
（ＬＰＦ−ｃ）６８を介して粗調発振回路部のバリキャ
ップＣｃ５２に接続されている。
【００４４】従って、ワンチップ・マイコン１０−−＞
Ｄ／Ａコンバータ６６−−＞ＬＰＦ−ｃ６８−−＞バリ
キャップＣｃ５２−−＞可変分周器１４−−＞位相比較
器１８−−＞チャージポンプ３０−−＞ＬＰＦ−ｆ３４
−−＞バッファ６０でサブループが形成される。
【００４５】ＬＰＦ−ｃ６８のカットオフ周波数は、通
常のＰＬＬ内で動作する場合の理論限界値より低く設定
し、変換利得の大きい粗調発振回路部分が、モニタ内の
雑音の影響を受けないようにする。後述するように、粗
調回路はロック時に帰還がかからないので、この設定で
もＰＬＬのロックは外れない。
【００４６】次に本発明によるＰＬＬ回路の動作をロッ
ク時の定常動作と周波数変化時の遷移動作とに分けて説
明する。ＰＬＬがシステム側のドット・クロックに同期
して所定の周波数でロックし、ＬＣＤモニタの画面が表
示されているとき、サブループのＤ／Ａコンバータ６６
の出力は固定されており、帰還はメインループだけにか
かっている。前述のようにメインループはループゲイン
が低いため、ノイズの影響を受けにくく、従来例の図６
に示したＶＣＸＯと同等な安定度の高いドット・クロッ
ク出力が得られる。
【００４７】システム側の解像度やリフレッシュレート
等が変わり、ドット・クロックの周波数が変化したとき
の回路動作を図２を用いて説明する。図２は本発明の実
施の形態における周波数変化時のロック過程を示す図で
ある。初期状態として、ＰＬＬは周波数ｆ（ｉｎｉｔｉ
ａｌ）でメインループによりロックしているものとす
る。
【００４８】仮にＶｃｆのダイナミック・レンジを０−
５Ｖとし、周波数がｆ（ｉｎｉｔｉａｌ）からｆ（ｆｉ
ｎａｌ）に上がったとすれば、Ｖｃｆは上限５Ｖにはり
つき、ＰＬＬのロックははずれる。このときＡ／Ｄコン
バータ６２の出力は最大となり、マイコン１０はロック
がはずれたと判断し、Ｄ／Ａコンバータ６６への出力を
１ステップ変化させ、Ｖｃｃを少し上げる。粗調発振回
路部の変換利得は大きいので、発振周波数は大きく変化
し上昇していく。
【００４９】この状態で、マイコン１０はメインループ
のアクイジョンタイムの間待った後、再度Ｖｃｆを参照
し、ロックしていなければ出力をもう１ステップ上げ
る。このような動作を繰り返すことにより、Ｖｃｆは図
２の破線の軌跡をたどり、最終的にＤＡＣ６６の出力が
ステップ５でメインループがロックする。
【００５０】周波数が低く変化した場合も同様な方法で
ロックさせることができる。又、従来技術の図７で言及
した、ＬＣ発振ＶＣＯのバラツキや経年変化にも対応す
ることができるようになる。
【００５１】以上が周波数変化時の基本的な回路動作で
あるが、本発明の実施の形態では制御にワンチップ・マ
イコンを用いているので、そのマイクロコードを工夫す
ることにより次のような動作をさせている。
【００５２】まず、図３にワンチップ・マイコンが遷移
動作に移る様子を示す。図中×印はマイコン内のＡ／Ｄ
コンバータのサンプリング・ポイントを示している。Ｖ
ｃｆの閾値電圧は、１Ｖと４Ｖに設定されており、この
レンジを外れるとＤ／Ａコンバータのステップを変えて
ゆくようになっている。但し、図に示すようにＶｃｆに
重畳するノイズや、応答のオーバーシュート等でご動作
を起こさないように、閾値を越える値が数個連続して初
めて遷移動作に移るようにしている。
【００５３】また、サブループのＬＰＦ−ｃの時定数が
大きく応答が遅いために、ＰＬＬ全体のアクイジョンタ
イムが長くなることが予想される。この対策として、特
定の解像度でロックしたＤ／Ａコンバータの出力ステッ
プ（図２の例でステップ５）をＥＥＰＲＯＭ等に記憶さ
せておき、次回からマイコンがその出力ステップをデフ
ォールト値としてサーチしはじめることで解決してい
る。
【００５４】本発明は、上記実施の形態に限らず種々の
変形が可能である。例えば、図１に示した本発明の実施
の形態によるＰＬＬ回路の構成は、従来技術と同様にＶ
ＧＡ及びＸＧＡの解像度をサポートしているが、本発明
に係るＰＬＬ回路にあってはキャプチャ・レンジは連続
的であるため、例えばＳＶＧＡ等の中間の解像度にも対
応可能である。
【００５５】また、多様な変換利得を有する粗調発振回
路部を並列に追加してゆき、サブループを加え、同様な
制御をマイコンで行えば、メインループのループゲイン
とＰＬＬのキャプチャレンジを自由に設定できるため幅
広い応用が可能である。
【発明の効果】以上の通り、本発明によれば、ロック時
のループゲインが小さいので、モニタ内部のノイズのＰ
ＬＬに対する影響が少なく、安定度の高いドット・クロ
ックが再生できる。そのため、画面にＬＣＤモニタ特有
のジッタノイズが観察されず高品位の画像を得ることが
できるようになる。また、ロック時ループゲインが小さ
いにもかかわらず、単一のＶＣＯで幅広い周波数捕獲域
を有しているため、マルチスキャン化を容易に安価に実
現することができるようになる。
【図面の簡単な説明】
【図１】本発明の実施の形態としてのＰＬＬ回路を示す
図である。
【図２】本発明のＰＬＬ回路における周波数変化時のメ
インループ、サブループの動作を示す図である。
【図３】ワンチップ・マイコンによる遷移動作の判断を
説明する図である。
【図４】ＲＧＢビデオ信号のＡ／Ｄ変換時のサンプリン
グ・ポイントを示す図である。
【図５】ＶＣＯのゲインと周波数可変範囲の関係を示す
図である。
【図６】従来のＰＬＬ回路を示す図である。
【図７】他の従来のＰＬＬ回路を示す図である。
【符号の説明】
１０ ワンチップ・マイコン １２ ＥＥＰＲＯＭ １４ 可変分周器 １６ セレクター １８ 位相比較器 ２０、２２、２４、２６ ＶＣＯ ３０、３２ チャージ・ポンプ ３４、３６ ＬＰＦ ４０、４２ コイル ４４、４６ バリキャップ ４８、４９ ＶＣＯ用ＩＣ ５０ ＶＣＯ ５２、５４ バリキャップ ５６ コイル ５８ ＶＣＯ用ＩＣ ６０ バッファ ６２ Ａ／Ｄコンバータ ６４ シリアルＩ／Ｆ ６６ Ｄ／Ａコンバータ ６８ ＬＰＦ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石 川 拓 也 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】印加される電圧により発振周波数が変化す
    る電圧制御発振器と、 前記電圧制御発振器の発振信号を所定の分周比で分周
    し、かつ分周比が可変の可変分周器と、 前記可変分周器の出力とビデオ信号の水平同期信号の位
    相を比較する位相比較器と、 前記位相比較器の出力に応じて電荷を充放電するチャー
    ジポンプと、 前記チャージポンプ出力に基づいて発振制御電圧を前記
    電圧制御発振器に出力するローパス・フィルタとを有
    し、前記ビデオ信号の水平同期信号に同期したドット・
    クロックを発生させるＰＬＬ回路において、 前記電圧制御発振器は、 前記ローパス・フィルタからの前記発振制御電圧で帰還
    をかけられ、低雑音化を維持できる低い変換利得で動作
    する微調発振回路部と、 ＰＬＬによるロックがはずれたら、広い周波数可変範囲
    が得られる大きな変換利得で動作する粗調発振回路部と
    を備えていることを特徴とするＰＬＬ回路。
  2. 【請求項２】請求項１記載のＰＬＬ回路において、 ＰＬＬのロックがはずれたかどうかを前記発振制御電圧
    に基づいて判断する手段をさらに有していることを特徴
    とするＰＬＬ回路。
  3. 【請求項３】請求項１記載のＰＬＬ回路において、 前記電圧制御発振器は、ＬＣ発振を用いていることを特
    徴とするＰＬＬ回路。
  4. 【請求項４】請求項１記載のＰＬＬ回路において、 前記粗調発振回路部は、ＰＬＬのロック時に帰還がかか
    らないことを特徴とするＰＬＬ回路。
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