JPH06164376A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH06164376A JPH06164376A JP43A JP30568092A JPH06164376A JP H06164376 A JPH06164376 A JP H06164376A JP 43 A JP43 A JP 43A JP 30568092 A JP30568092 A JP 30568092A JP H06164376 A JPH06164376 A JP H06164376A
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- JP
- Japan
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- signal
- phase
- output
- delay circuit
- vco
- Prior art date
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【構成】 位相比較器３と、ＬＰＦ５と、ＶＣＯ６とを
順に配し、上記ＶＣＯ６の出力側に、出力信号を分周し
て上記位相比較器３に供給するための分周器７が設けら
れ、位相を調整するための遅延回路２が位相比較器３の
基準信号入力側に設けられている。 【効果】 クロック信号の波形を変えることなく位相調
整を行うことができ、装置全体の製作費をより安価なも
のとすることができる。
順に配し、上記ＶＣＯ６の出力側に、出力信号を分周し
て上記位相比較器３に供給するための分周器７が設けら
れ、位相を調整するための遅延回路２が位相比較器３の
基準信号入力側に設けられている。 【効果】 クロック信号の波形を変えることなく位相調
整を行うことができ、装置全体の製作費をより安価なも
のとすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、クロック信号発生器と
してのＰＬＬ回路に関するものである。
してのＰＬＬ回路に関するものである。
【０００２】
【従来の技術】従来、例えば液晶ディスプレイ等でのデ
ータ処理等を行う際に基準信号を発生する回路として、
例えば図５に示すように、位相比較器２３、チャージポ
ンプ２４、ローパスフィルタ（Low Pass Filter ：以
下、ＬＰＦと称する）２５、電圧制御発振器（Voltage
Controlled Oscillator ：以下、ＶＣＯと称する）２
６、分周器２７及び遅延回路２２からなるＰＬＬ(Phase
Locked Loop) 回路２１がある。
ータ処理等を行う際に基準信号を発生する回路として、
例えば図５に示すように、位相比較器２３、チャージポ
ンプ２４、ローパスフィルタ（Low Pass Filter ：以
下、ＬＰＦと称する）２５、電圧制御発振器（Voltage
Controlled Oscillator ：以下、ＶＣＯと称する）２
６、分周器２７及び遅延回路２２からなるＰＬＬ(Phase
Locked Loop) 回路２１がある。
【０００３】上記位相比較器２３は、例えば液晶ディス
プレイにおける水平同期信号を基準信号（ＲＩＮ）と
し、上記ＶＣＯ２６の出力信号を上記分周器２７で分周
した信号を可変信号（ＶＩＮ）として、これらＲＩＮと
ＶＩＮの位相を比較して位相差を検出するものであり、
ＲＩＮとＶＩＮの位相差が、ある範囲内になれば位相を
ロックするようになっている。また、上記チャージポン
プ２４は、上記位相比較器２３による位相差によって、
例えばＲＩＮの位相がＶＩＮの位相より進んでいる時は
ＵＦ信号を出力し、ＶＩＮの位相がＲＩＮの位相より進
んでいる時はＤＦ信号を出力するようになっている。
尚、この時の信号は誤差電圧として上記ＬＰＦ２５に出
力され、このＬＰＦ２５によって高周波成分だけ取り除
かれ、上記ＶＣＯ２６に制御電圧として出力されるよう
になっている。
プレイにおける水平同期信号を基準信号（ＲＩＮ）と
し、上記ＶＣＯ２６の出力信号を上記分周器２７で分周
した信号を可変信号（ＶＩＮ）として、これらＲＩＮと
ＶＩＮの位相を比較して位相差を検出するものであり、
ＲＩＮとＶＩＮの位相差が、ある範囲内になれば位相を
ロックするようになっている。また、上記チャージポン
プ２４は、上記位相比較器２３による位相差によって、
例えばＲＩＮの位相がＶＩＮの位相より進んでいる時は
ＵＦ信号を出力し、ＶＩＮの位相がＲＩＮの位相より進
んでいる時はＤＦ信号を出力するようになっている。
尚、この時の信号は誤差電圧として上記ＬＰＦ２５に出
力され、このＬＰＦ２５によって高周波成分だけ取り除
かれ、上記ＶＣＯ２６に制御電圧として出力されるよう
になっている。
【０００４】また、ＶＣＯ２６は、自走周波数を発振し
ており、上記制御電圧が印加された場合に自走周波数が
上記ＲＩＮの周波数に近づくように制御される。そし
て、位相比較器２３によって位相がロックされれば、こ
のＶＣＯ２６からの出力信号は上記遅延回路２２に出力
され、例えば液晶ディスプレイにおける映像データ信号
をラッチできるように位相調整されるようになってい
る。
ており、上記制御電圧が印加された場合に自走周波数が
上記ＲＩＮの周波数に近づくように制御される。そし
て、位相比較器２３によって位相がロックされれば、こ
のＶＣＯ２６からの出力信号は上記遅延回路２２に出力
され、例えば液晶ディスプレイにおける映像データ信号
をラッチできるように位相調整されるようになってい
る。
【０００５】上記構成において、位相比較器２３によっ
て位相ロックされた場合、図６に示すように、ＶＣＯ２
６出力信号の立ち上がりは、水平同期信号ＲＩＮの立ち
下がりと一致するようになり、このＶＣＯ２６出力信号
は、遅延回路２２に出力されると共に、映像データ信号
をラッチできるように位相調整され、クロック信号とし
て出力される。
て位相ロックされた場合、図６に示すように、ＶＣＯ２
６出力信号の立ち上がりは、水平同期信号ＲＩＮの立ち
下がりと一致するようになり、このＶＣＯ２６出力信号
は、遅延回路２２に出力されると共に、映像データ信号
をラッチできるように位相調整され、クロック信号とし
て出力される。
【０００６】
【発明が解決しようとする課題】ところで、ＶＣＯ２６
出力信号は、図７に示すように、ＶＣＯ２６出力信号の
立ち上がり点ｄが遅延回路２２によって位相調整され、
点ｅを立ち上がり点とした遅延回路２２出力信号とな
る。ところが、一般に、遅延回路２２は、ＶＣＯ２６の
出力信号を遅延する場合、立ち上がり時間と立ち下がり
時間との間に差が生じ易いという特性を有しているた
め、多くの場合、遅延回路２２出力信号のパルス幅ｆ
は、ＶＣＯ２６出力信号のパルス幅よりもが小さくな
り、デューティ比が低下する傾向にある。低周波ではＶ
ＣＯ２６出力信号のパルス幅が比較的大きいので遅延回
路２２によって遅延した後もデューティ比の低下する割
合が小さいが、高周波ではＶＣＯ２６出力信号のパルス
幅が小さくなるので遅延回路２２によって遅延した後の
信号のパルス幅がより小さくなり、デューティ比の低下
する割合が大きくなり、ときには信号を出力することが
出来ない場合もあり、誤動作の原因となる。
出力信号は、図７に示すように、ＶＣＯ２６出力信号の
立ち上がり点ｄが遅延回路２２によって位相調整され、
点ｅを立ち上がり点とした遅延回路２２出力信号とな
る。ところが、一般に、遅延回路２２は、ＶＣＯ２６の
出力信号を遅延する場合、立ち上がり時間と立ち下がり
時間との間に差が生じ易いという特性を有しているた
め、多くの場合、遅延回路２２出力信号のパルス幅ｆ
は、ＶＣＯ２６出力信号のパルス幅よりもが小さくな
り、デューティ比が低下する傾向にある。低周波ではＶ
ＣＯ２６出力信号のパルス幅が比較的大きいので遅延回
路２２によって遅延した後もデューティ比の低下する割
合が小さいが、高周波ではＶＣＯ２６出力信号のパルス
幅が小さくなるので遅延回路２２によって遅延した後の
信号のパルス幅がより小さくなり、デューティ比の低下
する割合が大きくなり、ときには信号を出力することが
出来ない場合もあり、誤動作の原因となる。
【０００７】従って、ＶＣＯ２６出力信号を遅延回路２
２によって位相調整すれば、パルス幅が変化するので、
映像データ信号を正確にラッチすることができず、結果
として液晶ディスプレイを正しく表示させることができ
ないという問題が生じる。
２によって位相調整すれば、パルス幅が変化するので、
映像データ信号を正確にラッチすることができず、結果
として液晶ディスプレイを正しく表示させることができ
ないという問題が生じる。
【０００８】本発明は、上記問題点に鑑みなされたもの
であって、その目的は、位相調整しても信号の波形が変
化しないような安定したクロック信号を発生するような
ＰＬＬ回路を提供することにある。
であって、その目的は、位相調整しても信号の波形が変
化しないような安定したクロック信号を発生するような
ＰＬＬ回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明のＰＬＬ回路は、
位相比較器と、ローパスフィルタと、電圧制御発振器と
を順に配し、上記電圧制御発振器の出力側に、出力信号
を分周して上記位相比較器に供給するための分周器が設
けられ、位相を調整するための遅延回路が位相比較器の
基準信号入力側に設けられていることを特徴とするもの
である。
位相比較器と、ローパスフィルタと、電圧制御発振器と
を順に配し、上記電圧制御発振器の出力側に、出力信号
を分周して上記位相比較器に供給するための分周器が設
けられ、位相を調整するための遅延回路が位相比較器の
基準信号入力側に設けられていることを特徴とするもの
である。
【００１０】
【作用】上記の構成により、遅延回路が位相比較器の基
準信号入力側に設けられていることで基準信号に対して
位相調整を行うことができるので、電圧制御発振器から
出力されるクロック信号に対して位相調整を行う必要が
なくなり、クロック信号のデューティ比の低下を防ぐこ
とができる。従って、常に安定した波形のクロック信号
を出力することができる。
準信号入力側に設けられていることで基準信号に対して
位相調整を行うことができるので、電圧制御発振器から
出力されるクロック信号に対して位相調整を行う必要が
なくなり、クロック信号のデューティ比の低下を防ぐこ
とができる。従って、常に安定した波形のクロック信号
を出力することができる。
【００１１】
【実施例】本発明の一実施例について図１ないし図４に
基づいて説明すれば、以下の通りである。
基づいて説明すれば、以下の通りである。
【００１２】本実施例に係るＰＬＬ(Phase Locked Loo
p) 回路１は、図２に示すように、映像データ信号を増
幅する増幅器８と、この増幅器８からのアナログ信号を
ディジタル信号に変換するＡ／Ｄ変換器９と、このＡ／
Ｄ変換器９からのディジタル信号に対して画像データ処
理等を行うデータ処理回路１０と、このデータ処理回路
１０からの出力信号によって液晶をＯＮ／ＯＦＦして表
示する液晶表示パネル１１とからなる液晶ディスプレイ
に採用されている。また、ＰＬＬ回路１は、増幅器１２
によって増幅された水平同期信号を処理してクロック信
号を出力し、上記液晶ディスプレイの回路に対して供給
し、このクロック信号が、上記Ａ／Ｄ変換器９、データ
処理回路１０等における基準信号として使用される。
p) 回路１は、図２に示すように、映像データ信号を増
幅する増幅器８と、この増幅器８からのアナログ信号を
ディジタル信号に変換するＡ／Ｄ変換器９と、このＡ／
Ｄ変換器９からのディジタル信号に対して画像データ処
理等を行うデータ処理回路１０と、このデータ処理回路
１０からの出力信号によって液晶をＯＮ／ＯＦＦして表
示する液晶表示パネル１１とからなる液晶ディスプレイ
に採用されている。また、ＰＬＬ回路１は、増幅器１２
によって増幅された水平同期信号を処理してクロック信
号を出力し、上記液晶ディスプレイの回路に対して供給
し、このクロック信号が、上記Ａ／Ｄ変換器９、データ
処理回路１０等における基準信号として使用される。
【００１３】このうち、上記ＰＬＬ回路１は、例えば図
１に示すように、遅延回路２、位相比較器３、チャージ
ポンプ４、ローパスフィルタ（Low Pass Filter ：以
下、ＬＰＦと称する）５、電圧制御発振器（Voltage Co
ntrolled Oscillator ：以下、ＶＣＯと称する）６及び
分周器７からなっている。
１に示すように、遅延回路２、位相比較器３、チャージ
ポンプ４、ローパスフィルタ（Low Pass Filter ：以
下、ＬＰＦと称する）５、電圧制御発振器（Voltage Co
ntrolled Oscillator ：以下、ＶＣＯと称する）６及び
分周器７からなっている。
【００１４】上記遅延回路２は、例えば液晶ディスプレ
イにおける水平同期信号を基準信号（ＲＩＮ）として、
液晶ディスプレイにおける映像データ信号をラッチさせ
るようにＲＩＮの位相を変えるようになっている。
イにおける水平同期信号を基準信号（ＲＩＮ）として、
液晶ディスプレイにおける映像データ信号をラッチさせ
るようにＲＩＮの位相を変えるようになっている。
【００１５】また、上記位相比較器３は、上記遅延回路
２によって位相が変えられたＲＩＮと、上記ＶＣＯ６か
らの信号を上記分周器７で分周した可変信号（ＶＩＮ）
との位相差を検出するものであり、ＲＩＮとＶＩＮとの
位相差が、ある範囲内になれば位相をロックするように
なっている。一方、上記位相比較器３によって検出され
た位相差が、ある範囲内に入っていなければ、上記チャ
ージポンプ４が上記位相比較器３による位相差によっ
て、例えばＲＩＮの位相がＶＩＮの位相より進んでいる
ときはＵＦ信号を出力し、ＶＩＮの位相がＲＩＮの位相
より進んでいる時はＤＦ信号を出力するようになってい
る。尚、この時の信号は誤差電圧として上記ＬＰＦ５に
出力され、このＬＰＦ５によって低周波成分だけ取り出
され、上記ＶＣＯ６に制御電圧として出力されるように
なっている。
２によって位相が変えられたＲＩＮと、上記ＶＣＯ６か
らの信号を上記分周器７で分周した可変信号（ＶＩＮ）
との位相差を検出するものであり、ＲＩＮとＶＩＮとの
位相差が、ある範囲内になれば位相をロックするように
なっている。一方、上記位相比較器３によって検出され
た位相差が、ある範囲内に入っていなければ、上記チャ
ージポンプ４が上記位相比較器３による位相差によっ
て、例えばＲＩＮの位相がＶＩＮの位相より進んでいる
ときはＵＦ信号を出力し、ＶＩＮの位相がＲＩＮの位相
より進んでいる時はＤＦ信号を出力するようになってい
る。尚、この時の信号は誤差電圧として上記ＬＰＦ５に
出力され、このＬＰＦ５によって低周波成分だけ取り出
され、上記ＶＣＯ６に制御電圧として出力されるように
なっている。
【００１６】また、ＶＣＯ６は、自走周波数を発振する
ようになっており、ＬＰＦ５において制御電圧が生じた
場合、この制御電圧に基づいた周波数に変換されるよう
になっている。そして、この変換された周波数は上記分
周器７によって１／ｎに分周された後、位相比較器３に
出力されるようになっている。このとき、ＶＣＯ６出力
信号の位相は、位相ロックされたＶＩＮの立ち下がり
が、このＶＣＯ６出力信号の立ち上がりとなるようにな
っている。
ようになっており、ＬＰＦ５において制御電圧が生じた
場合、この制御電圧に基づいた周波数に変換されるよう
になっている。そして、この変換された周波数は上記分
周器７によって１／ｎに分周された後、位相比較器３に
出力されるようになっている。このとき、ＶＣＯ６出力
信号の位相は、位相ロックされたＶＩＮの立ち下がり
が、このＶＣＯ６出力信号の立ち上がりとなるようにな
っている。
【００１７】ここで、上記ＰＬＬ回路１による液晶ディ
スプレイの映像データ信号処理における基準信号となる
クロック信号の出力について図１及び図３を参照しなが
ら以下に説明する。
スプレイの映像データ信号処理における基準信号となる
クロック信号の出力について図１及び図３を参照しなが
ら以下に説明する。
【００１８】始めに、図１に示すように、ＰＬＬ回路１
における基準信号ＲＩＮとなる、例えば液晶ディスプレ
イの水平同期信号が、映像データ信号を正確にラッチで
きるように、遅延回路２によって位相が調整され、遅延
回路２の出力信号として位相比較器３に出力される。こ
のとき、図３に示すように、水平同期信号ＲＩＮの立ち
下がり点ａは、遅延回路２によって点ｂまで遅延されて
いる。
における基準信号ＲＩＮとなる、例えば液晶ディスプレ
イの水平同期信号が、映像データ信号を正確にラッチで
きるように、遅延回路２によって位相が調整され、遅延
回路２の出力信号として位相比較器３に出力される。こ
のとき、図３に示すように、水平同期信号ＲＩＮの立ち
下がり点ａは、遅延回路２によって点ｂまで遅延されて
いる。
【００１９】次に、分周器７によって分周されたＶＣＯ
６出力信号、つまり、可変信号（ＶＩＮ）が位相比較器
３に出力され、上記遅延回路２出力信号と位相比較され
る。このとき、遅延回路２の出力信号と可変信号ＶＩＮ
との位相差が、ある範囲になれば、位相がロックされ、
上記遅延回路２の出力信号の立ち下がり点ｂとＶＣＯ６
出力信号の立ち上がり点ｃとが一致する。このときのＶ
ＣＯ６出力信号を映像データ信号処理の際に使用される
クロック信号として使用する。
６出力信号、つまり、可変信号（ＶＩＮ）が位相比較器
３に出力され、上記遅延回路２出力信号と位相比較され
る。このとき、遅延回路２の出力信号と可変信号ＶＩＮ
との位相差が、ある範囲になれば、位相がロックされ、
上記遅延回路２の出力信号の立ち下がり点ｂとＶＣＯ６
出力信号の立ち上がり点ｃとが一致する。このときのＶ
ＣＯ６出力信号を映像データ信号処理の際に使用される
クロック信号として使用する。
【００２０】尚、ＰＬＬ回路１で出力されるクロック信
号は、図２に示すように、Ａ／Ｄ変換器９において映像
データ信号がＡ／Ｄ変換される際の基準信号として使用
される他に、データ処理回路１０において各種画像デー
タ等の処理を行う際の基準信号として使用される。
号は、図２に示すように、Ａ／Ｄ変換器９において映像
データ信号がＡ／Ｄ変換される際の基準信号として使用
される他に、データ処理回路１０において各種画像デー
タ等の処理を行う際の基準信号として使用される。
【００２１】ところで、通常、遅延回路２は、信号を遅
延する際に立ち上がり時間と立ち下がり時間との間に差
が生じ易いという特性を有している。このため、遅延回
路２によって信号の位相を調整した場合、位相調整後の
信号のパルス幅が小さくなり、デューティ比が悪くなる
傾向にあり、例えば、周波数が２８ＭＨｚのクロック信
号のパルス幅が約１７．５ｎｓで、遅延回路２による立
ち上がり、立ち下がりの時間差が１０ｎｓであると、位
相調整後のパルス幅は７．５ｎｓとなり、このクロック
信号を使用するシステムにおいて誤動作が生じる。
延する際に立ち上がり時間と立ち下がり時間との間に差
が生じ易いという特性を有している。このため、遅延回
路２によって信号の位相を調整した場合、位相調整後の
信号のパルス幅が小さくなり、デューティ比が悪くなる
傾向にあり、例えば、周波数が２８ＭＨｚのクロック信
号のパルス幅が約１７．５ｎｓで、遅延回路２による立
ち上がり、立ち下がりの時間差が１０ｎｓであると、位
相調整後のパルス幅は７．５ｎｓとなり、このクロック
信号を使用するシステムにおいて誤動作が生じる。
【００２２】そこで、本発明のように、遅延回路２を位
相比較器３の基準信号ＲＩＮの入力側に設けられること
によって、映像データ信号を正しくラッチできるよう
に、基準信号ＲＩＮである水平同期信号に対して位相調
整を行うことができるので、ＰＬＬ回路１から出力され
るクロック信号のパルス幅を変化させることなく位相調
整を行うことができる。また、パルス幅を変化させない
ので、デューティ比も安定し映像データ信号をより正し
くラッチすることができる。
相比較器３の基準信号ＲＩＮの入力側に設けられること
によって、映像データ信号を正しくラッチできるよう
に、基準信号ＲＩＮである水平同期信号に対して位相調
整を行うことができるので、ＰＬＬ回路１から出力され
るクロック信号のパルス幅を変化させることなく位相調
整を行うことができる。また、パルス幅を変化させない
ので、デューティ比も安定し映像データ信号をより正し
くラッチすることができる。
【００２３】また、従来では、位相調整する場合、出力
クロック信号を直接位相調整しているので、立ち上が
り、立ち下がりの時間差が問題となり、ＶＣＯ６による
出力信号の周波数は２９ＭＨｚが限界であり、更に、位
相調整のためのステップも８段階しか行うことができず
正確な位相調整を行うことができなかった。ところが、
本実施例では、比較的パルス幅の長い低周波数の水平同
期信号に対して位相調整を行っているので、ＶＣＯ６に
よる出力信号に対する位相調整を必要とせず、位相調整
における立ち上がり、立ち下がりの時間差が問題となら
なくなり、ＶＣＯ６による出力信号の上限（約４０ＭＨ
ｚ）までの位相調整が可能となり、位相調整のためのス
テップを自由に増やすことが可能となった（本実施例で
は１６段階）。
クロック信号を直接位相調整しているので、立ち上が
り、立ち下がりの時間差が問題となり、ＶＣＯ６による
出力信号の周波数は２９ＭＨｚが限界であり、更に、位
相調整のためのステップも８段階しか行うことができず
正確な位相調整を行うことができなかった。ところが、
本実施例では、比較的パルス幅の長い低周波数の水平同
期信号に対して位相調整を行っているので、ＶＣＯ６に
よる出力信号に対する位相調整を必要とせず、位相調整
における立ち上がり、立ち下がりの時間差が問題となら
なくなり、ＶＣＯ６による出力信号の上限（約４０ＭＨ
ｚ）までの位相調整が可能となり、位相調整のためのス
テップを自由に増やすことが可能となった（本実施例で
は１６段階）。
【００２４】ところで、位相調整のための遅延回路の特
性を良くしたものは、立ち上がり、立ち下がりの時間差
が小さいので、クロック信号を直接位相調整を行っても
あまりパルス幅に影響を与えず、安定した波形の信号を
出力することができる。しかし、特性の良い遅延回路は
高価であり、装置全体の製造費を高くしている。ところ
が、本発明によれば、特性のあまり良くない遅延回路に
おいても、クロック信号を直接位相調整しないので、遅
延回路における立ち上がり、立ち下がりの時間差の問題
が生じない。従って、安価な遅延回路を使用することが
できるので、装置全体の製造費をより安価なものとする
ことができる。
性を良くしたものは、立ち上がり、立ち下がりの時間差
が小さいので、クロック信号を直接位相調整を行っても
あまりパルス幅に影響を与えず、安定した波形の信号を
出力することができる。しかし、特性の良い遅延回路は
高価であり、装置全体の製造費を高くしている。ところ
が、本発明によれば、特性のあまり良くない遅延回路に
おいても、クロック信号を直接位相調整しないので、遅
延回路における立ち上がり、立ち下がりの時間差の問題
が生じない。従って、安価な遅延回路を使用することが
できるので、装置全体の製造費をより安価なものとする
ことができる。
【００２５】
【発明の効果】本発明のＰＬＬ回路は、以上のように、
位相比較器と、ローパスフィルタと、電圧制御発振器と
を順に配し、上記電圧制御発振器の出力側に、出力信号
を分周して上記位相比較器に供給するための分周器が設
けられ、位相を調整するための遅延回路が位相比較器の
基準信号入力側に設けられていることを特徴とする構成
である。
位相比較器と、ローパスフィルタと、電圧制御発振器と
を順に配し、上記電圧制御発振器の出力側に、出力信号
を分周して上記位相比較器に供給するための分周器が設
けられ、位相を調整するための遅延回路が位相比較器の
基準信号入力側に設けられていることを特徴とする構成
である。
【００２６】これにより、比較的パルス幅の広い基準信
号に対して位相調整を行っているので、遅延回路による
パルス幅の変化に対する影響がなく、電圧制御発振器か
らの出力信号のパルス幅を変えることなく出力すること
ができ、結果として、ディーティ比の低下もなく安定し
たクロック信号となり映像データ信号をより正確にラッ
チすることができる。また、遅延回路として従来からの
ものを使用することができるので装置全体の製作費を安
価なものとすることができるという効果を奏する。
号に対して位相調整を行っているので、遅延回路による
パルス幅の変化に対する影響がなく、電圧制御発振器か
らの出力信号のパルス幅を変えることなく出力すること
ができ、結果として、ディーティ比の低下もなく安定し
たクロック信号となり映像データ信号をより正確にラッ
チすることができる。また、遅延回路として従来からの
ものを使用することができるので装置全体の製作費を安
価なものとすることができるという効果を奏する。
【図１】本発明の一実施例におけるＰＬＬ回路のブロッ
ク図である。
ク図である。
【図２】図１に示すＰＬＬ回路を有する液晶ディスプレ
イのブロック図である。
イのブロック図である。
【図３】図１のＰＬＬ回路による水平同期信号の位相比
較を示す説明図である。
較を示す説明図である。
【図４】図１のＰＬＬ回路より出力された信号と映像デ
ータ信号との関係を示す説明図である。
ータ信号との関係を示す説明図である。
【図５】従来のＰＬＬ回路のブロック図である。
【図６】図５のＰＬＬ回路による水平同期信号の位相比
較を示す説明図である。
較を示す説明図である。
【図７】図５のＰＬＬ回路より出力された信号と映像デ
ータ信号との関係を示す説明図である。
ータ信号との関係を示す説明図である。
１ ＰＬＬ回路 ２ 遅延回路 ３ 位相比較器 ４ チャージポンプ ５ ＬＰＦ（ローパスフィルタ） ６ ＶＣＯ（電圧制御発振器） ７ 分周器 ９ Ａ／Ｄ変換器 １０ データ処理回路 １１ 液晶表示パネル
Claims (1)
- 【請求項１】位相比較器と、ローパスフィルタと、電圧
制御発振器とを順に配し、上記電圧制御発振器の出力側
に、出力信号を分周して上記位相比較器に供給するため
の分周器と、出力信号の位相を調整するための遅延回路
とが設けられているＰＬＬ回路であって、 上記遅延回路が位相比較器の基準信号入力側に設けられ
ていることを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06164376A (ja) | 1992-11-16 | 1992-11-16 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06164376A (ja) | 1992-11-16 | 1992-11-16 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06164376A true JPH06164376A (ja) | 1994-06-10 |
Family
ID=17948066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP43A Pending JPH06164376A (ja) | 1992-11-16 | 1992-11-16 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06164376A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008135835A (ja) * | 2006-11-27 | 2008-06-12 | Fujitsu Ltd | Ｐｌｌ回路 |
| CN100452468C (zh) * | 2003-01-10 | 2009-01-14 | 精工爱普生株式会社 | 用于基于相位敏感检测的压电器件的谐振控制装置 |
-
1992
- 1992-11-16 JP JP43A patent/JPH06164376A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100452468C (zh) * | 2003-01-10 | 2009-01-14 | 精工爱普生株式会社 | 用于基于相位敏感检测的压电器件的谐振控制装置 |
| JP2008135835A (ja) * | 2006-11-27 | 2008-06-12 | Fujitsu Ltd | Ｐｌｌ回路 |
| US8278983B2 (en) | 2006-11-27 | 2012-10-02 | Fujitsu Semiconductor Limited | PLL circuit |
| US8638140B2 (en) | 2006-11-27 | 2014-01-28 | Spansion Llc | PLL circuit |
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