JPH09162736A - ディジタルおよびアナログデータ変換装置 - Google Patents
ディジタルおよびアナログデータ変換装置Info
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- JPH09162736A JPH09162736A JP32463395A JP32463395A JPH09162736A JP H09162736 A JPH09162736 A JP H09162736A JP 32463395 A JP32463395 A JP 32463395A JP 32463395 A JP32463395 A JP 32463395A JP H09162736 A JPH09162736 A JP H09162736A
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- digital
- output
- circuit
- voltage
- bit
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Abstract
(57)【要約】
【課題】この発明は、構成を簡易化できるディジタル・
アナログ、もしくはアナログ・ディジタル変換するディ
ジタルおよびアナログデータ変換装置を提供することを
課題とする。 【解決手段】ディジタル出力回路11からの各ビット出力
は、それぞれインバータ121 〜12n を介してスイッチ13
1 〜13n を制御する。このスイッチ131 〜13n には、そ
れぞれ（Ｖc ／２＋Ｖc ／２）、（Ｖc ／２＋Ｖc ／
４）、…、（Ｖc ／２＋Ｖc ／２n ）の電圧が供給さ
れ、これらスイッチからの出力は接地電位と共に加算回
路14で加算して反転加算増幅回路15に供給する。ここ
で、ディジタル出力回路11からの最上位ビットにより、
（Ｖc ／２＋Ｖc ／２）の供給されるスイッチ131 が制
御され、最下位ビットにより（Ｖc ／２＋Ｖc ／２ｎ）
の供給されるスイッチ13n が制御される。
アナログ、もしくはアナログ・ディジタル変換するディ
ジタルおよびアナログデータ変換装置を提供することを
課題とする。 【解決手段】ディジタル出力回路11からの各ビット出力
は、それぞれインバータ121 〜12n を介してスイッチ13
1 〜13n を制御する。このスイッチ131 〜13n には、そ
れぞれ（Ｖc ／２＋Ｖc ／２）、（Ｖc ／２＋Ｖc ／
４）、…、（Ｖc ／２＋Ｖc ／２n ）の電圧が供給さ
れ、これらスイッチからの出力は接地電位と共に加算回
路14で加算して反転加算増幅回路15に供給する。ここ
で、ディジタル出力回路11からの最上位ビットにより、
（Ｖc ／２＋Ｖc ／２）の供給されるスイッチ131 が制
御され、最下位ビットにより（Ｖc ／２＋Ｖc ／２ｎ）
の供給されるスイッチ13n が制御される。
Description
【０００１】
【発明の属する技術分野】この発明は、構成を簡易化す
ることができると共に、ロジック構成を簡易化すること
ができるディジタル・アナログ変換もしくはアナログ・
デジタル変換が行えるディジタルおよびアナログデータ
変換装置に関する。
ることができると共に、ロジック構成を簡易化すること
ができるディジタル・アナログ変換もしくはアナログ・
デジタル変換が行えるディジタルおよびアナログデータ
変換装置に関する。
【０００２】
【従来の技術】例えば、デジタル・アナログ変換手段と
しては、セグメント方式、Ｒ−２Ｒ方式、さらに電圧ポ
テンショ方式、重み抵抗回路方式等が知られている。こ
こで、セグメント方式や電圧ポテンショ方式は、２n 個
の電流や電流源等の基準が必要となって、回路規模が大
きくなる。また、Ｒ−２Ｒ方式はｎ個のスイッチ手段と
２ｎ個の抵抗によって構成できるが、基準電圧を抵抗回
路によって分圧し、この分圧が繰り返されるようにする
もので、このために誤差が累積するようになるため、抵
抗回路を構成する各抵抗（特に上位ビットに対応する）
の精度が要求される。したがって、現在の技術にあって
は例えばレーザトリミングが必要となり、１６ビット以
上のデータを取り扱うことが困難である。
しては、セグメント方式、Ｒ−２Ｒ方式、さらに電圧ポ
テンショ方式、重み抵抗回路方式等が知られている。こ
こで、セグメント方式や電圧ポテンショ方式は、２n 個
の電流や電流源等の基準が必要となって、回路規模が大
きくなる。また、Ｒ−２Ｒ方式はｎ個のスイッチ手段と
２ｎ個の抵抗によって構成できるが、基準電圧を抵抗回
路によって分圧し、この分圧が繰り返されるようにする
もので、このために誤差が累積するようになるため、抵
抗回路を構成する各抵抗（特に上位ビットに対応する）
の精度が要求される。したがって、現在の技術にあって
は例えばレーザトリミングが必要となり、１６ビット以
上のデータを取り扱うことが困難である。
【０００３】重み抵抗方式は、ＬＳＢの抵抗値がＭＳＢ
の抵抗値の２n 倍に表されるようになるものであるた
め、ビット数が増加すると必然的に抵抗値が大きくなっ
て、ＩＣ化するためには不向きである。さらに、オペア
ンプの反転加算増幅回路を用いるようにすれば、ｎ個の
スイッチ手段とｎ個の基準電圧によって構成できるが、
出力が負となり、このため正負の電源が必要とされる
（基準電圧を例えばＶ1 、Ｖ2 、Ｖ3 とすると、出力電
圧Ｖout は“Ｖout ＝−（Ｖ1 ＋Ｖ2 ＋Ｖ3 ）”とな
る。
の抵抗値の２n 倍に表されるようになるものであるた
め、ビット数が増加すると必然的に抵抗値が大きくなっ
て、ＩＣ化するためには不向きである。さらに、オペア
ンプの反転加算増幅回路を用いるようにすれば、ｎ個の
スイッチ手段とｎ個の基準電圧によって構成できるが、
出力が負となり、このため正負の電源が必要とされる
（基準電圧を例えばＶ1 、Ｖ2 、Ｖ3 とすると、出力電
圧Ｖout は“Ｖout ＝−（Ｖ1 ＋Ｖ2 ＋Ｖ3 ）”とな
る。
【０００４】また、アナログ・ディジタル変換手段とし
て、特にチップ面積を減少させるための手段として直並
列比較方式が知られいている。これは、全ビットをａビ
ットおよびｂビットの２つのグループに分け、まずａビ
ットでＡ／Ｄ変換を行った後に、入力電圧とａビットの
出力（ディジタル・アナログ変換した後の）の差分増幅
（２n 倍）したものを、ｂビットでＡ／Ｄ変換するもの
である。ここで、このＡ／Ｄ出力値はａビットを上位ビ
ット、ｂビットを下位ビットとしてそのまま足せばよ
い。
て、特にチップ面積を減少させるための手段として直並
列比較方式が知られいている。これは、全ビットをａビ
ットおよびｂビットの２つのグループに分け、まずａビ
ットでＡ／Ｄ変換を行った後に、入力電圧とａビットの
出力（ディジタル・アナログ変換した後の）の差分増幅
（２n 倍）したものを、ｂビットでＡ／Ｄ変換するもの
である。ここで、このＡ／Ｄ出力値はａビットを上位ビ
ット、ｂビットを下位ビットとしてそのまま足せばよ
い。
【０００５】この様な手段を用いることによって、回路
構成は増加するがディジタル出力変換ロジック部が減少
するようになって、トータル的なＡ／Ｄ変換用のチップ
面積が減少される。しかし、実質的にＤＡコンバータや
作動増幅等のための外付け回路が多く必要とされる。
構成は増加するがディジタル出力変換ロジック部が減少
するようになって、トータル的なＡ／Ｄ変換用のチップ
面積が減少される。しかし、実質的にＤＡコンバータや
作動増幅等のための外付け回路が多く必要とされる。
【０００６】
【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みなされたもので、デイジタル・アナログ変換
に際しては、特殊な電源を必要とすることなくｎ＋１個
の基準電源とｎ個のスイッチ手段によって簡単に構成で
きるようにすると共に、さらにアナログ・ディジタル変
換に際しては直並列変換方式においてＤＡコンバータ自
体の面積が効果的に減少できて回路規模の減少も図れる
ようにしたディジタルおよびアナログデータ変換装置を
提供しようとするものである。
な点に鑑みなされたもので、デイジタル・アナログ変換
に際しては、特殊な電源を必要とすることなくｎ＋１個
の基準電源とｎ個のスイッチ手段によって簡単に構成で
きるようにすると共に、さらにアナログ・ディジタル変
換に際しては直並列変換方式においてＤＡコンバータ自
体の面積が効果的に減少できて回路規模の減少も図れる
ようにしたディジタルおよびアナログデータ変換装置を
提供しようとするものである。
【０００７】
【課題を解決するための手段】この発明に係るディジタ
ルおよびアナログデータ変換装置は、ｎビットのディジ
タル入力でｎ個のスイッチ手段をそれぞれオン・オフ制
御し、そのオンされたスイッチ手段からそれぞれ（Ｖc
／２＋Ｖc ／２）、（Ｖc ／２＋Ｖc ／４）、（Ｖc ／
２＋Ｖc ／８）、…（Ｖc ／２＋Ｖc ／２n ）の基準電
圧、並びに接地電位との加算値を取り出してこれらを加
算する。そして、この加算手段からの出力電圧と設定さ
れた基準電圧（Ｖc ／２）とを反転加算増幅手段に供給
するもので、前記ｎ個のスイッチ手段は、前記ディジタ
ル入力の最上位ビットで（Ｖc ／２＋Ｖc ／２）に対応
するスイッチ手段を制御し、また最下位ビットで（Ｖc
／２＋Ｖc ／２n ）に対応するスイッチ手段を制御して
アナログデータが出力されるようにする。
ルおよびアナログデータ変換装置は、ｎビットのディジ
タル入力でｎ個のスイッチ手段をそれぞれオン・オフ制
御し、そのオンされたスイッチ手段からそれぞれ（Ｖc
／２＋Ｖc ／２）、（Ｖc ／２＋Ｖc ／４）、（Ｖc ／
２＋Ｖc ／８）、…（Ｖc ／２＋Ｖc ／２n ）の基準電
圧、並びに接地電位との加算値を取り出してこれらを加
算する。そして、この加算手段からの出力電圧と設定さ
れた基準電圧（Ｖc ／２）とを反転加算増幅手段に供給
するもので、前記ｎ個のスイッチ手段は、前記ディジタ
ル入力の最上位ビットで（Ｖc ／２＋Ｖc ／２）に対応
するスイッチ手段を制御し、また最下位ビットで（Ｖc
／２＋Ｖc ／２n ）に対応するスイッチ手段を制御して
アナログデータが出力されるようにする。
【０００８】また、入力電圧をａビットにディジタル変
換して前記ディジタル入力とされるようにすると共に、
これらディジタル入力で制御されるスイッチ手段からの
出力と入力電圧とを加算し、その加算結果が反転加算増
幅手段に供給されるものであり、さらにこの反転加算手
段からの出力が、ｂ（ａ＜ｂ）ビットでディジタルデー
タに変換されるようにしている。
換して前記ディジタル入力とされるようにすると共に、
これらディジタル入力で制御されるスイッチ手段からの
出力と入力電圧とを加算し、その加算結果が反転加算増
幅手段に供給されるものであり、さらにこの反転加算手
段からの出力が、ｂ（ａ＜ｂ）ビットでディジタルデー
タに変換されるようにしている。
【０００９】この様に構成されるディジタルおよびアナ
ログデータ変換装置にあっては、基本的に特殊な（±）
電源等を必要とすることなく、入力に対応したビット数
のｎ個のスイッチ手段とｎ−１個の基準電源とによって
ＤＡコンバータが構成できるものであり、またアナログ
データをディジタルデータに変換するに際して、入力電
圧をも加算してゲインコントロールできるようになっ
て、直並列方式のＡ／ＤにおいてＤＡコンバータ自体の
面積が効果的に減少され、回路規模の削減の可能とされ
る。
ログデータ変換装置にあっては、基本的に特殊な（±）
電源等を必要とすることなく、入力に対応したビット数
のｎ個のスイッチ手段とｎ−１個の基準電源とによって
ＤＡコンバータが構成できるものであり、またアナログ
データをディジタルデータに変換するに際して、入力電
圧をも加算してゲインコントロールできるようになっ
て、直並列方式のＡ／ＤにおいてＤＡコンバータ自体の
面積が効果的に減少され、回路規模の削減の可能とされ
る。
【００１０】
【発明の実施の形態】以下、図面を参照してこの発明の
一実施の形態を説明する。図１はディジタルデータをア
ナログデータに変換する回路の構成を示すもので、ディ
ジタルデータの出力回路11からは、ｎビットのディジタ
ルデータＡa-1 、Ａa-2 、…、Ａo が出力され、これら
のビット出力はそれぞれインバータ121 、121 、…12n
それぞれによって反転され、それぞれスイッチ131 、13
2 、…、13n をオン・オフ制御する。これらのスイッチ
131 、132 、…、13n には、それぞれ設定された入力電
圧（Ｖc ／２＋Ｖc ／２）、（Ｖc ／２＋Ｖc ／４）、
…、（Ｖc ／２＋Ｖc ／２n ）が供給されているもの
で、スイッチ131 、132 、…、13n それぞれのオンによ
って、それぞれ供給されている電圧が出力される。
一実施の形態を説明する。図１はディジタルデータをア
ナログデータに変換する回路の構成を示すもので、ディ
ジタルデータの出力回路11からは、ｎビットのディジタ
ルデータＡa-1 、Ａa-2 、…、Ａo が出力され、これら
のビット出力はそれぞれインバータ121 、121 、…12n
それぞれによって反転され、それぞれスイッチ131 、13
2 、…、13n をオン・オフ制御する。これらのスイッチ
131 、132 、…、13n には、それぞれ設定された入力電
圧（Ｖc ／２＋Ｖc ／２）、（Ｖc ／２＋Ｖc ／４）、
…、（Ｖc ／２＋Ｖc ／２n ）が供給されているもの
で、スイッチ131 、132 、…、13n それぞれのオンによ
って、それぞれ供給されている電圧が出力される。
【００１１】これらのスイッチ131 、132 、…、13n そ
れぞれの出力側は、それぞれ抵抗Ｒを介して一括接続
し、その出力電圧の加算回路14が構成されるもので、さ
らに抵抗Ｒを介して接地電位が加算回路14に加算され
て、この様な加算回路14の加算結果は反転加算増幅回路
15に供給される。この反転加算増幅回路15は、加算回路
14からの出力が（−）入力に供給されるオペアンプ151
を含み構成され、このオペアンプ151 の（＋）入力に基
準電位として（Ｖc ／２）が供給される。そして、この
反転加算増幅回路15からディジタルデータ出力回路11か
ら入力されたディジタルデータに対応したアナログ出力
が得られる。
れぞれの出力側は、それぞれ抵抗Ｒを介して一括接続
し、その出力電圧の加算回路14が構成されるもので、さ
らに抵抗Ｒを介して接地電位が加算回路14に加算され
て、この様な加算回路14の加算結果は反転加算増幅回路
15に供給される。この反転加算増幅回路15は、加算回路
14からの出力が（−）入力に供給されるオペアンプ151
を含み構成され、このオペアンプ151 の（＋）入力に基
準電位として（Ｖc ／２）が供給される。そして、この
反転加算増幅回路15からディジタルデータ出力回路11か
ら入力されたディジタルデータに対応したアナログ出力
が得られる。
【００１２】すなわち、１個の加算値が接地電位に設定
された加算回路14において、ｎ個の電圧加算スイッチ13
1 、132 、…、13n が設けられて、その加算電圧が
｛（Ｖc／２＋Ｖc ／２）、（Ｖc ／２＋Ｖc ／４）、
…、（Ｖc ／２＋Ｖc ／２n ）｝とされるもので、スイ
ッチ131 、132 、…、13n それぞれが、ディジタル出力
回路11からのディジタルデータに基づいてオン・オフ制
御される。この場合、出力回路11からの最上位ビットに
よって、（Ｖc ／２＋Ｖc ／２）の供給されるスイッチ
131 が制御され、さらに最下位ビットによって（Ｖc ／
２＋Ｖc ／２n ）の供給されるスイッチ13n が制御され
る。
された加算回路14において、ｎ個の電圧加算スイッチ13
1 、132 、…、13n が設けられて、その加算電圧が
｛（Ｖc／２＋Ｖc ／２）、（Ｖc ／２＋Ｖc ／４）、
…、（Ｖc ／２＋Ｖc ／２n ）｝とされるもので、スイ
ッチ131 、132 、…、13n それぞれが、ディジタル出力
回路11からのディジタルデータに基づいてオン・オフ制
御される。この場合、出力回路11からの最上位ビットに
よって、（Ｖc ／２＋Ｖc ／２）の供給されるスイッチ
131 が制御され、さらに最下位ビットによって（Ｖc ／
２＋Ｖc ／２n ）の供給されるスイッチ13n が制御され
る。
【００１３】したがって、加算回路14からの出力は、
“Ｖc −（Ｖc ／２＋Ｖc −４……＋（Ｖc ／２n ）”
となり、この加算回路の出力は“Ｖc −加算値”とされ
る。ここで、加算値は“（Ｖc ／２n ）×（ａビット出
力）”とされる。以下に、その計算式を示す。
“Ｖc −（Ｖc ／２＋Ｖc −４……＋（Ｖc ／２n ）”
となり、この加算回路の出力は“Ｖc −加算値”とされ
る。ここで、加算値は“（Ｖc ／２n ）×（ａビット出
力）”とされる。以下に、その計算式を示す。
【００１４】
【数１】
【００１５】ここで、加算回路14からの出力は反転した
形とされるが、入力回路11からのディジタル出力がそれ
ぞれインバータ121 、122 、…、12n を介して反転して
スイッチ131 、132 、…、13n を制御するようにしてい
る。したがって、通常のＤＡコンバータと同様の結果が
得られるものであり、その結果例えば（±）電源を使用
することなく加算が可能とされる。
形とされるが、入力回路11からのディジタル出力がそれ
ぞれインバータ121 、122 、…、12n を介して反転して
スイッチ131 、132 、…、13n を制御するようにしてい
る。したがって、通常のＤＡコンバータと同様の結果が
得られるものであり、その結果例えば（±）電源を使用
することなく加算が可能とされる。
【００１６】また、基準電圧を（Ｖc ／２）、さらに加
算電圧を（Ｖc ／２）＋Ｖc ／２nとし、２n 個分の加
算電圧スイッチを設けて、これらスイッチをディジタル
入力に対応してオン・オフを行えば、 加算値＝（Ｖc ／２n ）×（ａビット出力） となり、同様の結果が得られる。この場合、スイッチの
数は増えるが基準電圧は１つですむ。１／２ＬＳＢのオ
フセットを設けたいときは、１／２ＬＳＢ＋Ｖc／２の
電圧を（−）側に入力すればよい。
算電圧を（Ｖc ／２）＋Ｖc ／２nとし、２n 個分の加
算電圧スイッチを設けて、これらスイッチをディジタル
入力に対応してオン・オフを行えば、 加算値＝（Ｖc ／２n ）×（ａビット出力） となり、同様の結果が得られる。この場合、スイッチの
数は増えるが基準電圧は１つですむ。１／２ＬＳＢのオ
フセットを設けたいときは、１／２ＬＳＢ＋Ｖc／２の
電圧を（−）側に入力すればよい。
【００１７】次に、１／２ＬＳＢのオフセットについて
説明する。ここで、例として５Ｖを２ビットのディジタ
ル値に分解したときを考えると、分解能は“５／２n ”
となって、Ｄ／ＡもしくはＡ／Ｄ値を“分解能＋ビット
数”とすると、次の表に示すようにオフセット無しの場
合となるが、この値では５Ｖを均一に分解することがで
きない。
説明する。ここで、例として５Ｖを２ビットのディジタ
ル値に分解したときを考えると、分解能は“５／２n ”
となって、Ｄ／ＡもしくはＡ／Ｄ値を“分解能＋ビット
数”とすると、次の表に示すようにオフセット無しの場
合となるが、この値では５Ｖを均一に分解することがで
きない。
【００１８】
【表１】
【００１９】そこで、１／２ＬＳＢ（０．６２５Ｖ）の
オフセットを加えることにより、前表のオフセット有り
のときのように、５Ｖを均一に分解することができる。
オフセットを加えることにより、前表のオフセット有り
のときのように、５Ｖを均一に分解することができる。
【００２０】この実施の形態をより良好に理解できるよ
うにするために、“ａビット＝３ビット”、“Ｖc ＝５
Ｖ”とした場合、その設定値は以下のようになる。ここ
で、Ｖ1 、Ｖ2 、…Ｖn は図１で示されるスイッチ131
、132 、…、13n の入力側電圧である。
うにするために、“ａビット＝３ビット”、“Ｖc ＝５
Ｖ”とした場合、その設定値は以下のようになる。ここ
で、Ｖ1 、Ｖ2 、…Ｖn は図１で示されるスイッチ131
、132 、…、13n の入力側電圧である。
【００２１】 ・ａビットの分解能 ：５．０／２3 ＝０．６２５Ｖ Ｖ1 ＝５．０／２＋５．０／２＝５．０／２＋２．５
＝５．０Ｖ Ｖ2 ＝５．０／２＋５．０／４＝５．０／２＋１．２５
＝３．７５Ｖ Ｖ3 ＝５．０／２＋５．０／８＝５．０／２＋０．６２
５＝３．１２５Ｖ オフセット＝５．０／２＋５．０／１６＝５．０／２＋
０．３１２５＝２．８１２５Ｖ また、オペアンプ151 において“出力値＝５．０−加算
電圧値”とすると、その結果は次表のようになる。
＝５．０Ｖ Ｖ2 ＝５．０／２＋５．０／４＝５．０／２＋１．２５
＝３．７５Ｖ Ｖ3 ＝５．０／２＋５．０／８＝５．０／２＋０．６２
５＝３．１２５Ｖ オフセット＝５．０／２＋５．０／１６＝５．０／２＋
０．３１２５＝２．８１２５Ｖ また、オペアンプ151 において“出力値＝５．０−加算
電圧値”とすると、その結果は次表のようになる。
【００２２】
【表２】
【００２３】したがって、従来のＤＡコンバータに比較
して、基準電圧とスイッチの数が少なくてすむようにな
り、この回路が組み込まれることにより、チップ面積の
小さくされたＤＡコンバータを製作することができる。
また、Ｒ−２Ｒ方式と比較しても、基準電圧を抵抗によ
る分圧を繰り返すことがないものであるため、レーザト
リミング等を必要としない。
して、基準電圧とスイッチの数が少なくてすむようにな
り、この回路が組み込まれることにより、チップ面積の
小さくされたＤＡコンバータを製作することができる。
また、Ｒ−２Ｒ方式と比較しても、基準電圧を抵抗によ
る分圧を繰り返すことがないものであるため、レーザト
リミング等を必要としない。
【００２４】基準電圧部を抵抗分圧回路で構成して場合
にはバッファが必要となるが、加算回路側に流れる電流
を補正することによって求めるようにすれば、バッファ
を必要としない。また、スイッチがオフとなったときに
は、Ｖc ／２を接続するようにすれば、ノイズに対して
も強くなる。
にはバッファが必要となるが、加算回路側に流れる電流
を補正することによって求めるようにすれば、バッファ
を必要としない。また、スイッチがオフとなったときに
は、Ｖc ／２を接続するようにすれば、ノイズに対して
も強くなる。
【００２５】図２で示す抵抗分圧補正回路において、オ
ペアンプ21の（−）側に抵抗Ｒを介して電圧Ｖa が入力
されるもので、この電圧Ｖa は５．０Ｖの電圧を抵抗Ｒ
1 およびＲ2 で分圧した電圧である。そして、オペアン
プ21の（＋）側には、２．５Ｖの直流電源22が接続され
ている。
ペアンプ21の（−）側に抵抗Ｒを介して電圧Ｖa が入力
されるもので、この電圧Ｖa は５．０Ｖの電圧を抵抗Ｒ
1 およびＲ2 で分圧した電圧である。そして、オペアン
プ21の（＋）側には、２．５Ｖの直流電源22が接続され
ている。
【００２６】ここで、“Ｖa ＝３．７５Ｖ”を設定する
ためには、抵抗分圧の場合 ５．０×Ｒ2 ／（Ｒ1 ＋Ｒ2 ）＝３．７５Ｖ とされるようにした抵抗比を設定すればよい。しかし、
この実施の形態にあってはオペアンプ21の入力部に電流
が流れるようになるため、抵抗分圧の比が狂ってしま
う。
ためには、抵抗分圧の場合 ５．０×Ｒ2 ／（Ｒ1 ＋Ｒ2 ）＝３．７５Ｖ とされるようにした抵抗比を設定すればよい。しかし、
この実施の形態にあってはオペアンプ21の入力部に電流
が流れるようになるため、抵抗分圧の比が狂ってしま
う。
【００２７】そこで、オペアンプ21の入力に流れる電流
を考慮に入れて補正を行うと、 Ｉ1 ＝Ｉ＋Ｉ2 ５．０−２．５＝Ｒ1 ×Ｉ1 Ｖa −２．５＝Ｒ×Ｉ Ｖa ＝Ｒ2 ×Ｉ2 よりＶa ＝３．７５ＶとなるＲ1
およびＲ2 の関係は ２．５／Ｒ1 ＝１．２５／Ｒ1 ＋３．７５／Ｒ2 となる。抵抗Ｒに流れる電流は、バッファを使用したと
きもまた抵抗分圧比によって補正したときも同じ電流値
が流れるため、抵抗分圧比を変更したからとして誤差を
生ずることがない。
を考慮に入れて補正を行うと、 Ｉ1 ＝Ｉ＋Ｉ2 ５．０−２．５＝Ｒ1 ×Ｉ1 Ｖa −２．５＝Ｒ×Ｉ Ｖa ＝Ｒ2 ×Ｉ2 よりＶa ＝３．７５ＶとなるＲ1
およびＲ2 の関係は ２．５／Ｒ1 ＝１．２５／Ｒ1 ＋３．７５／Ｒ2 となる。抵抗Ｒに流れる電流は、バッファを使用したと
きもまた抵抗分圧比によって補正したときも同じ電流値
が流れるため、抵抗分圧比を変更したからとして誤差を
生ずることがない。
【００２８】図３はアナログデータをディジタルデータ
に変換する第２の実施の形態を示しているもので、入力
電圧Ｖinが入力されるＡ／Ｄ変換回路25において、ａビ
ットＡa-1 、Ａa-2 、…、Ａo のディジタルビットに変
換される。そして、このＡ／Ｄ変換回路25からのａビッ
ト出力は、それぞれスイッチ131 、132 、…、13n それ
ぞれ、オン・オフ指令制御信号として与えられる。
に変換する第２の実施の形態を示しているもので、入力
電圧Ｖinが入力されるＡ／Ｄ変換回路25において、ａビ
ットＡa-1 、Ａa-2 、…、Ａo のディジタルビットに変
換される。そして、このＡ／Ｄ変換回路25からのａビッ
ト出力は、それぞれスイッチ131 、132 、…、13n それ
ぞれ、オン・オフ指令制御信号として与えられる。
【００２９】また、Ａ／Ｄ変換回路25の各ビット出力
は、Ａa+b-1 、Ａa+b-2 、…、Ａb として取り出され
る。また、反転加算増幅回路15を構成するオペフンプ15
1 からの出力は、ｂビットのＡ／Ｄ変換回路26に供給さ
れ、このＡ／Ｄ変換回路26からそれぞれインバータ271
、272 、…を介してＡb-1 、Ａb-2 、…、Ａo のディ
ジタルデータとして出力される。ここで、加算回路14に
おいて接地電位は抵抗ｒを介して供給され、オペアンプ
151 の帰還抵抗はｒに設定されており、その他図１と同
一の構成部分は同一の符号を付してその説明は省略す
る。
は、Ａa+b-1 、Ａa+b-2 、…、Ａb として取り出され
る。また、反転加算増幅回路15を構成するオペフンプ15
1 からの出力は、ｂビットのＡ／Ｄ変換回路26に供給さ
れ、このＡ／Ｄ変換回路26からそれぞれインバータ271
、272 、…を介してＡb-1 、Ａb-2 、…、Ａo のディ
ジタルデータとして出力される。ここで、加算回路14に
おいて接地電位は抵抗ｒを介して供給され、オペアンプ
151 の帰還抵抗はｒに設定されており、その他図１と同
一の構成部分は同一の符号を付してその説明は省略す
る。
【００３０】すなわち、入力電圧ＶinはａビットのＡ／
Ｄ変換回路25と反転加算増幅回路15に入力される。通常
の直並列比較回路では、ａビットＡ／ＤとｂビットＡ／
Ｄとの間にＤＡＴと差動増幅回路を設け、ｂビットＡ／
Ｄの入力電圧を“（Ｖin−ＤＡＴ）×２a ”とされるよ
うにしている［ＤＡＴ＝（Ｖc ／２n ）×（ａビット出
力］。
Ｄ変換回路25と反転加算増幅回路15に入力される。通常
の直並列比較回路では、ａビットＡ／ＤとｂビットＡ／
Ｄとの間にＤＡＴと差動増幅回路を設け、ｂビットＡ／
Ｄの入力電圧を“（Ｖin−ＤＡＴ）×２a ”とされるよ
うにしている［ＤＡＴ＝（Ｖc ／２n ）×（ａビット出
力］。
【００３１】この実施の形態にあって、反転加算増幅回
路15に対しては加算電圧（Ｖc ／２−Ｖc ／２）、（Ｖ
c ／２−Ｖc ／４）、…、（Ｖc ／２−Ｖc ／２a ）が
入力される。ここで、基準電圧（オペアンプ151 の
（＋）側入力）は（Ｖc ／２）である。
路15に対しては加算電圧（Ｖc ／２−Ｖc ／２）、（Ｖ
c ／２−Ｖc ／４）、…、（Ｖc ／２−Ｖc ／２a ）が
入力される。ここで、基準電圧（オペアンプ151 の
（＋）側入力）は（Ｖc ／２）である。
【００３２】ｎ個分のスイッチ131 、132 、…、13n
を、Ａ／Ｄ変換回路15からのディジタル出力によってオ
ン・オフ制御し、その最上位ビットで（Ｖc ／２−Ｖc
／２）を切り換え、最下位ビットで（Ｖc ／２−Ｖc ／
２a ）を切り換える。
を、Ａ／Ｄ変換回路15からのディジタル出力によってオ
ン・オフ制御し、その最上位ビットで（Ｖc ／２−Ｖc
／２）を切り換え、最下位ビットで（Ｖc ／２−Ｖc ／
２a ）を切り換える。
【００３３】この様に構成すると、加算回路14からの出
力は Ｖc −｛Ｖin−（ＶC ／２＋Ｖc ／４＋Ｖc ／８＋…Ｖ
c ／２n ）｝ となり、したがって Ｖc −｛（Ｖin−加算値）ｒ／Ｒ となる｛加算値＝（Ｖc ／２a ）×（ａビット出
力）｝。つまり、入力された電圧Ｖinは（ｒ／Ｒ）で増
幅されて加算した値だけ減算されたことになる。その結
果、直並列の場合は（ゲイン＝２a ）なので、（２a ＝
ｒ／Ｒ）と設定すれば、この実施の形態における反転加
算増幅回路15からの出力は、 Ｖc −（Ｖin−ＤＡＴ）×２ ただし、ＤＡＴ＝（Ｖc ／２a ）×（ａビット出力）と
なる。
力は Ｖc −｛Ｖin−（ＶC ／２＋Ｖc ／４＋Ｖc ／８＋…Ｖ
c ／２n ）｝ となり、したがって Ｖc −｛（Ｖin−加算値）ｒ／Ｒ となる｛加算値＝（Ｖc ／２a ）×（ａビット出
力）｝。つまり、入力された電圧Ｖinは（ｒ／Ｒ）で増
幅されて加算した値だけ減算されたことになる。その結
果、直並列の場合は（ゲイン＝２a ）なので、（２a ＝
ｒ／Ｒ）と設定すれば、この実施の形態における反転加
算増幅回路15からの出力は、 Ｖc −（Ｖin−ＤＡＴ）×２ ただし、ＤＡＴ＝（Ｖc ／２a ）×（ａビット出力）と
なる。
【００３４】ｂビットＡ／Ｄ変換回路26に対する入力電
圧は、通常の直並列比較方式の差動増幅出力の反転した
形となっているが、ｂビットＡ／Ｄ変換回路26のディジ
タル出力部に、インバータ271 、272 、…を設けるよう
にすることにより、通常の直並列比較方式と同じ結果を
得ることができる。このため、差動増幅回路を使用する
ことなく、減算および増幅が可能とされる。
圧は、通常の直並列比較方式の差動増幅出力の反転した
形となっているが、ｂビットＡ／Ｄ変換回路26のディジ
タル出力部に、インバータ271 、272 、…を設けるよう
にすることにより、通常の直並列比較方式と同じ結果を
得ることができる。このため、差動増幅回路を使用する
ことなく、減算および増幅が可能とされる。
【００３５】ここで、この実施の形態を理解し易くする
ため（ａビット＝２ビット）（ｂビット＝６ビット）、
（入力電圧Ｖin＝０〜５Ｖ）とした場合を説明する。こ
の様にした場合の設定値は、以下のようになる。
ため（ａビット＝２ビット）（ｂビット＝６ビット）、
（入力電圧Ｖin＝０〜５Ｖ）とした場合を説明する。こ
の様にした場合の設定値は、以下のようになる。
【００３６】 ・ａビットの分解能 ：５／２2 ＝１．２５Ｖ ・ゲイン ： ２2 ＝４倍
【数２】
【００３７】
【数３】
【００３８】 ・ｂビットの分解能 ：（５，００／２6 ）／４
＝１９．５ｍＶ したがって、８ビット時の分解能：５．００／２8 ＝１
９．５ｍＶと同じで、従来の直並列方式と比較してチッ
プ面積が減じられるＡ／Ｄ変換装置を製作することがで
きる。
＝１９．５ｍＶ したがって、８ビット時の分解能：５．００／２8 ＝１
９．５ｍＶと同じで、従来の直並列方式と比較してチッ
プ面積が減じられるＡ／Ｄ変換装置を製作することがで
きる。
【００３９】ここで、この実施の形態における反転加算
増幅回路15を用いたＤＡコンバータについて説明する
と、加算回路14に入力される入力電圧をＶ1 、Ｖ2 、
…、Ｖinとすると、次のようになる。
増幅回路15を用いたＤＡコンバータについて説明する
と、加算回路14に入力される入力電圧をＶ1 、Ｖ2 、
…、Ｖinとすると、次のようになる。
【００４０】
【数４】
【００４１】ここで、Ｖ1 ＝Ｖc ／２−Ｖc ／２、Ｖ2
＝Ｖc ／２−Ｖc ／４、…、Ｖn ＝Ｖc ／２−Ｖc ／２
n とすると（入力電圧Ｖinを加えない場合は、Ｖ1 ＝Ｖ
c ／２＋Ｖc ／２、Ｖ2 ＝Ｖc ／２＋Ｖc ／４、…、Ｖ
n ＝Ｖc ／２−Ｖc ／２n ）である）、 Ｖo ＝Ｖc −｛（ＶIn−Ｖc ／２）−（Ｖc ／２＋Ｖc
／４＋Ｖc ／４＋Ｖc ／８＋……＋Ｖc ／２n ）｝ｒ／
Ｒ となる。
＝Ｖc ／２−Ｖc ／４、…、Ｖn ＝Ｖc ／２−Ｖc ／２
n とすると（入力電圧Ｖinを加えない場合は、Ｖ1 ＝Ｖ
c ／２＋Ｖc ／２、Ｖ2 ＝Ｖc ／２＋Ｖc ／４、…、Ｖ
n ＝Ｖc ／２−Ｖc ／２n ）である）、 Ｖo ＝Ｖc −｛（ＶIn−Ｖc ／２）−（Ｖc ／２＋Ｖc
／４＋Ｖc ／４＋Ｖc ／８＋……＋Ｖc ／２n ）｝ｒ／
Ｒ となる。
【００４２】ここで、例えばエンジンのノック信号のよ
うに、入力電圧の範囲が“Ｖc ／２〜Ｖc （Ｖ）”のと
きは、自動的にＶc ／２の減算ができている。
うに、入力電圧の範囲が“Ｖc ／２〜Ｖc （Ｖ）”のと
きは、自動的にＶc ／２の減算ができている。
【００４３】入力信号が０〜５Ｖのときは、入力抵抗
ｒ、入力電圧Ｖc の入力を一本加えることにより、次の
式で示されるようになる。
ｒ、入力電圧Ｖc の入力を一本加えることにより、次の
式で示されるようになる。
【００４４】
【数５】
【図１】この発明の第１の実施の形態に係る装置を説明
するための回路構成図。
するための回路構成図。
【図２】上記実施の形態における抵抗分圧補正を説明す
るための図。
るための図。
【図３】この発明の第２の実施の形態に係る装置を説明
するための回路構成図。
するための回路構成図。
11…ディジタル出力回路、121 、122 、…、12n …、27
1 、272 、…インバータ、131 、132 、…、13n …スイ
ッチ、14…加算回路、15…反転加算増幅回路、151 …オ
ペアンプ、25…ａビットＡ／Ｄ変換回路、 26…ｂビッ
トＡ／Ｄ変換回路。
1 、272 、…インバータ、131 、132 、…、13n …スイ
ッチ、14…加算回路、15…反転加算増幅回路、151 …オ
ペアンプ、25…ａビットＡ／Ｄ変換回路、 26…ｂビッ
トＡ／Ｄ変換回路。
Claims (3)
- 【請求項１】 ｎビットのディジタル入力でそれぞれオ
ン・オフ制御されるｎ個のスイッチ手段と、 オンされた前記スイッチ手段からそれぞれ（Ｖc ／２＋
Ｖc ／２）、（Ｖc／２＋Ｖc ／４）、（Ｖc ／２＋Ｖc
／８）、…（Ｖc ／２＋Ｖc ／２n ）の基準電圧、並
びに接地電位との加算値を得る加算手段と、 この加算手段からの出力電圧と設定された基準電圧（Ｖ
c ／２）とが供給される反転加算増幅手段とを具備し、 前記ｎ個のスイッチ手段は前記ディジタル入力の最上位
ビットで（Ｖc ／２＋Ｖc ／２）に対応するスイッチ手
段を制御し、また最下位ビットで（Ｖc ／２＋Ｖc ／２
n ）に対応するスイッチ手段を制御してアナログデータ
が出力されるようにしたことを特徴とするディジタルお
よびアナログデータ変換装置。 - 【請求項２】 入力電圧に基づきディジタル出力が得ら
れ、このディジタル出力が前記スイッチ手段に供給され
るＡ／Ｄ変換手段を備えると共に、前記加算手段ではさ
らに前記力電圧が加算され、この加算結果がディジタル
データに変換されるようにした請求項１記載のディジタ
ルおよびアナログデータ変換装置。 - 【請求項３】 入力電圧をａビットにディジタル変換し
て前記ディジタル入力とされるようにすると共に、これ
らディジタル入力で制御される前記スイッチ手段からの
出力と前記入力電圧とを前記加算手段で加算し、その加
算結果が前記反転加算増幅手段に供給されるものであ
り、さらにこの反転加算増幅手段からの出力が、ｂ（た
だし、ａ＜ｂ）ビットでディジタルデータに変換される
ようにした請求項２記載のディジタルおよびアナログデ
ータ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32463395A JPH09162736A (ja) | 1995-12-13 | 1995-12-13 | ディジタルおよびアナログデータ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32463395A JPH09162736A (ja) | 1995-12-13 | 1995-12-13 | ディジタルおよびアナログデータ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09162736A true JPH09162736A (ja) | 1997-06-20 |
Family
ID=18168013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32463395A Pending JPH09162736A (ja) | 1995-12-13 | 1995-12-13 | ディジタルおよびアナログデータ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09162736A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016192612A (ja) * | 2015-03-31 | 2016-11-10 | ルネサスエレクトロニクス株式会社 | 半導体装置及びアナログデジタル変換回路のキャリブレーション方法 |
-
1995
- 1995-12-13 JP JP32463395A patent/JPH09162736A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016192612A (ja) * | 2015-03-31 | 2016-11-10 | ルネサスエレクトロニクス株式会社 | 半導体装置及びアナログデジタル変換回路のキャリブレーション方法 |
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