JPH09166646A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09166646A JPH09166646A JP7347708A JP34770895A JPH09166646A JP H09166646 A JPH09166646 A JP H09166646A JP 7347708 A JP7347708 A JP 7347708A JP 34770895 A JP34770895 A JP 34770895A JP H09166646 A JPH09166646 A JP H09166646A
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- circuit
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318566—Comparators; Diagnosing the device under test
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】比較的に簡単な構成で被試験回路の動的な故障
を試験判定し、伝播遅延時間を定量化することができる
自己試験回路の技術の提供。 【解決手段】入力信号発生回路１により試験用信号を被
試験回路３に印加し、試験結果出力信号を、ストローブ
入力信号（ストロボ信号）に応答してラッチ回路８でラ
ッチ出し、このストロボ信号は同期用クロック入力信号
端子に供給されるクロック信号と同一の周期Ｔを持ち、
位相差ｔθを制御することによりストローブ位置が可変
され、ラッチ回路８から出力される出力信号系列をクロ
ック信号に同期して出力信号圧縮回路５により圧縮した
後、圧縮信号と出力信号期待値発生回路６からの期待値
信号を比較器７で比較し、判定値出力信号端子を介して
被試験回路３の動的な良／不良を判定する。
を試験判定し、伝播遅延時間を定量化することができる
自己試験回路の技術の提供。 【解決手段】入力信号発生回路１により試験用信号を被
試験回路３に印加し、試験結果出力信号を、ストローブ
入力信号（ストロボ信号）に応答してラッチ回路８でラ
ッチ出し、このストロボ信号は同期用クロック入力信号
端子に供給されるクロック信号と同一の周期Ｔを持ち、
位相差ｔθを制御することによりストローブ位置が可変
され、ラッチ回路８から出力される出力信号系列をクロ
ック信号に同期して出力信号圧縮回路５により圧縮した
後、圧縮信号と出力信号期待値発生回路６からの期待値
信号を比較器７で比較し、判定値出力信号端子を介して
被試験回路３の動的な良／不良を判定する。
Description
【０００１】
【発明の属する技術分野】本発明は自己試験回路を内蔵
する半導体装置に関し、特に被試験回路の動的な故障、
すなわち被試験回路が有する伝播遅延時間の規格割れを
試験する回路技術に関するものである。
する半導体装置に関し、特に被試験回路の動的な故障、
すなわち被試験回路が有する伝播遅延時間の規格割れを
試験する回路技術に関するものである。
【０００２】
【従来の技術】組み込み型自己試験（Ｂｕｉｌｔ−Ｉｎ
Ｓｅｌｆ−Ｔｅｓｔ、以下「ＢＩＳＴ」という）法は
半導体集積装置の一部または全部を試験する装置を同一
の半導体集積装置上に搭載した試験手法であり、例えば
文献（ＩＥＥＥ Ｄｅｓｉｇｎ＆ Ｔｅｓｔ ｏｆ Ｃ
ｏｍｐｕｔｅｒｓ(アイ・イー・イー・イー デザイン
アンド テスト オブ コンピューターズ)、第２
巻、第２号、１９８５年４月、第２１〜３６頁、Ｅｄｗ
ａｒｄ Ｊ．ＭｃＣｌｕｓｋｅｙ（エドワードジェイ
マクラスキー）、“Ｂｕｉｌｄ−Ｉｎ Ｓｅｌｆ−Ｔｅ
ｓｔ Ｔｅｃｈｎｉｑｕｅｓ（ビュイルド−イン セル
フ−テスト テクニックス）”、及び“Ｂｕｉｌｄ−Ｉ
ｎ Ｓｅｌｆ−Ｔｅｓｔ Ｓｔｒｕｃｔｕｒｅｓ（ビュ
イルド−イン セルフ−テスト ストラクチャー
ズ）”）等にその詳細が記載されている。なお、従来の
自己試験回路を備えた半導体装置として、本発明の主題
と直接的に関連するものではないが、特開平１−２７７
７８２号公報等には、自己試験回路を備えた半導体装置
において不良の際には電源が自動的に短絡され電源電流
の変化により不良を判定し試験用の出力端子を不要とし
た構成が開示されている。
Ｓｅｌｆ−Ｔｅｓｔ、以下「ＢＩＳＴ」という）法は
半導体集積装置の一部または全部を試験する装置を同一
の半導体集積装置上に搭載した試験手法であり、例えば
文献（ＩＥＥＥ Ｄｅｓｉｇｎ＆ Ｔｅｓｔ ｏｆ Ｃ
ｏｍｐｕｔｅｒｓ(アイ・イー・イー・イー デザイン
アンド テスト オブ コンピューターズ)、第２
巻、第２号、１９８５年４月、第２１〜３６頁、Ｅｄｗ
ａｒｄ Ｊ．ＭｃＣｌｕｓｋｅｙ（エドワードジェイ
マクラスキー）、“Ｂｕｉｌｄ−Ｉｎ Ｓｅｌｆ−Ｔｅ
ｓｔ Ｔｅｃｈｎｉｑｕｅｓ（ビュイルド−イン セル
フ−テスト テクニックス）”、及び“Ｂｕｉｌｄ−Ｉ
ｎ Ｓｅｌｆ−Ｔｅｓｔ Ｓｔｒｕｃｔｕｒｅｓ（ビュ
イルド−イン セルフ−テスト ストラクチャー
ズ）”）等にその詳細が記載されている。なお、従来の
自己試験回路を備えた半導体装置として、本発明の主題
と直接的に関連するものではないが、特開平１−２７７
７８２号公報等には、自己試験回路を備えた半導体装置
において不良の際には電源が自動的に短絡され電源電流
の変化により不良を判定し試験用の出力端子を不要とし
た構成が開示されている。
【０００３】図５に、従来のＢＩＳＴ装置を搭載した半
導体装置の基本的な構成に示す。
導体装置の基本的な構成に示す。
【０００４】図５において、３は半導体集積装置上の一
部または全部を対象とする被試験回路であり、セレクタ
回路２は、被試験回路３に対して、テスト／ノーマル・
モード切り替え信号端子ＴＥＳＴに供給される信号ＴＥ
ＳＴの論理値“１”及び“０”に応答して、入力信号発
生回路１からの試験信号の印加と、通常入力端子ＩＮよ
り通常信号の入力を選択出力し、同様にして、信号ＴＥ
ＳＴの論理値“１”及び“０”に応じてディバイダ回路
４は試験信号の抽出および通常出力端子ＯＵＴより通常
信号の出力が可能である。
部または全部を対象とする被試験回路であり、セレクタ
回路２は、被試験回路３に対して、テスト／ノーマル・
モード切り替え信号端子ＴＥＳＴに供給される信号ＴＥ
ＳＴの論理値“１”及び“０”に応答して、入力信号発
生回路１からの試験信号の印加と、通常入力端子ＩＮよ
り通常信号の入力を選択出力し、同様にして、信号ＴＥ
ＳＴの論理値“１”及び“０”に応じてディバイダ回路
４は試験信号の抽出および通常出力端子ＯＵＴより通常
信号の出力が可能である。
【０００５】入力信号発生回路１は、空間的（すなわ
ち、同時に生成できる信号の数を示す）および時間的
（すなわち、時系列に生成できる信号の数を示す）に予
め定義された試験用信号を、同期用クロック入力信号端
子ＣＬＯＣＫに供給されるクロック信号に同期して発生
する。
ち、同時に生成できる信号の数を示す）および時間的
（すなわち、時系列に生成できる信号の数を示す）に予
め定義された試験用信号を、同期用クロック入力信号端
子ＣＬＯＣＫに供給されるクロック信号に同期して発生
する。
【０００６】出力信号圧縮回路５は、被試験回路３から
の試験結果である時系列の出力信号を、同期用クロック
入力信号端子ＣＬＯＣＫに供給されるクロック信号に同
期して圧縮する。
の試験結果である時系列の出力信号を、同期用クロック
入力信号端子ＣＬＯＣＫに供給されるクロック信号に同
期して圧縮する。
【０００７】出力信号期待値発生回路６は、被試験回路
３の入力信号発生回路１に対する応答出力の期待値（期
待値の圧縮値）を発生する回路であり、発生された期待
値の圧縮値は、出力信号圧縮回路５から出力された試験
結果の圧縮信号との間で比較器７において比較および判
定され、判定値出力信号端子ＪＵＤＧＥを介して判定結
果を読み取り、被試験回路３の良／不良が判定される。
３の入力信号発生回路１に対する応答出力の期待値（期
待値の圧縮値）を発生する回路であり、発生された期待
値の圧縮値は、出力信号圧縮回路５から出力された試験
結果の圧縮信号との間で比較器７において比較および判
定され、判定値出力信号端子ＪＵＤＧＥを介して判定結
果を読み取り、被試験回路３の良／不良が判定される。
【０００８】次に、図５に示す従来のＢＩＳＴ装置の詳
細な動作を、図６に示したテスト・モードにおける波形
図を参照して説明する。
細な動作を、図６に示したテスト・モードにおける波形
図を参照して説明する。
【０００９】同期用クロック入力信号端子ＣＬＯＣＫに
は周期Ｔの同期用クロック信号が印加され、図６には約
１周期分の波形が示されている。
は周期Ｔの同期用クロック信号が印加され、図６には約
１周期分の波形が示されている。
【００１０】同期用クロック信号の立ち上がりに呼応し
て、入力信号発生回路１から試験信号が生成され、さら
にセレクタ回路２を経由して（テストモード時には入力
信号発生回路１の出力が選択される）、節点ａすなわち
被試験回路３の入力へ遅延時間ｔ1aの後に印加される。
て、入力信号発生回路１から試験信号が生成され、さら
にセレクタ回路２を経由して（テストモード時には入力
信号発生回路１の出力が選択される）、節点ａすなわち
被試験回路３の入力へ遅延時間ｔ1aの後に印加される。
【００１１】この試験信号に対する被試験回路３の応答
である試験結果信号が被試験回路３の出力すなわち節点
ｂへ伝播遅延時間ｔabの後に出力され、さらにディバイ
ダ回路４を経由して、節点ｃすなわち出力信号圧縮回路
５の入力へ遅延時間ｔbcの後に供給される。
である試験結果信号が被試験回路３の出力すなわち節点
ｂへ伝播遅延時間ｔabの後に出力され、さらにディバイ
ダ回路４を経由して、節点ｃすなわち出力信号圧縮回路
５の入力へ遅延時間ｔbcの後に供給される。
【００１２】この試験結果信号はセット・アップ時間ｔ
setupを保持した後に、次周期の同期用クロック信号の
立ち上がりに呼応して、出力信号圧縮回路５により圧縮
操作が行われると共に、出力信号圧縮回路５の出力すな
わち節点ｄへ遅延時間ｔ5dの後に出力される。
setupを保持した後に、次周期の同期用クロック信号の
立ち上がりに呼応して、出力信号圧縮回路５により圧縮
操作が行われると共に、出力信号圧縮回路５の出力すな
わち節点ｄへ遅延時間ｔ5dの後に出力される。
【００１３】
【発明が解決しようとする課題】上記従来のＢＩＳＴ装
置によれば、同期用クロック入力信号端子ＣＬＯＣＫに
印加される周期Ｔの同期用クロック信号の立ち上がりに
呼応して、出力信号圧縮回路５の入力すなわち節点ｃ
へ、試験結果信号が伝播する迄の時間と、この試験結果
信号を出力信号圧縮回路５により圧縮するために、次周
期の同期用クロック信号の立ち上がりに対して保持すべ
きセット・アップ時間との和は、次式（１）で与えられ
る。
置によれば、同期用クロック入力信号端子ＣＬＯＣＫに
印加される周期Ｔの同期用クロック信号の立ち上がりに
呼応して、出力信号圧縮回路５の入力すなわち節点ｃ
へ、試験結果信号が伝播する迄の時間と、この試験結果
信号を出力信号圧縮回路５により圧縮するために、次周
期の同期用クロック信号の立ち上がりに対して保持すべ
きセット・アップ時間との和は、次式（１）で与えられ
る。
【００１４】 {ｔ1a}＋{ｔab}＋{ｔbc}＋{ｔsetup} …(1)
【００１５】ここで、被試験回路３の伝播遅延時間（pr
opagation delay）ｔabは、その他の伝播遅延時間ｔ1
a、ｔbcやセット・アップ時間ｔsetupと比較して、一般
的に大きな値を持つ。
opagation delay）ｔabは、その他の伝播遅延時間ｔ1
a、ｔbcやセット・アップ時間ｔsetupと比較して、一般
的に大きな値を持つ。
【００１６】そこで、被試験回路３に、静的な故障（す
なわち、開放故障や短絡故障等である）が無いと仮定し
た上で、もし、同期用クロック信号の周期Ｔが次式
（２）の関係にあるならば、試験結果は良品と判定さ
れ、一方、同期用クロック信号の周期Ｔが次式（３）の
関係にあるならば、試験結果は不良品と判定される。
なわち、開放故障や短絡故障等である）が無いと仮定し
た上で、もし、同期用クロック信号の周期Ｔが次式
（２）の関係にあるならば、試験結果は良品と判定さ
れ、一方、同期用クロック信号の周期Ｔが次式（３）の
関係にあるならば、試験結果は不良品と判定される。
【００１７】 [Ｔ]≧[{ｔ1a}＋{ｔab}＋{ｔbc}＋{ｔsetup}] …(2)
【００１８】 [Ｔ]＜[{ｔ1a}＋{ｔab}＋{ｔbc}＋{ｔsetup}] …(3)
【００１９】したがって、同期用クロック信号の周期Ｔ
を可変にし、良品／不良品の判定を行うことにより、被
試験回路３の動的な故障（すなわち伝播遅延時間等の規
格外の故障である）を評価することが可能とされてい
る。
を可変にし、良品／不良品の判定を行うことにより、被
試験回路３の動的な故障（すなわち伝播遅延時間等の規
格外の故障である）を評価することが可能とされてい
る。
【００２０】しかしながら、同期用クロック信号の周期
Ｔは、半導体装置外部に設けられるクロック信号発生装
置の性能、および該半導体装置が外部より信号を最初に
受け取る主入力バッファの性能（例えば相補型電界効果
トランジスタによる大規模な集積論理回路装置において
入力可能な信号周期は十数ナノ秒程度である）に制約さ
れる。
Ｔは、半導体装置外部に設けられるクロック信号発生装
置の性能、および該半導体装置が外部より信号を最初に
受け取る主入力バッファの性能（例えば相補型電界効果
トランジスタによる大規模な集積論理回路装置において
入力可能な信号周期は十数ナノ秒程度である）に制約さ
れる。
【００２１】他方、被試験回路３の伝播遅延時間は、こ
の主入力バッファに入力可能な信号周期と比較して、一
般的に高速（例えば、被試験回路の対象としてゲートア
レイ上に組み込まれたランダム・アクセス・メモリの場
合には、その伝播遅延時間は数ナノ秒程度である）であ
る。
の主入力バッファに入力可能な信号周期と比較して、一
般的に高速（例えば、被試験回路の対象としてゲートア
レイ上に組み込まれたランダム・アクセス・メモリの場
合には、その伝播遅延時間は数ナノ秒程度である）であ
る。
【００２２】したがって、従来のＢＩＳＴ装置において
は、上記した動的な故障を評価することは不可能である
ことがわかる。
は、上記した動的な故障を評価することは不可能である
ことがわかる。
【００２３】従って、本発明は、上記問題点に鑑みて為
されたものであって、比較的に簡易な構成で被試験回路
の動的な故障すなわち被試験回路が有する伝播遅延時間
の規格外れを試験判定し、且つ伝播遅延時間を定量化す
ることを可能とする自己試験回路を提供することを目的
とする。
されたものであって、比較的に簡易な構成で被試験回路
の動的な故障すなわち被試験回路が有する伝播遅延時間
の規格外れを試験判定し、且つ伝播遅延時間を定量化す
ることを可能とする自己試験回路を提供することを目的
とする。
【００２４】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、所定の論理動作を行う回路（「被試験回
路」という）を自己試験する自己試験回路を備えた半導
体装置において、自己試験に必要な入力信号系列を生成
して前記被試験回路へ印加する信号発生手段と、前記入
力信号系列に応答して前記被試験回路から出力される出
力信号系列を該入力信号系列に対して所定の位相差を以
て同期して信号抽出する信号抽出手段と、前記信号抽出
手段より出力される出力信号系列または該出力信号系列
をさらに加工してなる信号系列を期待値と比較し試験結
果を判定する回路手段と、を備えたことを特徴とする半
導体装置を提供する。
に、本発明は、所定の論理動作を行う回路（「被試験回
路」という）を自己試験する自己試験回路を備えた半導
体装置において、自己試験に必要な入力信号系列を生成
して前記被試験回路へ印加する信号発生手段と、前記入
力信号系列に応答して前記被試験回路から出力される出
力信号系列を該入力信号系列に対して所定の位相差を以
て同期して信号抽出する信号抽出手段と、前記信号抽出
手段より出力される出力信号系列または該出力信号系列
をさらに加工してなる信号系列を期待値と比較し試験結
果を判定する回路手段と、を備えたことを特徴とする半
導体装置を提供する。
【００２５】本発明においては、好ましくは、自己試験
に必要な前記入力信号系列に応答して被試験回路から出
力される出力信号系列を前記信号抽出回路が信号抽出を
行うに際して、該入力信号系列と同期すべき位相差を調
整する回路をさらに備えた構成としてもよい。
に必要な前記入力信号系列に応答して被試験回路から出
力される出力信号系列を前記信号抽出回路が信号抽出を
行うに際して、該入力信号系列と同期すべき位相差を調
整する回路をさらに備えた構成としてもよい。
【００２６】
【作用】本発明の原理作用を以下に詳細に説明する。
【００２７】本発明によれば、入力信号系列に応答して
被試験回路から出力される出力信号系列を該入力信号系
列に対して、位相差ｔθを以て同期させながら信号抽出
する信号抽出回路を備えたことにより、次式（４）の関
係の成立を可能としたものである。
被試験回路から出力される出力信号系列を該入力信号系
列に対して、位相差ｔθを以て同期させながら信号抽出
する信号抽出回路を備えたことにより、次式（４）の関
係の成立を可能としたものである。
【００２８】 [tθ]−[{t1a}＋{tab}＋{tbc}＋{tsetup}]<<0 …(4)
【００２９】例えば、被試験回路３の伝播遅延時間が、
動的な故障（すなわち伝播遅延時間等の規格外の故障で
ある）を起こして、次式（５）で与えられる伝播遅延時
間ｔab′を持っているものと仮定する。
動的な故障（すなわち伝播遅延時間等の規格外の故障で
ある）を起こして、次式（５）で与えられる伝播遅延時
間ｔab′を持っているものと仮定する。
【００３０】｛ｔab′｝>>｛ｔab｝ …(5) ここで、被試験回路３の伝播遅延時間ｔabは規格値を表
す。
す。
【００３１】このとき、各々の遅延関係は次式（６）で
表せる。
表せる。
【００３２】 [tθ]-[{t1a}+{tab′}+{tbc}+{tsetup}]<0 …(6)
【００３３】この結果、信号抽出回路は、入力信号系列
に応答して動的な故障を持つ被試験回路からの出力信号
系列を該入力信号系列に対して、位相差ｔθを以て同期
させながら信号抽出するために、試験結果は不良品と判
定することが可能となる。
に応答して動的な故障を持つ被試験回路からの出力信号
系列を該入力信号系列に対して、位相差ｔθを以て同期
させながら信号抽出するために、試験結果は不良品と判
定することが可能となる。
【００３４】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。
して以下に説明する。
【００３５】図１は、本発明に係る、自己試験回路を内
蔵する半導体装置の一実施形態の構成を示す図である。
蔵する半導体装置の一実施形態の構成を示す図である。
【００３６】図１において、３は半導体集積装置上の一
部または全部を対象とする被試験回路であり、テスト／
ノーマル・モード切り替え信号端子ＴＥＳＴに供給され
る“１”および“０”信号に応答し、セレクタ回路２は
試験信号の印加または通常信号端子ＩＮより通常信号の
入力を選択出力し、同様にしてディバイダ回路４は、試
験信号の抽出または通常出力端子ＯＵＴから通常信号を
出力する。
部または全部を対象とする被試験回路であり、テスト／
ノーマル・モード切り替え信号端子ＴＥＳＴに供給され
る“１”および“０”信号に応答し、セレクタ回路２は
試験信号の印加または通常信号端子ＩＮより通常信号の
入力を選択出力し、同様にしてディバイダ回路４は、試
験信号の抽出または通常出力端子ＯＵＴから通常信号を
出力する。
【００３７】入力信号発生回路１は予め定義された試験
用信号を同期用クロック入力信号端子ＣＬＯＣＫに供給
されるクロック信号に同期して発生でき得る。
用信号を同期用クロック入力信号端子ＣＬＯＣＫに供給
されるクロック信号に同期して発生でき得る。
【００３８】８はラッチ回路であり、被試験回路３から
の試験結果である時系列の出力信号を、ストローブ入力
信号端子ＳＴＲＯＢＥに供給されるストローブ信号に応
答してラッチする。
の試験結果である時系列の出力信号を、ストローブ入力
信号端子ＳＴＲＯＢＥに供給されるストローブ信号に応
答してラッチする。
【００３９】ここで、スロトーブ入力信号端子ＳＴＲＯ
ＢＥに入力されるストローブ信号は、同期用クロック入
力信号端子ＣＬＯＣＫに供給されるクロック信号と同一
の周期Ｔを有し、且つこのクロック信号のエッヂから位
相差ｔθを持つ信号である。
ＢＥに入力されるストローブ信号は、同期用クロック入
力信号端子ＣＬＯＣＫに供給されるクロック信号と同一
の周期Ｔを有し、且つこのクロック信号のエッヂから位
相差ｔθを持つ信号である。
【００４０】出力信号圧縮回路５はラッチ回路８から出
力される出力信号系列を同期用クロック入力信号端子Ｃ
ＬＯＣＫに供給されるクロック信号に同期して圧縮でき
得る。
力される出力信号系列を同期用クロック入力信号端子Ｃ
ＬＯＣＫに供給されるクロック信号に同期して圧縮でき
得る。
【００４１】出力信号期待値発生回路６は、入力信号発
生回路１から出力される試験信号に対する被試験回路３
の期待値応答出力（圧縮信号）を出力するもので、出力
された圧縮信号は出力信号圧縮回路５から出力された試
験結果の圧縮信号との間で比較器７において比較および
判定され、判定値出力信号端子ＪＵＤＧＥを介して判定
結果を読み取り、被試験回路３の良品または不良品が判
定される。
生回路１から出力される試験信号に対する被試験回路３
の期待値応答出力（圧縮信号）を出力するもので、出力
された圧縮信号は出力信号圧縮回路５から出力された試
験結果の圧縮信号との間で比較器７において比較および
判定され、判定値出力信号端子ＪＵＤＧＥを介して判定
結果を読み取り、被試験回路３の良品または不良品が判
定される。
【００４２】次に、図１に示した本実施形態に係るＢＩ
ＳＴ装置の詳細な動作を、図２のテスト・モードにおけ
る波形図を参照して説明する。
ＳＴ装置の詳細な動作を、図２のテスト・モードにおけ
る波形図を参照して説明する。
【００４３】同期用クロック入力信号端子ＣＬＯＣＫに
は、周期Ｔの同期用クロック信号が印加され、図２に
は、約１周期分の波形が示されている。
は、周期Ｔの同期用クロック信号が印加され、図２に
は、約１周期分の波形が示されている。
【００４４】同期用クロック信号の立ち上がりに呼応し
て入力信号発生回路１から試験信号が生成され、さらに
セレクタ回路２を経由して節点ａすなわち被試験回路３
の入力へ、遅延時間ｔ1aの後に印加される。
て入力信号発生回路１から試験信号が生成され、さらに
セレクタ回路２を経由して節点ａすなわち被試験回路３
の入力へ、遅延時間ｔ1aの後に印加される。
【００４５】この試験信号に応答した試験結果信号が被
試験回路３の出力、すなわち節点ｂへ、遅延時間ｔabの
後に出力され、さらにディバイダ回路４を経由して節点
ｃへ、遅延時間ｔbcの後に出力される。
試験回路３の出力、すなわち節点ｂへ、遅延時間ｔabの
後に出力され、さらにディバイダ回路４を経由して節点
ｃへ、遅延時間ｔbcの後に出力される。
【００４６】この試験結果信号はセット・アップ時間ｔ
setupを保持した後に、ストローブ入力信号端子ＳＴＲ
ＯＢＥに供給されるストローブ信号の立ち上がりに応答
したラッチ回路８によりラッチされる。
setupを保持した後に、ストローブ入力信号端子ＳＴＲ
ＯＢＥに供給されるストローブ信号の立ち上がりに応答
したラッチ回路８によりラッチされる。
【００４７】ここで、このストローブ信号は同期用クロ
ック入力信号端子ＣＬＯＣＫに供給されるクロック信号
と同一の周期Ｔを有すると共に位相差ｔθ（クロック信
号の立ち上がりエッジからストローブ信号の立ち上がり
エッジまで）を持つ信号であり、この位相差ｔθは次式
を満足する最小の値に設定する。
ック入力信号端子ＣＬＯＣＫに供給されるクロック信号
と同一の周期Ｔを有すると共に位相差ｔθ（クロック信
号の立ち上がりエッジからストローブ信号の立ち上がり
エッジまで）を持つ信号であり、この位相差ｔθは次式
を満足する最小の値に設定する。
【００４８】 [tθ]＞[{t1a}＋{tab}＋{tbc}＋{tsetup}] …(7)
【００４９】ラッチ回路８によりラッチされた試験結果
信号は遅延時間ｔ8eの後に節点ｅ、すなわち出力信号圧
縮回路５の入力に印加される。
信号は遅延時間ｔ8eの後に節点ｅ、すなわち出力信号圧
縮回路５の入力に印加される。
【００５０】さらに、この試験結果信号はセット・アッ
プ時間ｔsetupを保持した後に、次の周期（サイクル）
の同期用クロック信号の立ち上がりに呼応した出力信号
圧縮回路５により圧縮操作が行われると共に、出力信号
圧縮回路５の出力、すなわち節点ｄへ遅延時間ｔ5dの後
に出力される。
プ時間ｔsetupを保持した後に、次の周期（サイクル）
の同期用クロック信号の立ち上がりに呼応した出力信号
圧縮回路５により圧縮操作が行われると共に、出力信号
圧縮回路５の出力、すなわち節点ｄへ遅延時間ｔ5dの後
に出力される。
【００５１】本実施形態によれば、被試験回路３に静的
な故障（すなわち、開放故障や短絡故障などである）が
無いと仮定した上で、次式（８）の関係を満たすなら
ば、試験結果は良品と判定され、一方、次式（８）の関
係を満たさない（すなわち次式（９）の関係）であるな
らば、試験結果は不良品と判定される。
な故障（すなわち、開放故障や短絡故障などである）が
無いと仮定した上で、次式（８）の関係を満たすなら
ば、試験結果は良品と判定され、一方、次式（８）の関
係を満たさない（すなわち次式（９）の関係）であるな
らば、試験結果は不良品と判定される。
【００５２】｛ｔab′｝≦｛ｔab｝ …(8)
【００５３】｛ｔab′｝＞｛ｔab｝ …(9)
【００５４】したがって、ストローブ入力信号端子ＳＴ
ＲＯＢＥに供給するストローブ信号を同期用クロック入
力信号端子ＣＬＯＣＫに供給されるクロック信号と同一
の周期Ｔを有し、その位相差ｔθを、且つ（７）式を満
足する最小の位相差ｔθに設定して、良品／不良品の判
定を行うことにより、被試験回路３の動的な故障（すな
わち、伝播遅延時間などの規格外の故障である）を評価
することが可能である。
ＲＯＢＥに供給するストローブ信号を同期用クロック入
力信号端子ＣＬＯＣＫに供給されるクロック信号と同一
の周期Ｔを有し、その位相差ｔθを、且つ（７）式を満
足する最小の位相差ｔθに設定して、良品／不良品の判
定を行うことにより、被試験回路３の動的な故障（すな
わち、伝播遅延時間などの規格外の故障である）を評価
することが可能である。
【００５５】図３は、本発明に係る自己試験回路を内蔵
する半導体装置の別の実施形態の構成を示す図である。
図３において、図１と同一または同等の構成要素には同
一の参照符号が付されている。
する半導体装置の別の実施形態の構成を示す図である。
図３において、図１と同一または同等の構成要素には同
一の参照符号が付されている。
【００５６】図３を参照して、本実施形態に係る半導体
装置の基本的な回路構成は、図１で示した前記第１の実
施形態と同様であり、以下に本実施形態を、前記第１の
実施形態との相違点のみを説明する。
装置の基本的な回路構成は、図１で示した前記第１の実
施形態と同様であり、以下に本実施形態を、前記第１の
実施形態との相違点のみを説明する。
【００５７】図１においては、ストローブ入力信号端子
ＳＴＲＯＢＥに供給されるストローブ信号は、図１にお
ける同期用クロック入力信号端子ＣＬＯＣＫに供給され
るクロック信号と同一の周期Ｔを有すると共に所定の位
相差ｔθを持つ信号とされているが、図３に示す本実施
形態においては、同期用クロック入力信号端子ＣＬＯＣ
Ｋに供給されるクロック信号から可変遅延回路９を介し
て、上記のストローブ信号が生成させる構成とされてい
る。
ＳＴＲＯＢＥに供給されるストローブ信号は、図１にお
ける同期用クロック入力信号端子ＣＬＯＣＫに供給され
るクロック信号と同一の周期Ｔを有すると共に所定の位
相差ｔθを持つ信号とされているが、図３に示す本実施
形態においては、同期用クロック入力信号端子ＣＬＯＣ
Ｋに供給されるクロック信号から可変遅延回路９を介し
て、上記のストローブ信号が生成させる構成とされてい
る。
【００５８】さらに、本実施形態においては、このスト
ローブ信号の位相差ｔθは、図３の遅延値可変制御入力
信号端子ＶＡＬＩＡＢＬＥに供給される制御信号によっ
て自由に可変して設定することができるものとしてい
る。
ローブ信号の位相差ｔθは、図３の遅延値可変制御入力
信号端子ＶＡＬＩＡＢＬＥに供給される制御信号によっ
て自由に可変して設定することができるものとしてい
る。
【００５９】そこで、図３に示す本実施形態に係るＢＩ
ＳＴ装置の詳細な動作を、図４に示すテスト・モードに
おける波形図を参照して説明する。
ＳＴ装置の詳細な動作を、図４に示すテスト・モードに
おける波形図を参照して説明する。
【００６０】同期用クロック入力信号端子ＣＬＯＣＫに
は、周期Ｔの同期用クロック信号が印加され、同図には
約１周期分の波形が示されている。
は、周期Ｔの同期用クロック信号が印加され、同図には
約１周期分の波形が示されている。
【００６１】同期用クロック信号の立ち上がりに呼応し
て入力信号発生回路１から試験信号が生成され、さらに
セレクタ回路２を経由して節点ａすなわち被試験回路３
の入力へ遅延時間ｔ1aの後に印加される。
て入力信号発生回路１から試験信号が生成され、さらに
セレクタ回路２を経由して節点ａすなわち被試験回路３
の入力へ遅延時間ｔ1aの後に印加される。
【００６２】この試験信号に応答した試験結果信号が被
試験回路３の出力すなわち節点ｂへ遅延時間ｔabの後に
出力され、さらにディバイダ回路４を経由して節点ｃ
へ、遅延時間ｔbcの後に出力される。
試験回路３の出力すなわち節点ｂへ遅延時間ｔabの後に
出力され、さらにディバイダ回路４を経由して節点ｃ
へ、遅延時間ｔbcの後に出力される。
【００６３】この試験結果信号はセット・アップ時間ｔ
setupを保持した後に、可変遅延回路９から節点ｆへ印
加されるストローブ信号の立ち上がりに応答したラッチ
回路８によりラッチされる。
setupを保持した後に、可変遅延回路９から節点ｆへ印
加されるストローブ信号の立ち上がりに応答したラッチ
回路８によりラッチされる。
【００６４】ここで、ストローブ信号は、同期用クロッ
ク入力信号端子ＣＬＯＣＫに供給されるクロック信号を
入力として可変遅延回路９により同一の周期Ｔおよび位
相差ｔθは（７）式を満足する最小の値に加工される。
ク入力信号端子ＣＬＯＣＫに供給されるクロック信号を
入力として可変遅延回路９により同一の周期Ｔおよび位
相差ｔθは（７）式を満足する最小の値に加工される。
【００６５】ラッチ回路８によりラッチされた試験結果
信号は遅延時間ｔ8eの後に節点ｅ、すなわち出力信号圧
縮回路５の入力に印加される。
信号は遅延時間ｔ8eの後に節点ｅ、すなわち出力信号圧
縮回路５の入力に印加される。
【００６６】さらに、この試験結果信号はセット・アッ
プ時間ｔsetupを保持した後に、次の周期の同期用クロ
ック信号の立ち上がりに呼応した出力信号圧縮回路５に
より圧縮操作が行われると共に、出力信号圧縮回路５の
出力へ、すなわち節点ｄへ遅延時間ｔ5dの後に出力され
る。
プ時間ｔsetupを保持した後に、次の周期の同期用クロ
ック信号の立ち上がりに呼応した出力信号圧縮回路５に
より圧縮操作が行われると共に、出力信号圧縮回路５の
出力へ、すなわち節点ｄへ遅延時間ｔ5dの後に出力され
る。
【００６７】さらに、本実施形態によれば、被試験回路
３に静的な故障（すなわち、開放故障や短絡故障などで
ある）が無いと仮定した上で、もし、任意に抜き取られ
たデバイス標本の被試験回路３の伝播遅延時間ｔab′
（ここで、被試験回路３の伝播遅延時間ｔabは規格値を
表す）が、次式（１０）であるならば、次式（１１）と
なる。
３に静的な故障（すなわち、開放故障や短絡故障などで
ある）が無いと仮定した上で、もし、任意に抜き取られ
たデバイス標本の被試験回路３の伝播遅延時間ｔab′
（ここで、被試験回路３の伝播遅延時間ｔabは規格値を
表す）が、次式（１０）であるならば、次式（１１）と
なる。
【００６８】｛ｔab′｝＜｛ｔab｝ …(10)
【００６９】 [tθ′]>[{t1a}+{tab′}+{tbc}+{tsetup}] …(11)
【００７０】上式（１１）を満足する最小の位相差ｔ
θ′を遅延値可変制御入力信号端子ＶＡＬＩＡＢＬＥに
供給する制御信号により設定することにより、試験結果
は良品と判定可能とされ、次式（１２）となる。
θ′を遅延値可変制御入力信号端子ＶＡＬＩＡＢＬＥに
供給する制御信号により設定することにより、試験結果
は良品と判定可能とされ、次式（１２）となる。
【００７１】 [ｔab′]>>[{ｔ1a}＋{ｔbc}＋{ｔsetup}] …(12)
【００７２】上式（１２）を仮定するならば、次式（１
３）となり、任意に抜き取られたデバイス標本の被試験
回路３の伝播遅延時間ｔab′を定量化できる。
３）となり、任意に抜き取られたデバイス標本の被試験
回路３の伝播遅延時間ｔab′を定量化できる。
【００７３】［ｔab′］≒［ｔθ′］ …(13)
【００７４】同様にして、次式（１４）の場合、上式
（１１）を満足する最小の位相差ｔθ′を遅延値可変制
御入力信号端子ＶＡＬＩＡＢＬＥに供給する制御信号に
より設定すれば、試験結果は良品と判定される。
（１１）を満足する最小の位相差ｔθ′を遅延値可変制
御入力信号端子ＶＡＬＩＡＢＬＥに供給する制御信号に
より設定すれば、試験結果は良品と判定される。
【００７５】｛ｔab′｝＞｛ｔab｝ …(14)
【００７６】したがって、本実施形態においては、遅延
値可変制御入力信号端子ＶＡＬＩＡＢＬＥに供給する制
御信号を制御することにより、可変遅延回路９の遅延
量、すなわち前記位相差ｔθ′を制御することができる
ために、任意に抜き取られたデバイス標本の被試験回路
３の伝播遅延時間ｔab′が規格値を満足するか否か、さ
らに規格値を上回るか下回るかによらずに定量化を可能
とする。
値可変制御入力信号端子ＶＡＬＩＡＢＬＥに供給する制
御信号を制御することにより、可変遅延回路９の遅延
量、すなわち前記位相差ｔθ′を制御することができる
ために、任意に抜き取られたデバイス標本の被試験回路
３の伝播遅延時間ｔab′が規格値を満足するか否か、さ
らに規格値を上回るか下回るかによらずに定量化を可能
とする。
【００７７】上記した本発明の実施の形態の作用効果の
一例を具体的に説明すると、ＳＲＡＭ（スタッチックラ
ンダムアクセスメモリ）を内蔵するゲートアレイにおい
て、ＳＲＡＭのアドレスアクセス時間（すなわち、ＳＲ
ＡＭのアドレス信号が確定した後、該当する番地から記
憶信号が読み出される迄の時間を示し、ＳＲＡＭの伝播
遅延時間に相当する）が平均４ナノ（ナノは１０-9）
秒、標準偏差１．３３３ナノ秒の正規分布を呈するもの
と仮定する。また、ＳＲＡＭのアドレスアクセス時間の
製品としての保証規格値を８ナノ秒とした。
一例を具体的に説明すると、ＳＲＡＭ（スタッチックラ
ンダムアクセスメモリ）を内蔵するゲートアレイにおい
て、ＳＲＡＭのアドレスアクセス時間（すなわち、ＳＲ
ＡＭのアドレス信号が確定した後、該当する番地から記
憶信号が読み出される迄の時間を示し、ＳＲＡＭの伝播
遅延時間に相当する）が平均４ナノ（ナノは１０-9）
秒、標準偏差１．３３３ナノ秒の正規分布を呈するもの
と仮定する。また、ＳＲＡＭのアドレスアクセス時間の
製品としての保証規格値を８ナノ秒とした。
【００７８】他方、本ゲートアレイの外部から内部へ入
力可能な信号は、周波数１００メガヘルツすなわち周期
時間１０ナノ秒である。
力可能な信号は、周波数１００メガヘルツすなわち周期
時間１０ナノ秒である。
【００７９】ここで、アドレスアクセス時間の規格値８
ナノ秒を割る個体数は、確率的に約１３５０ｐｐｍ（ｐ
ｐｍは１００万分の１個を示す単位である）であり、１
０ナノ秒を割る個体数は３ｐｐｍである。
ナノ秒を割る個体数は、確率的に約１３５０ｐｐｍ（ｐ
ｐｍは１００万分の１個を示す単位である）であり、１
０ナノ秒を割る個体数は３ｐｐｍである。
【００８０】そこで、上記のＳＲＡＭにおいて、従来の
ＢＩＳＴ装置が付加された場合、ＳＲＡＭの動的な故障
を検出できる能力は、半導体装置としてゲートアレイの
外部から入力できる信号の周期、すなわち１０ナノ秒に
よって制限される。従って、アドレスアクセス時間の規
格値である８ナノ秒より大きく、従来のＢＩＳＴによる
検出能力の限界である１０ナノ秒より小さい個体、約１
３４７ｐｐｍは動的な故障を検出できず、他の方法によ
って選り分ける必要がある。
ＢＩＳＴ装置が付加された場合、ＳＲＡＭの動的な故障
を検出できる能力は、半導体装置としてゲートアレイの
外部から入力できる信号の周期、すなわち１０ナノ秒に
よって制限される。従って、アドレスアクセス時間の規
格値である８ナノ秒より大きく、従来のＢＩＳＴによる
検出能力の限界である１０ナノ秒より小さい個体、約１
３４７ｐｐｍは動的な故障を検出できず、他の方法によ
って選り分ける必要がある。
【００８１】ここで、他の方法とは例えば、ＳＲＡＭ
と、ＳＲＡＭに電気的相関のある周辺回路とを含めた構
成に対してＢＩＳＴを付加することにより、見かけ上の
伝播遅延時間、すなわち動的な故障を判定でき得る周期
時間を１０ナノ秒以上とする方法等がある。ＳＲＡＭ用
のＢＩＳＴは故障検出のための固有の信号系列を発生す
る必要があり、一方、上記した他方法では、ＳＲＡＭの
前後に電気的相関のある周辺回路を付加しなければなら
ないため、ＢＩＳＴが発生すべき信号系列はより複雑に
なる。
と、ＳＲＡＭに電気的相関のある周辺回路とを含めた構
成に対してＢＩＳＴを付加することにより、見かけ上の
伝播遅延時間、すなわち動的な故障を判定でき得る周期
時間を１０ナノ秒以上とする方法等がある。ＳＲＡＭ用
のＢＩＳＴは故障検出のための固有の信号系列を発生す
る必要があり、一方、上記した他方法では、ＳＲＡＭの
前後に電気的相関のある周辺回路を付加しなければなら
ないため、ＢＩＳＴが発生すべき信号系列はより複雑に
なる。
【００８２】しかるに、本発明の実施にの形態に係るＢ
ＩＳＴを付加するならば、ゲートアレイの外部から内部
へ入力可能な信号の周波数によらず、ＳＲＡＭの動的な
故障を検出することができるために、上記従来技術のよ
うな、別手法を導入する必要は一切なくなり、ゲートア
レイの開発における余計な手間を省くことができる。
ＩＳＴを付加するならば、ゲートアレイの外部から内部
へ入力可能な信号の周波数によらず、ＳＲＡＭの動的な
故障を検出することができるために、上記従来技術のよ
うな、別手法を導入する必要は一切なくなり、ゲートア
レイの開発における余計な手間を省くことができる。
【００８３】
【発明の効果】以上説明したように、本発明によれば、
比較的簡単な構成で被試験回路の動的な故障すなわち被
試験回路が有する伝播遅延時間の規格割れを試験判定
し、伝播遅延時間を定量化することができるという効果
を有する。
比較的簡単な構成で被試験回路の動的な故障すなわち被
試験回路が有する伝播遅延時間の規格割れを試験判定
し、伝播遅延時間を定量化することができるという効果
を有する。
【００８４】また、上記したように、本発明に係るＢＩ
ＳＴを具備することにより、ゲートアレイの外部から内
部へ入力可能な信号の周波数によらず、高速伝搬遅延時
間を有する被試験回路の動的な故障を検出することが可
能とされ、上記従来技術のような、別手法を導入する必
要は一切なくなり、ゲートアレイの開発効率を特段に向
上するという効果を有する。
ＳＴを具備することにより、ゲートアレイの外部から内
部へ入力可能な信号の周波数によらず、高速伝搬遅延時
間を有する被試験回路の動的な故障を検出することが可
能とされ、上記従来技術のような、別手法を導入する必
要は一切なくなり、ゲートアレイの開発効率を特段に向
上するという効果を有する。
【図１】本発明の一実施形態の構成を示す図である。
【図２】図１に示した本発明の実施形態の動作を説明す
るための波形図である。
るための波形図である。
【図３】本発明の別の実施形態の構成を示す図である。
【図４】図３に示した本発明の実施形態の動作を説明す
るための波形図である。
るための波形図である。
【図５】自己試験を行う回路の従来の典型的な構成を示
す図である。
す図である。
【図６】図５に示した従来の回路の動作を説明するため
の波形図である。
の波形図である。
１ 入力信号発生回路 ２ セレクタ回路 ３ 被試験回路 ４ ディバイダ回路 ５ 出力信号圧縮回路 ６ 出力信号期待値発生回路 ７ 比較器 ８ ラッチ回路 ９ 可変遅延回路 ＩＮ 通常入力信号端子 ＯＵＴ 通常出力信号端子 ＣＬＯＣＫ 同期用クロック入力信号端子 ＪＵＤＧＥ 判定値出力信号端子 ＴＥＳＴ テスト／ノーマル・モード切り替え信号端子 ＳＴＲＯＢＥ ストローブ入力信号端子 ＶＡＬＩＡＢＬＥ 遅延値可変制御入力信号端子 ａ 節点 ｂ 節点 ｃ 節点 ｄ 節点 ｅ 節点 ｆ 節点 Ｔ 周期 ｔθ 位相差 ｔsetup セット・アップ時間 ｔ1a 伝播遅延時間 ｔab 伝播遅延時間 ｔbc 伝播遅延時間 ｔ8e 伝播遅延時間 ｔ5d 伝播遅延時間 Ｈ ハイ「１」信号レベル Ｌ ロウ「０」信号レベル
Claims (3)
- 【請求項１】所定の論理動作を行う回路（「被試験回
路」という）を自己試験する自己試験回路を備えた半導
体装置において、 自己試験に必要な入力信号系列を生成して前記被試験回
路へ印加する信号発生手段と、 前記入力信号系列に応答して前記被試験回路から出力さ
れる出力信号系列を該入力信号系列に対して所定の位相
差を以て同期して信号抽出する信号抽出手段と、 前記信号抽出手段より出力される出力信号系列または該
出力信号系列をさらに加工してなる信号系列を期待値と
比較し試験結果を判定する回路手段と、 を備えたことを特徴とする半導体装置。 - 【請求項２】前記自己試験に必要な前記入力信号系列に
応答して前記被試験回路から出力される出力信号系列を
前記信号抽出手段が信号抽出を行うに当たり、 前記入力信号系列と同期すべき位相差を調整する回路
を、 さらに備えたことを特徴とする半導体装置。 - 【請求項３】自己テストの際に外部端子から供給される
クロック信号に同期して試験信号発生手段から出力され
た試験信号に対する被試験回路からの応答出力信号をラ
ッチする手段を備え、 前記ラッチ手段には、前記クロック信号の周期と同一周
期を有すると共に、前記クロック信号の所定の遷移エッ
ジから所定の位相差のラッチタイミングにて前記応答出
力信号をラッチするよう外部端子からストローブ信号が
供給され、 前記ラッチ手段の出力と前記被試験回路の期待値との比
較結果に基づき前記被試験回路の良／不良を判定するこ
とを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7347708A JPH09166646A (ja) | 1995-12-15 | 1995-12-15 | 半導体装置 |
| US08/766,962 US6189121B1 (en) | 1995-12-15 | 1996-12-16 | Semiconductor device containing a self-test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7347708A JPH09166646A (ja) | 1995-12-15 | 1995-12-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09166646A true JPH09166646A (ja) | 1997-06-24 |
Family
ID=18392050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7347708A Pending JPH09166646A (ja) | 1995-12-15 | 1995-12-15 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6189121B1 (ja) |
| JP (1) | JPH09166646A (ja) |
Cited By (4)
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| US7814381B2 (en) | 2006-10-11 | 2010-10-12 | Nec Electronics Corporation | Semiconductor memory device |
| CN115291005A (zh) * | 2022-07-11 | 2022-11-04 | 陕西千山航空电子有限责任公司 | 开关量发送接口的自检电路 |
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| US6988231B2 (en) | 2001-03-16 | 2006-01-17 | Emosyn America, Inc. | On-chip method and apparatus for testing semiconductor circuits |
| KR100527535B1 (ko) * | 2003-04-17 | 2005-11-09 | 주식회사 하이닉스반도체 | 입출력 압축 회로 |
| JP4451189B2 (ja) * | 2004-04-05 | 2010-04-14 | 株式会社アドバンテスト | 試験装置、位相調整方法、及びメモリコントローラ |
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| JP6006911B2 (ja) * | 2008-10-30 | 2016-10-12 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置 |
| JP5601842B2 (ja) * | 2010-01-18 | 2014-10-08 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置、半導体装置の試験方法、及びデータ処理システム |
| CN102466779B (zh) * | 2010-11-16 | 2014-01-15 | 北京中电华大电子设计有限责任公司 | 触发器延时的内建测试方法及电路 |
| KR102223623B1 (ko) | 2014-07-30 | 2021-03-08 | 삼성전자주식회사 | 반도체 제조설비의 관리방법 및 그의 관리시스템 |
| CN104698367B (zh) * | 2015-03-31 | 2018-05-25 | 中国人民解放军国防科学技术大学 | 一种降低扫描测试中被测组合电路功耗的方法 |
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| JPH0758320B2 (ja) | 1990-06-18 | 1995-06-21 | 株式会社東芝 | 情報処理装置の自己診断回路および自己診断方法 |
| JPH03114074A (ja) | 1990-08-09 | 1991-05-15 | Toyo Electric Mfg Co Ltd | カラー画像記録装置 |
| US5515383A (en) * | 1991-05-28 | 1996-05-07 | The Boeing Company | Built-in self-test system and method for self test of an integrated circuit |
| JP3114074B2 (ja) | 1991-06-21 | 2000-12-04 | 株式会社日立製作所 | 医療用診断装置 |
| CA2099415A1 (en) | 1992-08-27 | 1994-02-28 | Duane Rodney Aadsen | Method and apparatus for self-testing of delay faults |
| JPH06201789A (ja) | 1992-12-28 | 1994-07-22 | Ando Electric Co Ltd | セットアップ確認回路 |
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1995
- 1995-12-15 JP JP7347708A patent/JPH09166646A/ja active Pending
-
1996
- 1996-12-16 US US08/766,962 patent/US6189121B1/en not_active Expired - Fee Related
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