JPH09167080A - 桁上げ先見回路、それを用いた加算器及びそれを用いた情報処理装置 - Google Patents
桁上げ先見回路、それを用いた加算器及びそれを用いた情報処理装置Info
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Abstract
(57)【要約】
【課題】加算器を構成するゲートの総数を低減し、装置
の小型化、低消費電力を図るとともに、動作速度を向上
させた加算器を実現する。 【解決手段】 nビットの桁上げ先見回路において、桁上
げ入力Cinと最下位ビット（a0, b0）により最下位ビッ
トの桁上げ信号C0を生成し、該最下位ビットの桁上げ信
号C0とn−１ビットの桁上げ生成項と桁上げ伝搬項とに
より、n−１ビットの桁上げ信号を生成する。 【効果】最下位ビットの桁上げ信号C0から他の桁の桁上
げ信号を生成することにより、桁上げ入力Cinに伴う桁
上げ計算回路の論理ゲート数を最小にできるとともに、
これにより桁上げ生成回路を構成する論理ゲート数を最
小とすることができ、装置の小型化、低消費電力化、な
らびに高速化を達成できる効果がある。
の小型化、低消費電力を図るとともに、動作速度を向上
させた加算器を実現する。 【解決手段】 nビットの桁上げ先見回路において、桁上
げ入力Cinと最下位ビット（a0, b0）により最下位ビッ
トの桁上げ信号C0を生成し、該最下位ビットの桁上げ信
号C0とn−１ビットの桁上げ生成項と桁上げ伝搬項とに
より、n−１ビットの桁上げ信号を生成する。 【効果】最下位ビットの桁上げ信号C0から他の桁の桁上
げ信号を生成することにより、桁上げ入力Cinに伴う桁
上げ計算回路の論理ゲート数を最小にできるとともに、
これにより桁上げ生成回路を構成する論理ゲート数を最
小とすることができ、装置の小型化、低消費電力化、な
らびに高速化を達成できる効果がある。
Description
【０００１】
【発明の属する技術分野】本発明は、加算器を内蔵する
情報処理装置に関し、特に高速な加減算器に好適な高速
かつ低消費電力な桁上げ先見回路に関する。
情報処理装置に関し、特に高速な加減算器に好適な高速
かつ低消費電力な桁上げ先見回路に関する。
【０００２】
【従来の技術】情報処理装置に用いられる論理回路の中
で、加算器は、最も基本的な構成要素のひとつであり、
多くの場合に情報処理装置の動作速度を支配している。
そのため、加算器の高速化が望まれている。
で、加算器は、最も基本的な構成要素のひとつであり、
多くの場合に情報処理装置の動作速度を支配している。
そのため、加算器の高速化が望まれている。
【０００３】多ビット加算器の性能は、桁上げ信号の高
速伝搬性能に大きく依存する。従来、多ビット加算器の
桁上げ伝搬速度を高速化する手法としては、桁上げ先見
回路（Carry Look Ahead : CLA）が良く知られている。
速伝搬性能に大きく依存する。従来、多ビット加算器の
桁上げ伝搬速度を高速化する手法としては、桁上げ先見
回路（Carry Look Ahead : CLA）が良く知られている。
【０００４】まず、この桁上げ先見回路を用いた桁上げ
先見型の加算方式を説明する。
先見型の加算方式を説明する。
【０００５】N. Weste and K. Eshraghian著「Principl
es of CMOS VLSI Design」,1985年 Addison Wesleyに記
載のBinary lookahead carry adderの方式を桁上げ入力
Cinがある場合に拡張すると、ｉビット目の加算入力をa
i, biとして、ｉビット目の桁上げ信号Ciは次のように
求めることができる。
es of CMOS VLSI Design」,1985年 Addison Wesleyに記
載のBinary lookahead carry adderの方式を桁上げ入力
Cinがある場合に拡張すると、ｉビット目の加算入力をa
i, biとして、ｉビット目の桁上げ信号Ciは次のように
求めることができる。
【０００６】まずはじめに各ビットの桁上げ生成項giお
よび伝搬項pi、 gi = ai ・bi （１） pi = ai (+) bi あるいは ai + bi （２） を計算する。ここで、(+)は排他的論理和を表わしてい
る。
よび伝搬項pi、 gi = ai ・bi （１） pi = ai (+) bi あるいは ai + bi （２） を計算する。ここで、(+)は排他的論理和を表わしてい
る。
【０００７】演算子○を、 (g, p) ○ (g', p') = (g + (p・g'), p・p') （３） と定義し、次式により(Gi, Pi)を計算する。演算子○は
演算の順序によらない結合的な演算子である。
演算の順序によらない結合的な演算子である。
【０００８】i = ０の場合、 (Gi, Pi) = (g0, p0) （４） i ≧ １の場合、 (Gi, Pi) = (gi, pi) ○ (Gi-1, Pi-1) = (gi, pi) ○ (gi-1, pi-1) ○ ……○ (g0,p0) （５） 上記(Gi, Pi)から、 Ci = Gi + Pi ・Cin （６） によりｉビット目の桁上げ信号Ciを求めることができ
る。
る。
【０００９】すなわち、上記桁上げ先見回路によれば、
（３）、（４）、（５）式によりGiとPiを計算し、その
後に、（６）式により桁上げ出力Ciを計算することがで
きる。（６）式により各桁の桁上げ出力Ciが求まると、
各桁の和出力Siは前桁の桁上げ出力から次式により求め
ることができる。
（３）、（４）、（５）式によりGiとPiを計算し、その
後に、（６）式により桁上げ出力Ciを計算することがで
きる。（６）式により各桁の桁上げ出力Ciが求まると、
各桁の和出力Siは前桁の桁上げ出力から次式により求め
ることができる。
【００１０】 Si = ai (+) bi (+) Ci-1 （７） すなわち、桁上げ先見型の加算方式の加算器は、（１）
式及び（２）式を実現する桁上げ生成項・桁上げ伝搬項
の生成部と、（３）、（４）、（５）式及び（６）式を
実現する桁上げ生成部と、（７）式を実現する和生成部
とから構成される。
式及び（２）式を実現する桁上げ生成項・桁上げ伝搬項
の生成部と、（３）、（４）、（５）式及び（６）式を
実現する桁上げ生成部と、（７）式を実現する和生成部
とから構成される。
【００１１】従来の桁上げ先見型の加算方式の加算器と
しては、例えば、特開平６−２８１５８号に記載されて
いる加算器がある。なお、図２には、上記公報に記載さ
れている８ビット桁上げ先見回路の論理図を本発明と対
比する目的で本発明者が書き直したものを示してある。
１２は桁上げ生成項・桁上げ伝搬項の生成部、１３は桁
上げ生成部、２２は和生成部である。
しては、例えば、特開平６−２８１５８号に記載されて
いる加算器がある。なお、図２には、上記公報に記載さ
れている８ビット桁上げ先見回路の論理図を本発明と対
比する目的で本発明者が書き直したものを示してある。
１２は桁上げ生成項・桁上げ伝搬項の生成部、１３は桁
上げ生成部、２２は和生成部である。
【００１２】なお、図２は上記公報に記載された内容そ
のものではない。例えば、桁上げ生成項・桁上げ伝搬項
生成部１２の回路は本発明に合わせて追加している。
のものではない。例えば、桁上げ生成項・桁上げ伝搬項
生成部１２の回路は本発明に合わせて追加している。
【００１３】
【発明が解決しようとする課題】図２に示した回路で
は、nビットの加算器に対し、加算器に入力される桁上
げ信号入力Cinを最下位ビットより１ビット下位である
−１ビット目の桁上げ生成項とし、これと対になる桁上
げ伝搬項は０として、桁上げ入力がないn＋１ビットの
加算として演算を行っているため、加算器を構成するゲ
ートの総数、ひいては加算器の消費電力、動作速度の点
で課題があることを本願発明者が発見した。
は、nビットの加算器に対し、加算器に入力される桁上
げ信号入力Cinを最下位ビットより１ビット下位である
−１ビット目の桁上げ生成項とし、これと対になる桁上
げ伝搬項は０として、桁上げ入力がないn＋１ビットの
加算として演算を行っているため、加算器を構成するゲ
ートの総数、ひいては加算器の消費電力、動作速度の点
で課題があることを本願発明者が発見した。
【００１４】本発明の目的は、加算器を構成するゲート
数を低減し消費電力を削減するとともに、動作速度を向
上させた加算器を提供することにある。
数を低減し消費電力を削減するとともに、動作速度を向
上させた加算器を提供することにある。
【００１５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１７】すなわち、ｎ(ｎは正の整数)ビットの桁上
げ先見回路は、桁上げ入力(Cin)と２数入力の最下位ビ
ット（a0, b0）により最下位ビットの桁上げ信号を生成
し、該最下位ビットの桁上げ信号とｎ−１ビットの桁上
げ生成項と桁上げ伝搬項とにより、ｎビットの桁上げ信
号を生成する。
げ先見回路は、桁上げ入力(Cin)と２数入力の最下位ビ
ット（a0, b0）により最下位ビットの桁上げ信号を生成
し、該最下位ビットの桁上げ信号とｎ−１ビットの桁上
げ生成項と桁上げ伝搬項とにより、ｎビットの桁上げ信
号を生成する。
【００１８】ｎビットの桁上げ先見回路は、桁上げ入力
(Cin)と２数入力の最下位ビット（a0, b0）を入力とす
る全加算器、該全加算器の桁上げ信号出力とｎ−１ビッ
トの桁上げ生成項と桁上げ伝搬項とにより、ｎビットの
桁上げ信号を生成する。
(Cin)と２数入力の最下位ビット（a0, b0）を入力とす
る全加算器、該全加算器の桁上げ信号出力とｎ−１ビッ
トの桁上げ生成項と桁上げ伝搬項とにより、ｎビットの
桁上げ信号を生成する。
【００１９】１ビットの桁上げ生成、伝搬信号、該１ビ
ットの桁上げ生成、伝搬信号により２ビットの桁上げ生
成、伝搬信号、該２ビットの桁上げ生成、伝搬信号によ
り４ビットの桁上げ生成、伝搬信号、該ビットの桁上げ
生成、伝搬信号により８ビットの桁上げ生成、伝搬信
号、というよに順次２ｎビットの桁上げ生成、伝搬信号
を生成し、これにより桁上げ信号を生成する桁上げ先見
回路は、桁上げ入力(Cin)と２数入力の最下位ビット（a
0, b0）により最下位ビットの桁上げ信号を生成し、該
最下位ビットの桁上げ信号と上記２ｎビットの桁上げ生
成、伝搬信号により順次桁上げ信号を生成する。
ットの桁上げ生成、伝搬信号により２ビットの桁上げ生
成、伝搬信号、該２ビットの桁上げ生成、伝搬信号によ
り４ビットの桁上げ生成、伝搬信号、該ビットの桁上げ
生成、伝搬信号により８ビットの桁上げ生成、伝搬信
号、というよに順次２ｎビットの桁上げ生成、伝搬信号
を生成し、これにより桁上げ信号を生成する桁上げ先見
回路は、桁上げ入力(Cin)と２数入力の最下位ビット（a
0, b0）により最下位ビットの桁上げ信号を生成し、該
最下位ビットの桁上げ信号と上記２ｎビットの桁上げ生
成、伝搬信号により順次桁上げ信号を生成する。
【００２０】加算器は、前記桁上げ先見回路を用いるの
が望ましい。
が望ましい。
【００２１】nビット長の２数と桁上げとを入力とする
加算器は、前記２数の最下位ビットと桁上げとで最下位
ビットの桁上げを生成する手段と、前記２数の最下位ビ
ットを除く２数によりｎ−１ビットのビット毎の桁上げ
生成項及び桁上げ伝搬項を生成する手段と、前記桁上げ
生成項と桁上げ伝搬項と前記最下位ビットの桁上げとか
らｎビットのビット毎の桁上げを生成する手段と、前記
ビット毎の桁上げ伝搬項と前記ビット毎の桁上げとから
ｎビットのビット毎の和を生成する手段とを具備する。
加算器は、前記２数の最下位ビットと桁上げとで最下位
ビットの桁上げを生成する手段と、前記２数の最下位ビ
ットを除く２数によりｎ−１ビットのビット毎の桁上げ
生成項及び桁上げ伝搬項を生成する手段と、前記桁上げ
生成項と桁上げ伝搬項と前記最下位ビットの桁上げとか
らｎビットのビット毎の桁上げを生成する手段と、前記
ビット毎の桁上げ伝搬項と前記ビット毎の桁上げとから
ｎビットのビット毎の和を生成する手段とを具備する。
【００２２】情報処理装置は、前記加算器を内蔵するこ
とが望ましい。
とが望ましい。
【００２３】
【発明の実施の形態】以下、本発明の一実施形態を図面
を用いて詳細に説明する。
を用いて詳細に説明する。
【００２４】［本発明の桁上げ先見方式］本発明の桁上
げ先見回路では、（４）、（５）、（６）式から、桁上
げ出力Ciを、演算○により(Gi, Pi)と(Cin, 0)から下式
のように求める。
げ先見回路では、（４）、（５）、（６）式から、桁上
げ出力Ciを、演算○により(Gi, Pi)と(Cin, 0)から下式
のように求める。
【００２５】 (Ci, 0) = (Gi, Pi) ○ (Cin, 0) = (gi, pi) ○ (gi-1, pi-1) ○ ……○ (g0,p0) ○ (Cin, 0)（８） ここで演算子○は演算の順序によらない結合的な演算子
であるため、本発明の桁上げ先見回路では、 (g0,p0) ○ (Cin, 0) = (g0 + (p0・Cin), 0) （９） を最初に演算する。それ以降はｎビットの加算として
（８）式の演算○を行うことにより、（６）式の計算を
行うことなく桁上げ出力Ciを求めることができる。
（９）式において括弧内の後半の項０の意味するところ
は、以降(Ci, 0)を求める（８）式の演算○において、
（９）式と演算される項は以降、 (g, p) ○ (g', 0) = (g + (p・g'), 0) （１０） により、後半の演算を省略できることを意味し、よって
この分だけ演算回路の数を低減することができる。
であるため、本発明の桁上げ先見回路では、 (g0,p0) ○ (Cin, 0) = (g0 + (p0・Cin), 0) （９） を最初に演算する。それ以降はｎビットの加算として
（８）式の演算○を行うことにより、（６）式の計算を
行うことなく桁上げ出力Ciを求めることができる。
（９）式において括弧内の後半の項０の意味するところ
は、以降(Ci, 0)を求める（８）式の演算○において、
（９）式と演算される項は以降、 (g, p) ○ (g', 0) = (g + (p・g'), 0) （１０） により、後半の演算を省略できることを意味し、よって
この分だけ演算回路の数を低減することができる。
【００２６】以上のように本発明の桁上げ先見回路で
は、最下位ビットの桁上げ信号C0から他の桁の桁上げ信
号を生成することにより、桁上げ入力Cinに伴う桁上げ
計算回路の論理ゲート数を最小にできるとともに、これ
により桁上げ生成回路を構成する論理ゲート数を最小と
することができる。
は、最下位ビットの桁上げ信号C0から他の桁の桁上げ信
号を生成することにより、桁上げ入力Cinに伴う桁上げ
計算回路の論理ゲート数を最小にできるとともに、これ
により桁上げ生成回路を構成する論理ゲート数を最小と
することができる。
【００２７】［桁上げ先見回路の第１の実施形態］図１
は上記桁上げ演算方式に基づき本発明の桁上げ先見回路
を用いた加算器の一実施形態として、８ビットの加算器
のブロック図を示したものである。
は上記桁上げ演算方式に基づき本発明の桁上げ先見回路
を用いた加算器の一実施形態として、８ビットの加算器
のブロック図を示したものである。
【００２８】同図において、１０は桁上げ生成項及び伝
搬項生成部、１１は桁上げ生成部、２３は和生成部を示
している。また、各々を構成する３０から３４の回路は
図３から図６に示す論理演算を行い、入力a0〜a7, b0〜
b7, Cinに対して、桁上げ信号C0〜C7を生成する。２３
は前記入力a0〜a7, b0〜b7, 入力桁上げCin、桁上げ信
号C0〜C6を用いて（７）式に従い和Siを生成する。
搬項生成部、１１は桁上げ生成部、２３は和生成部を示
している。また、各々を構成する３０から３４の回路は
図３から図６に示す論理演算を行い、入力a0〜a7, b0〜
b7, Cinに対して、桁上げ信号C0〜C7を生成する。２３
は前記入力a0〜a7, b0〜b7, 入力桁上げCin、桁上げ信
号C0〜C6を用いて（７）式に従い和Siを生成する。
【００２９】図３には３０の記号及び論理回路が示され
ている。３０は桁上げ生成項及び伝搬項生成回路であ
り、（１）式、（２）式に従い桁上げ生成項gi、桁上げ
伝搬項piを生成する２入力・２出力の回路である。３０
０は論理積（ＡＮＤ）回路で、３１０は論理和（ＯＲ）
回路である。
ている。３０は桁上げ生成項及び伝搬項生成回路であ
り、（１）式、（２）式に従い桁上げ生成項gi、桁上げ
伝搬項piを生成する２入力・２出力の回路である。３０
０は論理積（ＡＮＤ）回路で、３１０は論理和（ＯＲ）
回路である。
【００３０】図４には３１の記号及び論理回路が示され
ている。３１は（３）式に基づき演算○を実行する４入
力・２出力の回路である。４００と４２０は論理積（Ａ
ＮＤ）回路で、４１０は論理和（４２０）回路である。
ている。３１は（３）式に基づき演算○を実行する４入
力・２出力の回路である。４００と４２０は論理積（Ａ
ＮＤ）回路で、４１０は論理和（４２０）回路である。
【００３１】図５には３２の記号及び論理回路が示され
ている。３２は（１０）式により演算○の前半の項の演
算を行う３入力・１出力の回路である。５００は論理積
（ＡＮＤ）回路で、５１０は論理和（ＯＲ）回路であ
る。従って、図５に示すように演算回路３２は、図４に
示す演算回路３１に比べ、論理積の回路の分だけ回路数
が少ない。
ている。３２は（１０）式により演算○の前半の項の演
算を行う３入力・１出力の回路である。５００は論理積
（ＡＮＤ）回路で、５１０は論理和（ＯＲ）回路であ
る。従って、図５に示すように演算回路３２は、図４に
示す演算回路３１に比べ、論理積の回路の分だけ回路数
が少ない。
【００３２】３３は入力と出力の論理値が同一であるバ
ッファ回路、あるいは入力と出力の論理値が反転するイ
ンバータ回路で、１入力１出力の回路である。
ッファ回路、あるいは入力と出力の論理値が反転するイ
ンバータ回路で、１入力１出力の回路である。
【００３３】上記図３から図６の回路図では、その論理
的性質を示すために、論理積あるいは論理和回路により
回路の構成を示したが、実際に例えば、CMOS回路で構成
した場合には、それぞれの回路は論理積がNAND回路にな
るようにその入出力で正論理、負論理が反転する。図１
の回路では、例えば桁上げ生成項及び伝搬項生成回路３
０の列を正論理、次の列を負論理、と交互に繰り返すこ
とによりCMOS回路で構成できる。
的性質を示すために、論理積あるいは論理和回路により
回路の構成を示したが、実際に例えば、CMOS回路で構成
した場合には、それぞれの回路は論理積がNAND回路にな
るようにその入出力で正論理、負論理が反転する。図１
の回路では、例えば桁上げ生成項及び伝搬項生成回路３
０の列を正論理、次の列を負論理、と交互に繰り返すこ
とによりCMOS回路で構成できる。
【００３４】図６には３４の記号及び論理回路の一実施
形態が示されている。３４は（９）式により、Cinと最
下位ビットの桁上げ生成項g0及び伝搬項p0から最下位ビ
ットの桁上げ信号C0 C0 = g0 + (p0・Cin) （１１） を計算する３入力・１出力の回路である。６００と６１
０は論理積（ＡＮＤ）回路で、６２０と６３０は論理和
（ＯＲ）回路である。
形態が示されている。３４は（９）式により、Cinと最
下位ビットの桁上げ生成項g0及び伝搬項p0から最下位ビ
ットの桁上げ信号C0 C0 = g0 + (p0・Cin) （１１） を計算する３入力・１出力の回路である。６００と６１
０は論理積（ＡＮＤ）回路で、６２０と６３０は論理和
（ＯＲ）回路である。
【００３５】図７は３４の他の実施形態、図８は図７の
回路のCMOS回路による一実施形態を示したものである。
７００は論理積（ＡＮＤ）回路で、７１０は論理和（Ｏ
Ｒ）回路、７２０はセレクタ（マルチプレクサ）回路で
ある。セレクタ回路７２０は、論理積７００と論理和７
１０との出力をCinで選択する回路である。
回路のCMOS回路による一実施形態を示したものである。
７００は論理積（ＡＮＤ）回路で、７１０は論理和（Ｏ
Ｒ）回路、７２０はセレクタ（マルチプレクサ）回路で
ある。セレクタ回路７２０は、論理積７００と論理和７
１０との出力をCinで選択する回路である。
【００３６】図８の回路では、MOSトランジスタの縦積
み段数は最大で２であり、縦積み段数が同じく２段の２
入力NAND、２入力NOR回路とほぼ同等の遅延時間でC0を
計算することができる。なお、MOSトランジスタのゲー
トに丸印が付いているのがp-MOS トランジスタで、付い
ていないのがn-MOSトランジスタである。
み段数は最大で２であり、縦積み段数が同じく２段の２
入力NAND、２入力NOR回路とほぼ同等の遅延時間でC0を
計算することができる。なお、MOSトランジスタのゲー
トに丸印が付いているのがp-MOS トランジスタで、付い
ていないのがn-MOSトランジスタである。
【００３７】図１において３０、３１、３２、３４の遅
延時間がほぼ同じで、各々１段の遅延時間として遅延時
間を見積もると、例えばC７は４段の遅延時間で計算す
ることができる。これに対し、図２の従来例の回路では
C７を計算するのに５段の遅延時間を要する。
延時間がほぼ同じで、各々１段の遅延時間として遅延時
間を見積もると、例えばC７は４段の遅延時間で計算す
ることができる。これに対し、図２の従来例の回路では
C７を計算するのに５段の遅延時間を要する。
【００３８】また、図２の従来例の回路は、回路３１が
１３個、回路３２が８個で構成されるのに対し、図１の
回路は回路３１が１０個、回路３２が７個で構成するこ
とができる。
１３個、回路３２が８個で構成されるのに対し、図１の
回路は回路３１が１０個、回路３２が７個で構成するこ
とができる。
【００３９】回路をCMOS回路で構成した場合には、図２
の回路が２５６トランジスタで構成されるのに対し、図
１の回路は２２２トランジスタで構成することができ、
回路の小型化及び低消費電力化を達成することができ
る。
の回路が２５６トランジスタで構成されるのに対し、図
１の回路は２２２トランジスタで構成することができ、
回路の小型化及び低消費電力化を達成することができ
る。
【００４０】さらに、図１の桁上げ生成部１１の配線数
は、図２の従来の回路の桁上げ生成部１３の配線数より
１４本少なくすることができる。
は、図２の従来の回路の桁上げ生成部１３の配線数より
１４本少なくすることができる。
【００４１】図９は本発明の桁上げ先見回路の他の実施
形態を示す、８ビットの桁上げ先見回路のブロック図を
示したものである。同図において、２０は桁上げ生成項
及び伝搬項生成部、２１は桁上げ生成部を示している。
また、各々を構成する３０から３３の回路は図１の８ビ
ットの桁上げ先見回路に用いたものと同一であるが、入
出力の配線は１本のみで表されている。同図の回路は、
図１の最下位ビット(a0,b0)の桁上げ生成項及び伝搬項
生成部の回路３４で生成していたC0を桁上げ生成部にCi
nを入力して生成するものである。同図の回路において
も、回路３１が１０個、回路３２が８個と、図２の従来
例の回路よりも少ない回路数で装置を構成できる効果が
ある。
形態を示す、８ビットの桁上げ先見回路のブロック図を
示したものである。同図において、２０は桁上げ生成項
及び伝搬項生成部、２１は桁上げ生成部を示している。
また、各々を構成する３０から３３の回路は図１の８ビ
ットの桁上げ先見回路に用いたものと同一であるが、入
出力の配線は１本のみで表されている。同図の回路は、
図１の最下位ビット(a0,b0)の桁上げ生成項及び伝搬項
生成部の回路３４で生成していたC0を桁上げ生成部にCi
nを入力して生成するものである。同図の回路において
も、回路３１が１０個、回路３２が８個と、図２の従来
例の回路よりも少ない回路数で装置を構成できる効果が
ある。
【００４２】本実施形態は８ビットの桁上げについての
ものである。すなわち桁上げ入力Cinと最下位ビット（a
0,b0）により最下位ビットの桁上げ信号C0を生成し、該
最下位ビットの桁上げ信号C0と７ビットの桁上げ生成項
と桁上げ伝搬項とにより、７ビットの桁上げ信号を生成
するものであるが、nビットの桁上げにも適用できる。
すなわち、桁上げ入力Cinと最下位ビット（a0,b0）に
より最下位ビットの桁上げ信号C0を生成し、該最下位ビ
ットの桁上げ信号C0とnビットの桁上げ生成項と桁上げ
伝搬項とにより、nビットの桁上げ信号を生成すること
もできる。
ものである。すなわち桁上げ入力Cinと最下位ビット（a
0,b0）により最下位ビットの桁上げ信号C0を生成し、該
最下位ビットの桁上げ信号C0と７ビットの桁上げ生成項
と桁上げ伝搬項とにより、７ビットの桁上げ信号を生成
するものであるが、nビットの桁上げにも適用できる。
すなわち、桁上げ入力Cinと最下位ビット（a0,b0）に
より最下位ビットの桁上げ信号C0を生成し、該最下位ビ
ットの桁上げ信号C0とnビットの桁上げ生成項と桁上げ
伝搬項とにより、nビットの桁上げ信号を生成すること
もできる。
【００４３】図１０は３２ビットの桁上げ先見回路に適
用した場合のブロック図を示したものである。同図にお
いて、１４は桁上げ生成項及び伝搬項生成部、１５は桁
上げ生成部を示している。また、各々を構成する３０か
ら３４の回路は図１の８ビットの桁上げ先見回路に用い
たものと同一であるが、入出力の配線は１本のみで表さ
れている。入力a0〜a31, b0〜b31, Cinに対して、桁上
げ信号C0〜C31を生成する。同図の回路は図１の８ビッ
トの桁上げ先見回路を３２ビットに拡張したものである
が、桁上げ入力Cinを３４の回路１箇所にのみ入力する
ことにより３２ビットの桁上げ信号C0〜C31を生成する
ことができる。
用した場合のブロック図を示したものである。同図にお
いて、１４は桁上げ生成項及び伝搬項生成部、１５は桁
上げ生成部を示している。また、各々を構成する３０か
ら３４の回路は図１の８ビットの桁上げ先見回路に用い
たものと同一であるが、入出力の配線は１本のみで表さ
れている。入力a0〜a31, b0〜b31, Cinに対して、桁上
げ信号C0〜C31を生成する。同図の回路は図１の８ビッ
トの桁上げ先見回路を３２ビットに拡張したものである
が、桁上げ入力Cinを３４の回路１箇所にのみ入力する
ことにより３２ビットの桁上げ信号C0〜C31を生成する
ことができる。
【００４４】［桁上げ先見回路の第２の実施形態］図１
１は本発明の桁上げ先見回路の他のもう一つの実施形態
を示す、３２ビットの桁上げ先見回路のブロック図を示
したものである。同図において、１６は桁上げ生成項及
び伝搬項生成部、１７は桁上げ生成部を示している。ま
た、各々を構成する３０から３４の回路は図１の８ビッ
トの桁上げ先見回路に用いたものと同一であるが、入出
力の配線は１本で表されている。同図の回路では、図１
０の実施例の回路における、４ビット毎の桁上げ信号C
3, C7, C11, C15, C19, C23,C27, C31だけをbinary loo
kahead carry 回路により生成する。他の桁上げ信号お
よび和信号は他の回路、例えばブロックキャリー生成回
路等により生成することにより、回路数を低減すること
ができる。
１は本発明の桁上げ先見回路の他のもう一つの実施形態
を示す、３２ビットの桁上げ先見回路のブロック図を示
したものである。同図において、１６は桁上げ生成項及
び伝搬項生成部、１７は桁上げ生成部を示している。ま
た、各々を構成する３０から３４の回路は図１の８ビッ
トの桁上げ先見回路に用いたものと同一であるが、入出
力の配線は１本で表されている。同図の回路では、図１
０の実施例の回路における、４ビット毎の桁上げ信号C
3, C7, C11, C15, C19, C23,C27, C31だけをbinary loo
kahead carry 回路により生成する。他の桁上げ信号お
よび和信号は他の回路、例えばブロックキャリー生成回
路等により生成することにより、回路数を低減すること
ができる。
【００４５】図１５はその一実施形態を示したものであ
り、上記４ビット毎の桁上げ信号、例えばC3から、４ビ
ットブロックの和信号S4〜S7を生成する。１５１０はイ
ンバータ回路、１５１１〜１５１６は排他的論理和（Ｅ
ＯＲ）回路、１５１７〜１５２０は選択（マルチプレク
サ）回路、１５２１、１５２３、１５２５及び１５２７
は論理積（ＡＮＤ）回路、１５２２、１５２４、１５２
６及び１５２８は論理和（ＯＲ）回路である。同図の回
路でex４、ex5、ex6、ex7は各桁の加算入力信号ai、bi
(ｉ＝４〜７)の排他的論理和信号を示しており、（７）
式の和出力計算の前半の項に対応する。p4〜p6、g4〜g6
は、それぞれ４〜７ビットの桁上げ伝搬項、及び桁上げ
生成項である。同図の回路では、この排他的論理和信号
と、ブロックへの桁上げ入力を０あるいは１と仮定した
各桁の桁上げ入力との排他的論理和をとり、その後に、
ブロックへの桁上げ入力信号C3により選択回路ＭＵＸで
真の和信号を選択することにより、和信号S4〜S7を生成
する。同様にして、S0〜S3, S8〜S11, S12〜S15, S16〜
S19, S20〜S23, S24〜S27, S28〜S31を生成する。
り、上記４ビット毎の桁上げ信号、例えばC3から、４ビ
ットブロックの和信号S4〜S7を生成する。１５１０はイ
ンバータ回路、１５１１〜１５１６は排他的論理和（Ｅ
ＯＲ）回路、１５１７〜１５２０は選択（マルチプレク
サ）回路、１５２１、１５２３、１５２５及び１５２７
は論理積（ＡＮＤ）回路、１５２２、１５２４、１５２
６及び１５２８は論理和（ＯＲ）回路である。同図の回
路でex４、ex5、ex6、ex7は各桁の加算入力信号ai、bi
(ｉ＝４〜７)の排他的論理和信号を示しており、（７）
式の和出力計算の前半の項に対応する。p4〜p6、g4〜g6
は、それぞれ４〜７ビットの桁上げ伝搬項、及び桁上げ
生成項である。同図の回路では、この排他的論理和信号
と、ブロックへの桁上げ入力を０あるいは１と仮定した
各桁の桁上げ入力との排他的論理和をとり、その後に、
ブロックへの桁上げ入力信号C3により選択回路ＭＵＸで
真の和信号を選択することにより、和信号S4〜S7を生成
する。同様にして、S0〜S3, S8〜S11, S12〜S15, S16〜
S19, S20〜S23, S24〜S27, S28〜S31を生成する。
【００４６】図１１の桁上げ先見回路は図１０の回路よ
りも桁上げ生成部の回路数及び配線数を削減することが
できる。図１１の桁上げ先見回路を用いた加算器の和生
成部は図１０の桁上げ先見回路を用いた加算器の和生成
部よりも回路数は多くなるが、加算器全体としては、回
路数も配線数も削減でき、動作速度も速くなる。また、
この方式を６４ビット等の多ビット長の加算器に適用す
ると、さらに回路数及び配線数を削減できる。
りも桁上げ生成部の回路数及び配線数を削減することが
できる。図１１の桁上げ先見回路を用いた加算器の和生
成部は図１０の桁上げ先見回路を用いた加算器の和生成
部よりも回路数は多くなるが、加算器全体としては、回
路数も配線数も削減でき、動作速度も速くなる。また、
この方式を６４ビット等の多ビット長の加算器に適用す
ると、さらに回路数及び配線数を削減できる。
【００４７】［桁上げ先見回路の第３の実施形態］図１
２は本発明になる桁上げ先見回路の他のもう一つの実施
形態を示す、３２ビットの桁上げ先見回路の論理図を示
したものであ。同図において、１８は桁上げ生成項及び
伝搬項生成部、１９は桁上げ生成部を示している。ま
た、各々を構成する３０から３４の回路は図１の８ビッ
トの桁上げ先見回路に用いたものと同一であるが、入出
力の配線数は１本で表されている。なお、図１５の回路
は図１２の桁上げ先見回路を用いた加算器の和生成部に
も適用される。図１１の回路に比べさらに回路数の低減
を図った実施形態を示すものである。本実施例の回路で
は、例えばC19, C23, C27, C31はC15をもとに生成して
いる。これによりC15のファンアウト数は図１１の実施
例の２から５へと増加するが、回路数を低減できる効果
がる。
２は本発明になる桁上げ先見回路の他のもう一つの実施
形態を示す、３２ビットの桁上げ先見回路の論理図を示
したものであ。同図において、１８は桁上げ生成項及び
伝搬項生成部、１９は桁上げ生成部を示している。ま
た、各々を構成する３０から３４の回路は図１の８ビッ
トの桁上げ先見回路に用いたものと同一であるが、入出
力の配線数は１本で表されている。なお、図１５の回路
は図１２の桁上げ先見回路を用いた加算器の和生成部に
も適用される。図１１の回路に比べさらに回路数の低減
を図った実施形態を示すものである。本実施例の回路で
は、例えばC19, C23, C27, C31はC15をもとに生成して
いる。これによりC15のファンアウト数は図１１の実施
例の２から５へと増加するが、回路数を低減できる効果
がる。
【００４８】以上図１０から図１２で、本発明の実施形
態の一例を示したが、上記のように本発明の桁上げ先見
回路は、必要とする装置のスピード、占有面積、消費電
力等の仕様により様々な実施形態をとることが可能であ
る。
態の一例を示したが、上記のように本発明の桁上げ先見
回路は、必要とする装置のスピード、占有面積、消費電
力等の仕様により様々な実施形態をとることが可能であ
る。
【００４９】［本発明の桁上げ先見回路の他の実施形
態］図１３及び図１４は図１、図９、図１０、図１１及
び図１２のブロック図における回路３０、回路３１の他
の実施形態を示す回路図である。図１３と図４、及び図
１４と図５の記号は同一のものを使用しているが、回路
図の論理は異なる。ただし、そのまま、置き換えが可能
である。１３００、１３１０及び１４００はセレクタ
（マルチプレクサ）回路である。１３００はgiとpiの入
力をgjで選択しgkを出力する。１３１０はgiとpiの入力
をpjで選択し、pkを出力する。また、１４００はgiとpi
の入力をgjで選択しgkを出力する。
態］図１３及び図１４は図１、図９、図１０、図１１及
び図１２のブロック図における回路３０、回路３１の他
の実施形態を示す回路図である。図１３と図４、及び図
１４と図５の記号は同一のものを使用しているが、回路
図の論理は異なる。ただし、そのまま、置き換えが可能
である。１３００、１３１０及び１４００はセレクタ
（マルチプレクサ）回路である。１３００はgiとpiの入
力をgjで選択しgkを出力する。１３１０はgiとpiの入力
をpjで選択し、pkを出力する。また、１４００はgiとpi
の入力をgjで選択しgkを出力する。
【００５０】上記の説明では、（３）式で定義される演
算 を前提とした桁上げ先見回路を説明したが、新たに
演算子●を次式で定義した場合にも、本発明の桁上げ先
見回路を構成することができる。
算 を前提とした桁上げ先見回路を説明したが、新たに
演算子●を次式で定義した場合にも、本発明の桁上げ先
見回路を構成することができる。
【００５１】演算子●を、 (g, p) ● (g', p') = ((g・/g') + (p・g'), (g・/p') + (p・p')) （１２） と定義すると、演算子●は演算の順序によらない結合的
な演算子であり、かつ（４）式、（５）式が成り立ち、
これから、 Ci = Gi ・/Cin+ Pi ・Cin （１３） により桁上げ信号Ciを求めることができる。ここで/は
論理否定を表わしており、例えば/g'はg'の論理否定で
ある。
な演算子であり、かつ（４）式、（５）式が成り立ち、
これから、 Ci = Gi ・/Cin+ Pi ・Cin （１３） により桁上げ信号Ciを求めることができる。ここで/は
論理否定を表わしており、例えば/g'はg'の論理否定で
ある。
【００５２】（８）〜（１１）式に対応する式はそれぞ
れ以下のようになる。
れ以下のようになる。
【００５３】 (Ci, Ci) = (Gi, Pi) ● (Cin, Cin) = (gi, pi) ● (gi-1, pi-1)● … ● (g0,p0)● (Cin, Cin)（１４） (g0,p0)●(Cin, Cin)=((g0・/Cin)+(p0・Cin), (g0・/Cin)+(p0・Cin))（１５） (g, p) ● (g', g') = ((g・/g') + (p・g'), (g・/g') + (p・g')) （１６） C0 = (g0・/Cin) + (p0・Cin) （１７） （１５）式の括弧内の前半の項と後半の項が等しいこと
が意味するところは、以降(Ci, Ci)を求める（１４）式
の演算●において、（１５）式と演算される項は以降、
（１６）式により、どちらか一方だけを演算すればよい
ことを意味し、よってこの分だけ演算回路の数を低減す
ることができる。
が意味するところは、以降(Ci, Ci)を求める（１４）式
の演算●において、（１５）式と演算される項は以降、
（１６）式により、どちらか一方だけを演算すればよい
ことを意味し、よってこの分だけ演算回路の数を低減す
ることができる。
【００５４】Cinの加算器への入力がなんらかの設計制
約により、他の信号に比べ遅い場合には（１４）式にお
ける(Cin, Cin)との演算を途中あるいは最後にもってく
る構成ももちろん可能であるが、最初に演算する場合が
最もゲート数を少なく装置を構成できる。また、g0をa0
とb0の論理和で計算すると（１７）式は（１１）式と同
一となる。
約により、他の信号に比べ遅い場合には（１４）式にお
ける(Cin, Cin)との演算を途中あるいは最後にもってく
る構成ももちろん可能であるが、最初に演算する場合が
最もゲート数を少なく装置を構成できる。また、g0をa0
とb0の論理和で計算すると（１７）式は（１１）式と同
一となる。
【００５５】ところで演算子○ではなく演算子●を用い
ることにより、図１３及び図１４の論理図で示すよう
に、図１の桁上げ生成部１１等はセレクタ回路を用いて
構成することができる。これにより、例えばセレクタ回
路を構成することを得意としたパストランジスタ回路を
用いることにより、動作速度の向上、あるいは装置の小
型化を図ることができる。なお、パストランジスタ回路
については、「設計を容易に、普及始まるパス・トラン
ジスタ・ロジック」日経マイクロデバイス、１９９４年
７月号、pp.42-49や特開平７−１３０８５６号公報に記
載されている。なお、CMOS回路同様、パストランジスタ
回路もCMOSプロセス技術で製造される。
ることにより、図１３及び図１４の論理図で示すよう
に、図１の桁上げ生成部１１等はセレクタ回路を用いて
構成することができる。これにより、例えばセレクタ回
路を構成することを得意としたパストランジスタ回路を
用いることにより、動作速度の向上、あるいは装置の小
型化を図ることができる。なお、パストランジスタ回路
については、「設計を容易に、普及始まるパス・トラン
ジスタ・ロジック」日経マイクロデバイス、１９９４年
７月号、pp.42-49や特開平７−１３０８５６号公報に記
載されている。なお、CMOS回路同様、パストランジスタ
回路もCMOSプロセス技術で製造される。
【００５６】［本発明の加算器を内蔵した情報処理装
置］図１６は本発明の加算器を内蔵した情報処理装置、
例えばマイクロプロセッサの一例である。マイクロプロ
セッサ１６００には、キャッシュメモリのような記憶装
置から命令を取り出して解読する制御部１６１０と、前
記制御部１６１０の制御信号に従って演算を実行する演
算部１６２０とが１つの半導体基板上に形成される。前
記半導体はCMOSプロセス技術で製造される。
置］図１６は本発明の加算器を内蔵した情報処理装置、
例えばマイクロプロセッサの一例である。マイクロプロ
セッサ１６００には、キャッシュメモリのような記憶装
置から命令を取り出して解読する制御部１６１０と、前
記制御部１６１０の制御信号に従って演算を実行する演
算部１６２０とが１つの半導体基板上に形成される。前
記半導体はCMOSプロセス技術で製造される。
【００５７】演算部１６２０は算術論理演算器(ＡＬＵ)
１６３０、加減算器(ＡＵ)１６４０のような演算器及
びデータやアドレス情報を格納するレジスタ群１６５０
等を有する。本願発明の加算器は前記ＡＬＵ１６３０や
ＡＵ１６４０に使用される。なお、前記キャッシュメモ
リは前記マイクロプロセッサに内蔵される場合もある。
前記マイクロプロセッサを１個又は複数個を用いて、パ
ソコン（Personal Computer）、サーバ機（Server）又
は並列プロセッサによるメインフレームやスーパコンピ
ュータを構成する。
１６３０、加減算器(ＡＵ)１６４０のような演算器及
びデータやアドレス情報を格納するレジスタ群１６５０
等を有する。本願発明の加算器は前記ＡＬＵ１６３０や
ＡＵ１６４０に使用される。なお、前記キャッシュメモ
リは前記マイクロプロセッサに内蔵される場合もある。
前記マイクロプロセッサを１個又は複数個を用いて、パ
ソコン（Personal Computer）、サーバ機（Server）又
は並列プロセッサによるメインフレームやスーパコンピ
ュータを構成する。
【００５８】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
桁上げ先見回路、加算器、マイクロプロセッサはCMOS回
路で構成することに限定されず、バイポーラトランジス
タ回路、Bi-CMOS回路, Bi-NMOS回路,又はパストランジ
スタ回路で構成できる。さらに、桁上げ先見回路、加算
器は、８ビット長或いは３２ビット長に限定されず、２
４ビット長、６４ビット長、８０ビット長等にも適用で
きる。さらにまた、本発明の加算器はマイクロプロセッ
サの適用に限定されず、DSP(Degital Signal Processo
r)等の加算を使用するデータ処理装置や情報処理装置に
適用できる。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
桁上げ先見回路、加算器、マイクロプロセッサはCMOS回
路で構成することに限定されず、バイポーラトランジス
タ回路、Bi-CMOS回路, Bi-NMOS回路,又はパストランジ
スタ回路で構成できる。さらに、桁上げ先見回路、加算
器は、８ビット長或いは３２ビット長に限定されず、２
４ビット長、６４ビット長、８０ビット長等にも適用で
きる。さらにまた、本発明の加算器はマイクロプロセッ
サの適用に限定されず、DSP(Degital Signal Processo
r)等の加算を使用するデータ処理装置や情報処理装置に
適用できる。
【００５９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００６０】すなわち、桁上げ先見回路を構成する論理
ゲートの数を低減することができ、装置の小型化、低消
費電力化、高速化を達成できる。
ゲートの数を低減することができ、装置の小型化、低消
費電力化、高速化を達成できる。
【００６１】また、桁上げ先見回路の配線数を低減する
ことができ、装置の小型化、低消費電力化、高速化を達
成できる。
ことができ、装置の小型化、低消費電力化、高速化を達
成できる。
【図１】本発明の桁上げ先見回路を用いた加算器の一実
施形態である８ビット加算器のブロック図である。
施形態である８ビット加算器のブロック図である。
【図２】従来の桁上げ先見回路を用いた加算器の一例を
示す、８ビット加算器のブロック図である。
示す、８ビット加算器のブロック図である。
【図３】本発明の桁上げ先見回路で用いられる、桁上げ
生成項及び桁上げ伝搬項を生成する回路の一実施形態を
示す論理図である。
生成項及び桁上げ伝搬項を生成する回路の一実施形態を
示す論理図である。
【図４】本発明の桁上げ先見回路で用いられ、演算子○
による演算を実行する回路の一実施形態を示す論理図で
ある。
による演算を実行する回路の一実施形態を示す論理図で
ある。
【図５】本発明の桁上げ先見回路で用いられ、（１０）
式による演算を実行する回路の一実施形態を示す論理図
である。
式による演算を実行する回路の一実施形態を示す論理図
である。
【図６】本発明の桁上げ先見回路で用いられる、最下位
ビットの桁上げ信号C0を生成する回路の一実施形態を示
す論理図である。
ビットの桁上げ信号C0を生成する回路の一実施形態を示
す論理図である。
【図７】本発明の桁上げ先見回路で用いられる、最下位
ビットの桁上げ信号C0を生成する回路の他の実施形態を
示す論理図である。
ビットの桁上げ信号C0を生成する回路の他の実施形態を
示す論理図である。
【図８】本発明の桁上げ先見回路で用いられる図７の回
路に好適な、CMOS回路の一実施形態を示す回路図である
路に好適な、CMOS回路の一実施形態を示す回路図である
【図９】本発明の桁上げ先見回路の他の実施形態である
８ビット桁上げ先見回路のブロック図である。
８ビット桁上げ先見回路のブロック図である。
【図１０】本発明の桁上げ先見回路を３２ビット桁上げ
先見回路に適用したブロック図である。
先見回路に適用したブロック図である。
【図１１】本発明の桁上げ先見回路の他のもう一つの実
施形態を示す３２ビット桁上げ先見回路のブロック図で
ある。
施形態を示す３２ビット桁上げ先見回路のブロック図で
ある。
【図１２】本発明の桁上げ先見回路の他のもう一つの実
施形態を示す３２ビット桁上げ先見回路のブロック図で
ある。
施形態を示す３２ビット桁上げ先見回路のブロック図で
ある。
【図１３】本発明の桁上げ先見回路で用いられ、演算子
●による演算を実行する回路の一実施形態を示す論理図
である。
●による演算を実行する回路の一実施形態を示す論理図
である。
【図１４】本発明の桁上げ先見回路で用いられ、（１
６）式による演算を実行する回路の一実施形態を示す論
理図である。
６）式による演算を実行する回路の一実施形態を示す論
理図である。
【図１５】図１１あるいは図１２の桁上げ先見回路とと
もに用いられ、４ビット毎の桁上げ出力信号から次の４
ビットブロックの和信号を生成する回路の一実施形態を
示す論理図である。
もに用いられ、４ビット毎の桁上げ出力信号から次の４
ビットブロックの和信号を生成する回路の一実施形態を
示す論理図である。
【図１６】本発明の桁上げ先見回路を用いた加算器を内
蔵するマイクロプロセッサのブロック図である。
蔵するマイクロプロセッサのブロック図である。
１０、１２、１４、１６、１８、２０ 桁上げ生成項及
び伝搬項生成部 １１、１３、１５、１７、１９、２１ 桁上げ生成部 ２２、２３ 和生成部 ３０ 桁上げ生成項及び伝搬項生成回路 ３１ 演算回路（（３）あるいは（１２）式） ３２ 演算回路（（１０）あるいは（１６）式） ３３ バッファ回路 ３４ 最下位ビットの桁上げ信号C0生成回路。
び伝搬項生成部 １１、１３、１５、１７、１９、２１ 桁上げ生成部 ２２、２３ 和生成部 ３０ 桁上げ生成項及び伝搬項生成回路 ３１ 演算回路（（３）あるいは（１２）式） ３２ 演算回路（（１０）あるいは（１６）式） ３３ バッファ回路 ３４ 最下位ビットの桁上げ信号C0生成回路。
Claims (6)
- 【請求項１】ｎビットの桁上げ先見回路において、桁上
げ入力と２数入力の最下位ビットにより最下位ビットの
桁上げ信号を生成し、該最下位ビットの桁上げ信号とｎ
−１ビットの桁上げ生成項と桁上げ伝搬項とにより、ｎ
ビットの桁上げ信号を生成することを特徴とする桁上げ
先見回路。 - 【請求項２】ｎビットの桁上げ先見回路において、桁上
げ入力と２数入力の最下位ビットを入力とする全加算
器、該全加算器の桁上げ信号出力とｎ−１ビットの桁上
げ生成項と桁上げ伝搬項とにより、ｎビットの桁上げ信
号を生成することを特徴とする桁上げ先見回路。 - 【請求項３】１ビットの桁上げ生成、伝搬信号、該１ビ
ットの桁上げ生成、伝搬信号により２ビットの桁上げ生
成、伝搬信号、該２ビットの桁上げ生成、伝搬信号によ
り４ビットの桁上げ生成、伝搬信号、該ビットの桁上げ
生成、伝搬信号により８ビットの桁上げ生成、伝搬信
号、というよに順次２ｎビットの桁上げ生成、伝搬信号
を生成し、これにより桁上げ信号を生成する桁上げ先見
回路において、 桁上げ入力と２数入力の最下位ビットにより最下位ビッ
トの桁上げ信号を生成し、該最下位ビットの桁上げ信号
と上記２ｎビットの桁上げ生成、伝搬信号により順次桁
上げ信号を生成することを特徴とする桁上げ先見回路。 - 【請求項４】nビット長の２数と桁上げとを入力とする
加算器において、 前記２数の最下位ビットと桁上げとで最下位ビットの桁
上げを生成する手段と、 前記２数の最下位ビットを除
く２数によりｎ−１ビットのビット毎の桁上げ生成項及
び桁上げ伝搬項を生成する手段と、 前記桁上げ生成項と桁上げ伝搬項と前記最下位ビットの
桁上げとからｎビットのビット毎の桁上げを生成する手
段と、 前記ビット毎の桁上げ伝搬項と前記ビット毎の桁上げと
からｎビットのビット毎の和を生成する手段とを具備す
ることを特徴とする加算器。 - 【請求項５】請求項１から請求項３のうちの１つに記載
の桁上げ先見回路を具備することを特徴とする加算器。 - 【請求項６】請求項４又は請求項５に記載の加算器を内
蔵することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32682595A JPH09167080A (ja) | 1995-12-15 | 1995-12-15 | 桁上げ先見回路、それを用いた加算器及びそれを用いた情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32682595A JPH09167080A (ja) | 1995-12-15 | 1995-12-15 | 桁上げ先見回路、それを用いた加算器及びそれを用いた情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09167080A true JPH09167080A (ja) | 1997-06-24 |
Family
ID=18192140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32682595A Pending JPH09167080A (ja) | 1995-12-15 | 1995-12-15 | 桁上げ先見回路、それを用いた加算器及びそれを用いた情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09167080A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6438571B1 (en) | 1998-10-28 | 2002-08-20 | Nec Corporation | Adder circuit |
-
1995
- 1995-12-15 JP JP32682595A patent/JPH09167080A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6438571B1 (en) | 1998-10-28 | 2002-08-20 | Nec Corporation | Adder circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Effective date: 20040427 Free format text: JAPANESE INTERMEDIATE CODE: A02 |