JPS6055438A - ２入力加算器 - Google Patents
２入力加算器Info
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- JPS6055438A JPS6055438A JP58163503A JP16350383A JPS6055438A JP S6055438 A JPS6055438 A JP S6055438A JP 58163503 A JP58163503 A JP 58163503A JP 16350383 A JP16350383 A JP 16350383A JP S6055438 A JPS6055438 A JP S6055438A
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- Japan
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- segmented
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/507—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using selection between two conditionally calculated carry or sum values
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタル加算を行なう２人力加算器に関し
、特にビット長の大きい入力データを高速に加算するこ
とのできるものに関する。従って、コンピュータ、アレ
イプロセッサ、ディジタル信号処理装置など、高速数値
演算を必要とするあらゆる分野に利用できるものである
。
、特にビット長の大きい入力データを高速に加算するこ
とのできるものに関する。従って、コンピュータ、アレ
イプロセッサ、ディジタル信号処理装置など、高速数値
演算を必要とするあらゆる分野に利用できるものである
。
従来例の構成とその問題点
第１図に２人力加算器の従来例を示す。これは、２６ビ
ツトの加数Ａ（Ａ２６・・・・・・Ａｏ）と被加数Ｂ（
Ｂ２．・・・・・・Ｂｏ）を加算して、和５（Ｓ２６・
・・・・・Ｓｏ）とキャリーＣ２６を出力するものであ
る。ここでは、第１図の回路が０ＭＯ８（相補型絶縁ゲ
ート）トランジスタで構成され、集積回路上に実現され
ているものとする。
ツトの加数Ａ（Ａ２６・・・・・・Ａｏ）と被加数Ｂ（
Ｂ２．・・・・・・Ｂｏ）を加算して、和５（Ｓ２６・
・・・・・Ｓｏ）とキャリーＣ２６を出力するものであ
る。ここでは、第１図の回路が０ＭＯ８（相補型絶縁ゲ
ート）トランジスタで構成され、集積回路上に実現され
ているものとする。
１〜３はＣＭＯＳトランジスタ構成のＥＸＯＲ（排他的
論理和）ゲート、４〜７は同構成のＮＡＮＤゲート、８
は同構成のインバータである。
論理和）ゲート、４〜７は同構成のＮＡＮＤゲート、８
は同構成のインバータである。
５０＝Ａ０■Ｂｏ、Ｃ１＝ＡｏＢｏ、５１＝Ａ１■Ｂ１
■Ｃ１゜Ｃ２＝Ａ１Ｂ１＋Ｃ１（Ａ１０Ｂ１）と表わさ
れるから、Ｈは半加算器、Ｆｌは全加算器として動作す
る。Ｆ２−Ｆ２５はＦｌと全く同じものである。
■Ｃ１゜Ｃ２＝Ａ１Ｂ１＋Ｃ１（Ａ１０Ｂ１）と表わさ
れるから、Ｈは半加算器、Ｆｌは全加算器として動作す
る。Ｆ２−Ｆ２５はＦｌと全く同じものである。
さて、第１図の従来例の加算時間は、ＥＸＯＲゲートを
ゲート２段分の伝搬遅延とみて、ゲート５の２段分の伝
搬遅延時間となる。、一般に、ｎビット加算の場合、ゲ
ート２ｎ段分の加算時間が必要になり、極めて都合が悪
い。
ゲート２段分の伝搬遅延とみて、ゲート５の２段分の伝
搬遅延時間となる。、一般に、ｎビット加算の場合、ゲ
ート２ｎ段分の加算時間が必要になり、極めて都合が悪
い。
発明の目的
本発明は、上記の如き、従来の加算器の遅い加算速度を
大幅に向上させて、極めて高速の２人力加算器を提供す
るために成されたものである。
大幅に向上させて、極めて高速の２人力加算器を提供す
るために成されたものである。
発明の構成
本発明は、加数と被加数を複数の区分に分割し分割され
た区分加数と区分被加数を、キャリー人力が”ｏ”の場
合と°゛１＃の場合の２通りの加算結果を区分加算器で
同時にめ、１つ下位の区分加算器から供給されてくる区
分キャリー人力の値により、上記の２通りの結果から正
しい区分和を選択出力させると同時に正しい区分キャリ
ー出力を１つ上位の区分加算器に供給すると共に、１つ
下位の区分加算器から供給される区分キャリー人力が到
来する時刻に合わせて区分加算が丁度完了（２通りのキ
ャリー出力を得る）するように、各区分加算器の受け持
つビット長を設定することによって、ハードウェア（論
理ゲート等）に全く無駄が無く、かつ高速の２人力加算
器を実現しようとするものである。
た区分加数と区分被加数を、キャリー人力が”ｏ”の場
合と°゛１＃の場合の２通りの加算結果を区分加算器で
同時にめ、１つ下位の区分加算器から供給されてくる区
分キャリー人力の値により、上記の２通りの結果から正
しい区分和を選択出力させると同時に正しい区分キャリ
ー出力を１つ上位の区分加算器に供給すると共に、１つ
下位の区分加算器から供給される区分キャリー人力が到
来する時刻に合わせて区分加算が丁度完了（２通りのキ
ャリー出力を得る）するように、各区分加算器の受け持
つビット長を設定することによって、ハードウェア（論
理ゲート等）に全く無駄が無く、かつ高速の２人力加算
器を実現しようとするものである。
実施例の説明
本発明の実施例を第２図に示す。同図は、２６ビツトの
加数Ａ（Ａ２６・・・・・・Ａｏ）と被加数Ｂ（Ｂ２５
・・・・・・Ｂｏ）を加算して和５（Ｓ２５・・・・・
Ｓｏ）とキャリー出力Ｃ２６を得る場合の実施例である
。
加数Ａ（Ａ２６・・・・・・Ａｏ）と被加数Ｂ（Ｂ２５
・・・・・・Ｂｏ）を加算して和５（Ｓ２５・・・・・
Ｓｏ）とキャリー出力Ｃ２６を得る場合の実施例である
。
加数Ａ、被加数Ｂは第２図に示す如く６つの区分に分割
され、２１〜２５０５個の区分加算器で同時に加算され
る。
され、２１〜２５０５個の区分加算器で同時に加算され
る。
１０と２０と２１は４ビツト、３０と３１は５ビツト、
４０と４１は６ビツト、５０と６１は７ビツトの加算器
である。１０，２０，３０，４０゜５ｏの加算器は、キ
ャリー人力を“０′″として加算する加算器であり、２
１．３１．４１．６１の加算器は、キャリー人力を′１
″として加算する加算器である。加算器２１の具体的実
施例を第３図に示す。同図６０．６１は０ＭＯ８）ラン
ジスタ構成のＥＸＯＲ（排他的論理和）ゲートであり、
６２〜６４は同構成のＮＡＮＤゲートである。
４０と４１は６ビツト、５０と６１は７ビツトの加算器
である。１０，２０，３０，４０゜５ｏの加算器は、キ
ャリー人力を“０′″として加算する加算器であり、２
１．３１．４１．６１の加算器は、キャリー人力を′１
″として加算する加算器である。加算器２１の具体的実
施例を第３図に示す。同図６０．６１は０ＭＯ８）ラン
ジスタ構成のＥＸＯＲ（排他的論理和）ゲートであり、
６２〜６４は同構成のＮＡＮＤゲートである。
Ｓみ−Ａ、＠Ｂ５■Ｃシ、Ｃみ＝Ａ５Ｂ５＋Ｃシ（Ａ５
■Ｂ５）と表わされるからＦ５は全加算器となり得る。
■Ｂ５）と表わされるからＦ５は全加算器となり得る。
Ｆ６とＦＴはＦ５と全く同じものである。Ｆ４１中の６
６は同構成のＥＸＮＯＲゲート、６６は同構成のＮＯＲ
ゲート、６５は同構成のインバータである。
６は同構成のＥＸＮＯＲゲート、６６は同構成のＮＯＲ
ゲート、６５は同構成のインバータである。
輻＝Ａ４■Ｂ４＝Ａ４■Ｂ４■１．Ｃ６−Ａ４＋Ｂ４−
Ａ４Ｂ４＋１（Ａ４＋Ｂ４）と表わされるから、Ｆ４１
はキャリー人力を”′１＃とじた場合の全加算器として
動作し得る。
Ａ４Ｂ４＋１（Ａ４＋Ｂ４）と表わされるから、Ｆ４１
はキャリー人力を”′１＃とじた場合の全加算器として
動作し得る。
次に加算器２０の具体的実施例は、第３図のＦ４１のか
わりに第４図に示すＦ２Ｏを置換した構成のものである
。ただし、当然のことながら、一部信号名も次の様に置
換する。ＣＡ〜ＣＡ→Ｃｇ〜Ｃｇ。
わりに第４図に示すＦ２Ｏを置換した構成のものである
。ただし、当然のことながら、一部信号名も次の様に置
換する。ＣＡ〜ＣＡ→Ｃｇ〜Ｃｇ。
Ｓ４〜Ｓ７→Ｓ４〜Ｓ７゜さて、Ｆ２Ｏ中の７０は０Ｍ
Ｏ９）ランジスタ構成のＥＸＯ１’Ｌゲート、７１は同
構成のＮＡＮＤゲート、７２は同構成のインバータであ
る。
Ｏ９）ランジスタ構成のＥＸＯ１’Ｌゲート、７１は同
構成のＮＡＮＤゲート、７２は同構成のインバータであ
る。
Ｓ：＝Ａ４０Ｂ４．罐＝Ａ４Ｂ４と表わされるから、Ｆ
４゜は、半加算器、即ちキャリー人力が°゛０”の場合
の全加算器として動作する。
４゜は、半加算器、即ちキャリー人力が°゛０”の場合
の全加算器として動作する。
第２図の加算器１０ 、２０は前述した加算器２１と全
く同じものであり、加算器３０，３１，４０゜４１．５
０，５１はピット数に応じて、第３図の加算器２１を拡
張したものである０ ２３．３３．４３．５３はデータ・セレクタであり、セ
レクト人力Ｓが０″のとき入力Ａを、Ｓが”１＃のとき
、入力Ｂをそれぞれ選択出力するもので、公知の回路で
実現できるものである。
く同じものであり、加算器３０，３１，４０゜４１．５
０，５１はピット数に応じて、第３図の加算器２１を拡
張したものである０ ２３．３３．４３．５３はデータ・セレクタであり、セ
レクト人力Ｓが０″のとき入力Ａを、Ｓが”１＃のとき
、入力Ｂをそれぞれ選択出力するもので、公知の回路で
実現できるものである。
２４．３４．４４．５４は０ＭＯ３構成の０Ｒ−ＮＡＮ
Ｄゲートであり、２５ 、３５ 、４５．５５は同構成
のインバータである。
Ｄゲートであり、２５ 、３５ 、４５．５５は同構成
のインバータである。
次に、第２図の実施例の動作について説明する。
加算器２０，３０，４０．５０の出力には、１つ下位の
区分加算器から供給される区分キャリー人力が”ｏ”で
ある場合の区分和Ｓ♀〜ｓ：、ｓ１゜２〜”８１ Ｓｌ
。８〜Ｓ１゜３．Ｓ２゜６〜Ｓ１゜９と区分キャリー出
力（４，Ｃ１宥、Ｃ１゜９．Ｃ２乳がそれぞれ出力され
、加算器２１．３１．４１．５１の出力には、１つ下位
の区分加算器から供給される区分キャリー人力が１″で
ある場合の区分和Ｓ７〜Ｓ４．Ｓ１２〜Ｓ８゜Ｓ１′８
〜Ｓ１’３１”２’５〜Ｓ１９と区分キャリー出力Ｃ８
゜Ｃ１３，Ｃ１９，Ｃ２６がそれぞれ出力される。従っ
て、区分加算器Ｐ２の区分キャリー人力Ｃ４（区分加算
器Ｐ１の区分キャリー出力である）が、データセレクタ
２３のセレクト入力に供給されているから、データ・セ
レクタ２３の出力に、区分加算器Ｐ２の区分和出力とし
て８７〜Ｓ４が得られることになる。次に、区分加算器
Ｐ２の区分キャリー出力Ｃ８は、ＣＭとＣｇと０４とか
ら決定され、次表の真理値表の如くなる。
区分加算器から供給される区分キャリー人力が”ｏ”で
ある場合の区分和Ｓ♀〜ｓ：、ｓ１゜２〜”８１ Ｓｌ
。８〜Ｓ１゜３．Ｓ２゜６〜Ｓ１゜９と区分キャリー出
力（４，Ｃ１宥、Ｃ１゜９．Ｃ２乳がそれぞれ出力され
、加算器２１．３１．４１．５１の出力には、１つ下位
の区分加算器から供給される区分キャリー人力が１″で
ある場合の区分和Ｓ７〜Ｓ４．Ｓ１２〜Ｓ８゜Ｓ１′８
〜Ｓ１’３１”２’５〜Ｓ１９と区分キャリー出力Ｃ８
゜Ｃ１３，Ｃ１９，Ｃ２６がそれぞれ出力される。従っ
て、区分加算器Ｐ２の区分キャリー人力Ｃ４（区分加算
器Ｐ１の区分キャリー出力である）が、データセレクタ
２３のセレクト入力に供給されているから、データ・セ
レクタ２３の出力に、区分加算器Ｐ２の区分和出力とし
て８７〜Ｓ４が得られることになる。次に、区分加算器
Ｐ２の区分キャリー出力Ｃ８は、ＣＭとＣｇと０４とか
ら決定され、次表の真理値表の如くなる。
表で注意する必要があるのは、ＣＡ≧０８の関係がある
ため、ＣＡ＝”０″、Ｃｇ ＝“１”の場合が存在しな
いことである。裟から、Ｃ８＝Ｃ入（Ｃ８＋０４）が得
られる。従って、インバータ２５の出力に区分キャリー
出力Ｃ８が得られることになる。すなわち、０Ｒ−ＮＡ
ＮＤゲート２４とインバータ２６で区分加算器Ｐ２の区
分キャリー生成回路を構成している。
ため、ＣＡ＝”０″、Ｃｇ ＝“１”の場合が存在しな
いことである。裟から、Ｃ８＝Ｃ入（Ｃ８＋０４）が得
られる。従って、インバータ２５の出力に区分キャリー
出力Ｃ８が得られることになる。すなわち、０Ｒ−ＮＡ
ＮＤゲート２４とインバータ２６で区分加算器Ｐ２の区
分キャリー生成回路を構成している。
なお、区分キャリー生成回路の論理式は上記のものに限
定されず、表に表われない組み合わせを冗長項として使
うことによって、例えば、Ｃ８＝ｃ４ｃ、４＋ｃ、ｃｊ
−ｔ’Ｃ３＝Ｃ４Ｃ，；＋ Ｃｇ ｆｘ トカ成立ｆ
る０ さて、区分加算器Ｐ３〜Ｐ６は、上述したＰ２と全く同
様に動作する。区分加算器Ｐ５から最上位のキャリーＣ
２６が出力される。和Ｓは、５つの区分加算器Ｐ６〜Ｐ
１の区分和出力に分割された形で得られる。
定されず、表に表われない組み合わせを冗長項として使
うことによって、例えば、Ｃ８＝ｃ４ｃ、４＋ｃ、ｃｊ
−ｔ’Ｃ３＝Ｃ４Ｃ，；＋ Ｃｇ ｆｘ トカ成立ｆ
る０ さて、区分加算器Ｐ３〜Ｐ６は、上述したＰ２と全く同
様に動作する。区分加算器Ｐ５から最上位のキャリーＣ
２６が出力される。和Ｓは、５つの区分加算器Ｐ６〜Ｐ
１の区分和出力に分割された形で得られる。
次に、第２図実施例の加算時間について述べる０加算時
間は論理ゲートの段数で換算する。
間は論理ゲートの段数で換算する。
ＥＸＯＲゲート、データセレクタはゲート２段分とする
。第３図に示す４ビツトの加算器では、和Ｓの各ビット
がゲート２段分の伝搬遅延時間ごとに得られ、ＳｌとＣ
Ｉがゲート８段分の時間で出力される。
。第３図に示す４ビツトの加算器では、和Ｓの各ビット
がゲート２段分の伝搬遅延時間ごとに得られ、ＳｌとＣ
Ｉがゲート８段分の時間で出力される。
これを第２図の実施例に適用すると、各部信号は第６図
の如くなる。区分加算器Ｐ１の区分キャリー出カｃ４と
Ｃ’トｃ’が揃ってゲート８段分の時間で、Ｐ２の区分
キャリー生成回路（２４と２６）に到達し、ゲート２段
後のゲート１０段分の時間で０８が出力される。同時に
、Ｃ４で選択された区分和８７〜Ｓ４が得られる。区分
加算器Ｐ３はＰ２よシ１ビット多い６ビツト加算する。
の如くなる。区分加算器Ｐ１の区分キャリー出カｃ４と
Ｃ’トｃ’が揃ってゲート８段分の時間で、Ｐ２の区分
キャリー生成回路（２４と２６）に到達し、ゲート２段
後のゲート１０段分の時間で０８が出力される。同時に
、Ｃ４で選択された区分和８７〜Ｓ４が得られる。区分
加算器Ｐ３はＰ２よシ１ビット多い６ビツト加算する。
この１ビツトの差は区分キャリー生成回路（２４と２６
）のゲート段数、２段に一致する様に設定されている。
）のゲート段数、２段に一致する様に設定されている。
従って・第５図に示す如く、Ｃ８が出力された時点で丁
度Ｃ１３、ｌ！：Ｃ１３が出力され、全く無駄時間なし
で、Ｃ１３が生成される。さらに、Ｃ８の出力時点（ゲ
ート１０段目）で、丁度Ｓ１ｂと８１Ｍが出力され、こ
れも無駄時間なしでデータ・セレクタ３３で選択出力さ
れ、ゲート１２段目で８１２〜Ｓ８が揃って得られる。
度Ｃ１３、ｌ！：Ｃ１３が出力され、全く無駄時間なし
で、Ｃ１３が生成される。さらに、Ｃ８の出力時点（ゲ
ート１０段目）で、丁度Ｓ１ｂと８１Ｍが出力され、こ
れも無駄時間なしでデータ・セレクタ３３で選択出力さ
れ、ゲート１２段目で８１２〜Ｓ８が揃って得られる。
以下、全く同様にして、”１８〜Ｓ１３がゲート１４段
目で、８２５〜Ｓ１９がゲート１６段目でそれぞれ得ら
れる。第６図の矢印で示すように、Ｃ４とＣ１０とＣ星
、Ｃ８と０１ＡとＣ１星、Ｃ１３と０１計０１品、Ｃ１
９とＣ２みとＣ２８がそれぞれ同時に得られるように設
定しであるので、キャリー待ち等の無駄時間が全くない
。最終的に、Ｃ２６を含めた和Ｓがゲート１６段目で得
られる。
目で、８２５〜Ｓ１９がゲート１６段目でそれぞれ得ら
れる。第６図の矢印で示すように、Ｃ４とＣ１０とＣ星
、Ｃ８と０１ＡとＣ１星、Ｃ１３と０１計０１品、Ｃ１
９とＣ２みとＣ２８がそれぞれ同時に得られるように設
定しであるので、キャリー待ち等の無駄時間が全くない
。最終的に、Ｃ２６を含めた和Ｓがゲート１６段目で得
られる。
よく使用される２４ビツト、３２ビツトのデータの場合
、それぞれゲート１６段、１８段で加算できるから、第
１図の従来例の加算時間、ゲート４８段、６４段に比較
して、３倍から３．５倍の高速加算を実現している。
、それぞれゲート１６段、１８段で加算できるから、第
１図の従来例の加算時間、ゲート４８段、６４段に比較
して、３倍から３．５倍の高速加算を実現している。
なお、初段の区分加算器Ｐ１のピット数をＮビットとす
るとＰ２ 、Ｐａ 、Ｐ４ 、ＰａはそれぞれＮ、Ｎ＋
１．Ｎ＋２．Ｎ＋３ビツトとなり、データ長が長くなっ
ても同様に増加させていけばよい。
るとＰ２ 、Ｐａ 、Ｐ４ 、ＰａはそれぞれＮ、Ｎ＋
１．Ｎ＋２．Ｎ＋３ビツトとなり、データ長が長くなっ
ても同様に増加させていけばよい。
データ長が２６ビツトの場合、Ｎ−３でゲート１６段、
Ｎ＝５でゲート１８段分の加算時間を必要とする。ハー
ドウェアを少くする意味でＮは犬きい方が良いから、デ
ータ長が２４〜３２ビット程度であれば、第２図の実施
例のようにＮ＝４に設定すると効率が良い〇 なお、第２図の実施例では、各種ゲートをＣＭＯＳトラ
ンジスタ構成のゲートであると説明したが、これに限定
されることなく、ＴＴＬ等どんな論理ゲートででも実現
できることは言うまでもない。
Ｎ＝５でゲート１８段分の加算時間を必要とする。ハー
ドウェアを少くする意味でＮは犬きい方が良いから、デ
ータ長が２４〜３２ビット程度であれば、第２図の実施
例のようにＮ＝４に設定すると効率が良い〇 なお、第２図の実施例では、各種ゲートをＣＭＯＳトラ
ンジスタ構成のゲートであると説明したが、これに限定
されることなく、ＴＴＬ等どんな論理ゲートででも実現
できることは言うまでもない。
発明の効果
以上述べてきたように、本発明によれば、従来の加算器
の３倍以上の高速加算を実現する２人力加算器を得るこ
とができ、高速数値演算を必要とする分野で極めて高い
効果を発揮するものである。
の３倍以上の高速加算を実現する２人力加算器を得るこ
とができ、高速数値演算を必要とする分野で極めて高い
効果を発揮するものである。
第１図は従来の２人力加算器の具体的回路図、第２図は
本発明の一実施例の加算器の具体的回路図、第３図は第
２図中の加算器２１の具体的実施例を示す回路図、第４
図は第２図中の加算器２０の最下位ビット加算部の具体
例を示す回路図、第５図は第２図実施例の各部信号の出
力タイミングを示す図である。 Ｐ１〜Ｐ６・・・・・・区分加算器、１０，２０，１１
゜３０．３１．４０，４１．５０．５１・・・・・・加
算器、２３．３３，４３．５３・・・・・・データ・セ
レクタ、２４と２５．３４と３５．４４と４５．６４と
６６・・・・・・区分キャリー生成回路〇 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第３
図 Ｆ１ａ ’４− 第５図
本発明の一実施例の加算器の具体的回路図、第３図は第
２図中の加算器２１の具体的実施例を示す回路図、第４
図は第２図中の加算器２０の最下位ビット加算部の具体
例を示す回路図、第５図は第２図実施例の各部信号の出
力タイミングを示す図である。 Ｐ１〜Ｐ６・・・・・・区分加算器、１０，２０，１１
゜３０．３１．４０，４１．５０．５１・・・・・・加
算器、２３．３３，４３．５３・・・・・・データ・セ
レクタ、２４と２５．３４と３５．４４と４５．６４と
６６・・・・・・区分キャリー生成回路〇 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第３
図 Ｆ１ａ ’４− 第５図
Claims (3)
- （１）加数と被加数を複数の区分に分割した区分加数と
区分被加数を、キャリー人力を０として加算する第１の
加算器と、上記区分加数と上記区分被加数を、キャリー
人力を１として加算する第２の加算器と、上記第１の加
算器まだは上記第２の加ｑ−器のいずれか一方の出力を
、区分キャリー人力に対応し区分和として選択出力する
データ・セレクタと、上記第１の加算器のキャリー出力
と上記第２の加算器のキャリー出力と上記区分キャリー
人力とから、区分キャリー出力を生成する区分キャリー
生成回路とから成る区分加算器を複数個具備し、１つ下
位の区分加算器の区分キャリー出力を上記区分キャリー
人力として入力し、上記区分キャリー出力を１つ上位の
区分加算器の区分キャリー人力に供給し、上記第１．第
２の加算器のキャリー出力と上記１つ下位の区分加算器
から供給される上記区分キャリー人力とが、上記キャリ
ー生成回路の入力に、同じ時刻に到来するように上記第
１．第２の加算器のビット長を設定して、上記複数個の
区分加算器から出力される複数の上記区分和を和出力と
して得るように構成したことを特徴とする２人力加算器
。 - （２）第１．第２の加算器のビット長をＮとしたとき、
１つ上位の区分加算器のビット長をＮ＋１とし、１つ下
位の区分加算器のビット長をＮ−１としたことを特徴と
する特許請求の範囲第１項記載の２人力加算器。 - （３）複数の区分加算器のうち、最下位の区分加算器の
ビット長を４ビツトとしたことを特徴とする特許請求の
範囲第１項又は第２項記載の２人力加算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163503A JPS6055438A (ja) | 1983-09-05 | 1983-09-05 | ２入力加算器 |
| US06/643,385 US4682303A (en) | 1983-09-05 | 1984-08-23 | Parallel binary adder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163503A JPS6055438A (ja) | 1983-09-05 | 1983-09-05 | ２入力加算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6055438A true JPS6055438A (ja) | 1985-03-30 |
| JPH0215088B2 JPH0215088B2 (ja) | 1990-04-11 |
Family
ID=15775097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58163503A Granted JPS6055438A (ja) | 1983-09-05 | 1983-09-05 | ２入力加算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4682303A (ja) |
| JP (1) | JPS6055438A (ja) |
Cited By (7)
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