JPH09167809A - 高周波バイポーラトランジスタと高パワーｃｍｏｓトランジスタを組み合わせた集積回路 - Google Patents

高周波バイポーラトランジスタと高パワーｃｍｏｓトランジスタを組み合わせた集積回路

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JPH09167809A
JPH09167809A JP8140420A JP14042096A JPH09167809A JP H09167809 A JPH09167809 A JP H09167809A JP 8140420 A JP8140420 A JP 8140420A JP 14042096 A JP14042096 A JP 14042096A JP H09167809 A JPH09167809 A JP H09167809A
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epitaxial layer
tank
substrate
transistor
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C Smayling Michael
シー．スメイリング マイクル
Ronald N Parker
エヌ．パーカー ロナルド
L Torreno Manuel Jr
エル．トレノ，ジュニア マニュエル
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Texas Instruments Inc
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Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】 【課題】 優れた性能を維持しつつ、単一基板上に高周
波バイポーラトランジスタ１４７、パワートランジスタ
１４６、および非パワーＭＯＳ素子を形成するために使
用できるプロセスフローを提供する。 【解決手段】 薄いエピタキシャル層１５６が基板上に
形成され、それが初期高電圧タンクおよび拡散下地膜Ｄ
ＵＦ領域１５４に重なる。高電圧タンクはエピタキシャ
ル層を通って拡張し、そしてパワートランジスタ１４６
は高電圧タンク中に形成され、そして高周波バイポーラ
トランジスタ１４７は深いコレクターとしてＤＵＦ領域
を使用しているエピタキシャル層中に形成される。他の
タイプの低電圧素子１３９および１４０および中間電圧
素子１４１−１４５および１４８−１４９がエピタキシ
ャル層１５６の存在による影響なしに形成される。単一
チップ伝送器４００および単一チップ受信器４１０が高
周波トランジスタおよびパワー素子で形成される。単一
チップディスク制御器４６０が高周波トランジスタおよ
びパワー素子により形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体プロセスの領
域に関する。
【０００２】
【従来の技術】多くの適用において、多種類の論理素
子、メモリー素子、高周波素子および大きい遷移に耐え
ることのできる素子（ここではパワー素子と呼ぶ）を全
て単一の基板に有することが望ましい。そのようなタイ
プのパワー素子の１つは二重拡散金属酸化物半導体トラ
ンジスタ（ＤＭＯＳ）である。
【０００３】従来の典型的な高電圧プロセスは高性能バ
イポーラトランジスタを扱わず、これは薄いエピタキシ
ャル層と埋設層を要求する。典型的な高電圧プロセスに
必要な長時間高温度焼鈍工程が薄いエピタキシャル層下
の埋設層と代替できない。
【０００４】
【発明が解決しようとする課題】それ故、本発明の目的
は高電圧ＤＭＯＳトランジスタと組合わされた高性能バ
イポーラトランジスタを形成することである。本発明の
さらに他の目的はプロセス流れの中で多くの高温度処理
をその早い段階で実行することである。本発明のさらに
他の目的および利点は、以下の明細書および図面を参照
すれば当業者には明らかとなろう。
【０００５】
【課題を解決するための手段】本発明の１つの態様は、
優れた性能を維持しつつ、単一基板上に高周波バイポー
ラトランジスタ、パワーおよび非パワーＭＯＳトランジ
スタを形成するために使用できるプロセスフローであ
る。さらに詳細には、本発明のプロセスフローは、高周
波素子の性能を高めるために、そして同時にパワーおよ
び他の非パワー素子をその性能を低下させる事なく作る
ために、高周波素子の性能を高めるために使用するプロ
セス工程を組み入れることによってプロセス工程の数を
減少するように創造された。本発明の他の態様は、素子
のチャンネル長がチャンネルおよび周辺のタンク構造を
形成するために使用されるドーパントの拡散速度を変え
ることにより決定されているパワーおよび非パワー素子
を製作するために使用するプロセスである。
【０００６】本発明の１つの実施例は半導体基板上に集
積回路を形成する方法である。この方法は、第１の導電
タイプのドーパントを第２の導電タイプの基板中に導入
し、初期高電圧タンクを形成するためにドーパントを焼
鈍し、薄いエピタキシャル層がタンクと重なるように基
板の上面に基板と同一導電タイプのエピタキシャル層を
形成し、初期高電圧タンクの直接上部のエピタキシャル
層中に第１の導電タイプのドーパントを導入することに
よって、初期高電圧タンクと前記拡張タンクから成る高
電圧タンクが形成され、それはエピタキシャル層を通っ
て拡張しそしてほぼ均一のドーパント分布を得るように
形成され、そして高電圧中にパワー素子を形成すること
から成る。
【０００７】本発明の他の実施例は、第１の導電タイプ
のドーパントを基板中に導入して良好な導電性の拡散下
地膜（Diffusion Under Film）ＤＵＦ領域を基板とエピ
タキシャル層間に形成し、そしてＤＵＦ領域に関する薄
いエピタキシャル層中に高周波バイポーラ素子を形成
し、バイポーラ素子の高周波特性がエピタキシャル層の
薄さによって強調されるようにすることから成る段階を
有する。
【０００８】本発明のさらに他の実施例は，さらに第１
の導電タイプおよび第２の導電タイプのドーパントを高
電圧タンク中の領域に導入し、第１および第２の導電タ
イプのドーパントを焼鈍させ、ドーパントの拡散速度の
差によって、高電圧タンク内の第３の領域中に第２の領
域を形成し、第３の領域に重なるゲート構造を形成し、
高電圧タンク中に厚い電界酸化物を形成し、厚い電界酸
化物に隣接して高電圧タンク中にドレーン領域を形成す
る段階を有する。
【０００９】本発明の他の実施例は、第１の導電タイプ
のドーパントをエピタキシャル層中に導入してエピタキ
シャル層を通して拡張しそしてＤＵＦ領域に接続するコ
レクター領域を形成し、コレクター領域中にエミッター
領域およびベース領域を形成し、そしてエピタキシャル
層を通して良好な導電性の接触領域を形成する段階を有
する。
【００１０】本発明の他の実施例は、高周波トランジス
タ、パワートランジスタおよび１つまたはそれ以上の以
下の素子、すなわちサブミクロンＣＭＯＳ素子、ＥＥＰ
ＲＯＭ素子、ＥＰＲＯＭ素子、高電圧ＣＭＯＳ素子、ト
ンネルダイオードまたはショットキーダイオードを有す
る集積回路である。
【００１１】本発明の他の実施例は、制御指令が無線周
波数信号から復元されるように、無線周波数信号を受信
および復調するための高周波手段、通信受信器を無線周
波数信号の到達目標として特別に識別する手段、制御信
号を作るために制御指令をデコードする手段、および６
０ボルトまでの外部からの供給電圧を切り換え、素子が
制御指令に応答して制御されるようにする高パワー手段
を有する単一チップ通信受信器である。
【００１２】本発明の他の実施例は、ディスク上への外
部供給データの読みだしまたは書き込みを行うためコマ
ンドを受信する手段、受信コマンドに応答して読みだし
／書き込みヘッドがトラック上に位置決めするように、
外部サーボを直接制御する高パワー手段、ディスク読み
だしヘッドから直接高周波信号を受信および増幅する高
周波手段、ディスク上に蓄積されたデータが復元される
ように増幅された読みだしヘッド信号をデコードする高
周波手段、ディスクに書き込まれる書き込みデータをコ
ード化する手段、コード化した書き込みデータを直接デ
ィスク書き込みヘッドに提供する手段、およびディスク
に書き込まれるべきまたはディスクから読み出されるべ
きデータを外部データ処理システムで交換する手段を有
する単一チップディスク制御器である。
【００１３】
【発明の実施の形態】図１は集積回路の製造に使用され
る新規のプロセスの全体を示す本発明に従うプロセスチ
ャートである。このプロセスの特定の工程を説明する前
に、その利点のいくつかを説明する。
【００１４】その利点のなかで、図１に示すプロセスは
モジュールであり、特定の素子は必要とされず、図１の
幾つかのプロセスは省略される。例えば、集積回路がＥ
ＥＰＲＯＭセルを必要としない場合、トンネルダイオー
ド工程１２０は除外されよう。もしこの素子がＦＡＭＯ
ＳＥＰＲＯＭセルを必要としない場合、ＦＡＭＯＳ浮遊
ゲート工程１１５およびＥＰＲＯＭ積層工程１２４は省
略される。図示のセルの変更に対しては、以下に説明す
るように、この工程への追加ができる。
【００１５】図１の工程のモジュール性に加えて、典型
的にはプロセスフローの最後に実行されるプロセス工程
の始めにプロセス工程をさらに含んでいる。この利点
は、チャンネル長のような本発明のキーパラメータが特
定構造に関するタンクの設置によってではなくドーパン
トの拡散速度によって決められる、と言うことである。
【００１６】本発明のプロセスは、別個の素子に応用で
きるプロセスパラメータの一体セットを提供する。ライ
ブラリーに蓄積される異なる素子用の設計規則を可能に
する。集積回路設計者はこのライブラリーから異なる素
子を選択でき、それをつくるためのプロセスを得ること
ができ、そしてそのように選択された素子がこのプロセ
スと互換性を持つことが保証される。これによって、新
たな設計を含むチップの設計時間が大幅に縮小する。
【００１７】図１の半導体プロセスフローはさらに、調
整されない電源供給がなされる典型的な素子であり６０
ボルトの高さの過渡に耐えることのできるパワー素子、
およびより低い過渡を条件とする典型的な素子である非
パワー素子の両方の素子を、最小のプロセス工程と最小
のマスクで同一半導体チップ上に形成するのを可能とす
る。このプロセスフローはチップ上の各完成素子に対し
最小の熱サイクルを与えるようになっている。全般的に
プロセスの開始において高温度のプロセスをおくことに
より、後に形成される素子構造が損傷されにくい。
【００１８】プロセスについて説明すると、図１の発明
的プロセスがｐ型シリコン基板およびエピタキシャル層
中の素子の形成に関して説明されるが、このプロセスは
ｎ型半導体材料および他の半導体に対しても適用できる
ことに注意されたい。このプロセスが別個の素子に適用
できるプロセスパラメータの統一セットを与えるが、特
定の素子の形成について言及せずに、まず全体のプロセ
スが説明される。後に説明する表１〜表３および断面図
２乃至図１２は特定のタイプの素子に関する。
【００１９】図１において、整合工程１００においてｐ
型半導体基板中に目標をエッチングすることによって、
整合マークを形成する。整合マークは素子のタイプが形
成される半導体基板中に領域を画定し、そして高電圧お
よび低電圧タンクを形成するために使用される殆どのマ
スクの整合に好ましくは使用される。例えば、整合マー
クは低パワーＣＭＯＳ領域と高パワーＬＤＭＯＳ領域を
指定することができる。次に、工程１０１は以降の熱的
工程を可能にするために適した厚い（ｐ−）エピタキシ
ャルシリコン層を形成する。厚いｐ型エピタキシャル層
は典型的には２７ミクロン（２７０００ｎｍ）である
が、この寸法は本発明において重要ではない。半導体基
板と厚いｐ型エピタキシャル層の組み合わせは、以降に
おいて『半導体基板』と呼ぶ。
【００２０】工程１０２は高電圧パワートランジスタ用
の（ｎ−）タンクを形成する高電圧タンクは工程１０２
ａで完成する。これらのタンクはパワートランジスタが
形成される大きい拡散領域である。本発明の１つの技術
的利点は、パワートランジスタ用の高電圧タンクを作る
ために使用される同一のインプランテーション（移植）
がｎチャンネル１８ボルトＥＥＰＲＯＭゲートトランジ
スタのような他の素子用のタンクを作るために使用され
ることである。タンク中にパワートランジスタを形成す
ることにより、基板からソースを隔離し、ハイサイドの
駆動回路形状を可能にする。ハイサイドの駆動形状は、
ドレーンが回路または供給電源に結合されソースが出力
負荷に結合されたＬＤＭＯＳトランジスタから成る。
【００２１】（ｎ−）高電圧タンク移植子がタンク駆動
工程１０３における高温度で拡散する。拡散は典型的に
は１２００℃７００分である。この工程の初期になされ
る拡散の温度および時間長はこの工程の後期になされる
拡散の温度および時間長にいくぶん依存して変更される
が、この後期の拡散は全て低温で短い。
【００２２】工程１０４において、（ｎ＋）埋設層が選
択的にｐ型エピタキシャル中に形成される。ｎ＋埋設層
は、後に説明するように垂直ｎｐｎバイポーラトランジ
スタ用のコレクターとして使用できる。横方向に分離さ
れたｎ＋層は各バイポーラトランジスタ用に形成され、
またいくつかのそのようなトランジスタが並列に接続さ
れる場合にはその１つの層はそのようなトランジスタの
ために使用できる。
【００２３】ｎ＋埋設層は高周波トランジスタに適する
厚みのエピタキシャル（ｐ−）シリコン層によって工程
１０５で『埋設』される。この層は典型的には１．５ミ
クロン（１５００ｎｍ）の厚みであり、そして下層の半
導体基板のシリコン格子に適合する単一結晶シリコンで
あるように形成される。このように、エピタキシャル界
面には障壁が本質的に存在せず、そして後の移植および
拡散がエピタキシャル層の存在によって達成されない。
このように形成された埋設層は拡散下層膜ＤＵＦと呼ば
れる。これは本発明の重用な態様であり、ＤＵＦは高周
波トランジスタに対して最適化され、そして工程１０３
の高温タンク素子の後に形成され、そうでないとすると
ＤＵＦを破壊してしまう。別の利点は残りのプロセス工
程が薄いエピタキシャル層の存在によって影響されない
ことである。
【００２４】本発明の他の重用な態様は工程１０２ａで
達成される。工程１０２で形成される最初の高電圧タン
クは、工程１０２で使用したものと同じマスクを使用で
きる追加の移植によって、薄いエピタキシャル層を通っ
て広げられる。工程１１０において拡散した後、初期高
電圧タンクおよび高電圧タンクの拡張部は単一の同質高
電圧タンクを形成する。
【００２５】工程１０６において、低電圧素子（ｎ−）
タンクが、従来の低電圧（Ｖdd≦１４ボルト）論理電界
効果トランジスタ、高周波バイポーラトランジスタおよ
び例えば横方向ＤＭＯＳｎ−チャンネルパワートランジ
スタとドレーン拡張ｎ−チャンネルパワートランジスタ
の構成要素を包含するように作られる。また低電圧ｎ−
タンクはショットキーダイオードを包含するように使用
される。ここに説明する高および低電圧タンクはそれを
作るために使用されるドーパント濃度において異なり、
従って別の時間にチップ中に移植される。高電圧タンク
は高ｐｎ接合ダイオード破壊を提供するためにより低い
ドーパント濃度で形成されるが、より深い。低電圧タン
クはより浅く、しかしより高いドーパント濃度を有す
る。
【００２６】低電圧ｎ−タンクは薄いエピタキシャル装
置中に形成されるが、先に説明したように、それらは工
程１１０で拡散された後に基板中に拡張できる。高周波
トランジスタ用の低電圧ｎ−タンクは直接ＤＵＦ領域上
に形成され、そして工程１１０で拡散された後に下方に
拡張してＤＵＦ領域に接触する。
【００２７】工程１０７において、複数の高電圧ｐ−タ
ンクが薄いエピタキシャル層中に作られる。高電圧ｐ−
タンクは１８ボルトＥＥＰＲＯＭゲートトランジスタ、
ＥＥＰＲＯＭセル、およびドレーン拡張ｎ−チャンネル
トランジスタのような素子のタンクとして使用される。
工程１０８は、例えば本発明の高周波バイポーラトラン
ジスタベース領域として、低電圧ｎ−チャンネル電界効
果論理トランジスタのエンクロージャとして、拡張した
ドレーンｐ−チャンネル電界効果トランジスタのドレー
ンとして、そして浮遊ゲートなだれ注入電気的プログラ
ム可能読み出し専用メモリー（ＦＡＭＯＳ ＥＰＲＯ
Ｍ）セルとしての低電圧ｐ−タンクの作成を包含する。
【００２８】工程１０９において、自己整合（ｐ−）お
よび（ｎ＋）拡散を形成するために、１つまたはそれ以
上の２重拡散井戸、Ｄ井戸領域がマスクされそして移植
される。Ｄ井戸の（ｐ−）部分は好ましくはボロンをエ
ピタキシャル層の露光部に移植することによって形成さ
れ、そしてＤ井戸の（ｎ−）部分は好ましくはヒ素をエ
ピタキシャル層の同一露光部に移植することによって形
成される。Ｄ井戸領域を決めるために使用されるマスク
は、好ましくは整合工程１００で形成される整合マーク
を使用して整合される。Ｄ井戸領域は横方向ＤＭＯＳパ
ワートランジスタのバックゲートおよびソースとして、
本発明の高周波トランジスタのような垂直ＮＰＮトラン
ジスタのベースおよびエミッターとして、さらにゼナー
ダイオードのアノードおよびカソードとして働く。高周
波トランジスタのベース／エミッター領域を形成するた
めのＤ井戸の使用は、工程１０８で説明したように、低
電圧ｐ−タンクの使用の別の実施例である。
【００２９】工程１１０において、全てのタンク／井戸
ドーパントが高温度操作によってほぼ最終深さまで拡散
する。典型的には、１１００℃で５００分が使用され
る。この温度は低く、そして露光時間は工程１０３の拡
散より低いので、ＤＵＦ領域は破壊されない。先に述べ
たように、この拡散工程によって工程１０６−１０８の
移植の結果形成されたタンクは、基板および薄いエピタ
キシャル層の双方の結晶構造が類似しているために、薄
いエピタキシャル層を通って基板中に拡張する。この工
程はまた本質的に初期高電圧ｎ−タンクの拡散を完了さ
せ、そして初期高電圧ｎ−タンクおよび高電圧ｎ−タン
ク拡張部を同質高電圧ｎ−タンク中に熔融させる。
【００３０】工程１１１で、例えば横方向ＤＭＯＳｎ−
チャンネルパワートランジスタのＤ井戸中のバックゲー
トに対する深い接触を形成するために、深い（ｐ＋）移
植が行われる。この工程は、もし深い（ｐ＋）移植が必
要でなければ省略できる。工程１１１ａは、高周波トラ
ンジスタのＤＵＦ領域への深い接触を形成するための深
い（ｎ＋）移植である。これはしばしば深いコレクター
と呼ばれる。
【００３１】工程１１２において、堀（活性素子範囲を
取り囲む隔離酸化物領域）領域がマスクで画定される。
互いに素子をさらに隔離するチャンネル停止移植が工程
１１３において選択された（ｐ−）領域中で活性素子範
囲に対する自己整合と共に遂行される。工程１１４にお
いて、先に画定した隔離領域が半導体エピタキシャル層
の面上に成長したフィールド酸化物を有する。
【００３２】工程１１５は第１のゲート酸化物の成長お
よびその次の第１レベル多結晶シリコン（ポリ１）導体
の形成に関する。例えば、浮遊ゲートなだれ接合『金
属』酸化物半導体（ＦＡＭＯＳ）ＥＰＲＯＭセル、二重
レベルポリＥＥＰＲＯＭセル、およびポリ−ポリキャパ
シターは第１レベル多結晶シリコン導体を使用する。
【００３３】次に、工程１１６において、高電圧および
高パワートランジスタの制御ゲート用のゲート酸化物が
成長し、そしてしきい値電圧Ｖt 調節移植がこれらのト
ランジスタに対して実施される。このＶt 調節は（ｐ
−）領域をＤＭＯＳトランジスタの表面に形成し、フィ
ールド酸化物によって活性範囲に自己整合される。
【００３４】工程１１８において、類似の低電圧Ｖt 調
節が高電圧ゲート酸化物層を通して実施される。低電圧
トランジスタに対し、相対的に厚い高電圧ゲート酸化物
が取り除かれ、そして薄いゲート酸化物が熱的に成長す
る。
【００３５】工程１２０はＥＥＰＲＯＭセル形成の一部
に関し、そして（ｎ＋）フォーラーノードハイム（Fowl
er-Nordheim）トンネルダイオード移植および移植上の
薄いトンネル酸化物の形成を含んでいる。
【００３６】工程１２２において、第２レベルの多結晶
シリコン（ポリ２）層が付着され、ドープされ、パター
ン化されそしてエッチングされて低および高電圧電界効
果トランジスタ単一レベルポリＥＥＰＲＯＭセル用のゲ
ートを画定し、そしてＦＡＭＯＳｎチャンネルＥＰＲＯ
Ｍセル、二重レベルポリＥＥＰＲＯＭセルおよびポリ−
ポリキャパシター用の制御ゲートを部分的または完全に
画定する。
【００３７】工程１２４において、所定の二重レベルポ
リゲート積層のパターン化およびエッチングが起こり、
ＦＡＭＯＳｎチャンネルＥＰＲＯＭセル制御ゲートおよ
び浮遊ゲート、および１つの実施例においては積層エッ
チＥＥＰＲＯＭセルの画定を完了する。ＥＰＲＯＭ（ｎ
＋）セル移植が積層パターンにより行われる。
【００３８】工程１２６において、いくつかのソース／
ドレーン移植および拡散が起こる。ポリシリコントラン
ジスタおよびメモリーセルゲートがそれらの横方向端部
および他の露光ポリシリコン表面上のキャップ酸化物に
隣接して形成された側壁酸化物を有する。軽くドープさ
れたドレーン（ＬＤＤ）（ｎ）型移植が、主要（ｎ＋）
ソース／ドレーン移植の直前に、ｎ−チャンネル電界効
果トランジスタの表面ソース／ドレーン領域中に成され
る。ＬＤＤおよび（ｎ＋）移植が焼鈍され、（ｐ＋）ソ
ース／ドレーンパターン化および移植が次に続く。
【００３９】ｎ型ソース／ドレーン移植工程１２６はさ
らにｐ−チャンネルトランジスタのバックゲート用表面
接触領域を形成するために使用され、そしてＤ井戸の代
わりに高周波トランジスタ中のエミッター領域を形成す
るために使用できる。（ｐ＋）ソース／ドレーン移植工
程はさらにｎ−チャンネルトランジスタのバックゲート
用の表面接触領域およびｎｐｎバイポーラトランジスタ
のベース接触領域を形成するために使用される。
【００４０】工程１２８において、作成した素子の半導
体部分の形成は本質的に完了し、そして残されたこと
は、ショットキーダイオード素子を除き、これらの素子
の導電相互接続を互いに行いまた外部世界と行うことで
ある。酸化物が工程１２８において付着され、そしてパ
ターン化およびエッチングされて接触窓を形成する。
【００４１】工程１３０において、白金が付着されＰｔ
Ｓｉが接触およびショットキーダイオードに形成され
る。次に、金属の第１のレベルが付着され、パターン化
されエッチングされる。工程１３２の後に、第２レベル
の絶縁体が第１金属上に付着され、そしてバイアスが第
１金属に形成される。第２金属自体は工程１３４で付着
され、パターン化されエッチングされる。隔離体の付
着、バイアスの形成および金属相互接続の形成の順序が
工程１３５及び１３７に図示するように連続して行われ
る。保護オーバーコートが工程１３６で加えられ、種々
のポストクリーンルーム処理が工程１３８のチップ上で
行われる。
【００４２】図２乃至図１２は本発明のプロセスを特定
の素子のタイプに関連付けている。図面中で類似の形を
有する構造は同一の参照番号を有する。例えば、各図面
に示されたフィールド酸化物領域は参照番号２１０が与
えられている。同一プロセス工程で形成されるが異なる
形を有する構造は異なる参照番号が与えられている。例
えば、図１２で素子１４６のゲート２４４と素子１４５
のゲート２４２を比較されたい。
【００４３】表１〜表３は、図１のプロセス工程が図２
乃至図１２に関連付けられるマップを提供する。例え
ば、プロセス工程１０３は素子１４１中の要素１６８、
素子１４５中の要素１６９等として参照され図２乃至図
１２に示した高電圧ｎ−タンクを形成する。
【表１】
【００４４】
【表２】表１のつづき
【００４５】
【表３】表１のつづき
【００４６】図２ないし図１２は半導体基板上の幾つか
の素子のタイプを形成するための連続工程を示してい
る。低電圧ｐ−チャンネル電界効果トランジスタ１３
９、低電圧論理ｎ−チャンネル電界効果トランジスタ１
４０（素子１３９および１４０は約１４ボルトまたはそ
れ以下の電圧用に設計されている）、ＥＥＰＲＯＭ配列
用のｐ−チャンネル隔離またはゲート電界効果トランジ
スタ１４１、ＥＥＰＲＯＭ配列用のｎ−チャンネル隔離
またはゲート電界効果トランジスタ１４２、電気的に消
去プログラム可能な読み出し専用メモリーフォーラーノ
ーダイム（FowlerNordheim）トンネルセル１４３、ドレ
ーン拡張ｎ−チャンネル電界効果トランジスタ１４４、
ドレーン拡張ｐ−チャンネル電界効果トランジスタ１４
５、横方向二重拡散『金属』酸化物半導体（ＬＤＭＯ
Ｓ）ｎ−チャンネル電界効果トランジスタ１４６、垂直
ｎｐｎバイポーラ高周波トランジスタ１４７、ショット
キーダイオード１４８、および浮遊ゲートなだれ金属酸
化物半導体（ＦＡＭＯＳ）電気的プログラム可能読み出
し専用メモリー（ＥＰＲＯＭ）セル１４９が全て同一の
集積回路チップ上に形成できる。個々の素子範囲および
素子自体はこれらの図を通して共通の番号で参照されて
いる。素子１４１−１４７および１４９は低電圧論理ト
ランジスタ１３９および１４０よりもかなり大きい電圧
および／または電流密度を条件として設計されている。
【００４７】この統合されたプロセスフローの間に形成
される種々の素子は相互に近接している様に図２ないし
図１２に示されているが、最終的な半導体チップ２２に
おいてはそうである必要はない。これら素子は読者の便
宜のためにのみ互いに近接関係に示されている。読者は
実際の半導体チップ２２上の広い範囲によって所定の素
子が分離できる（ほとんどの場合）ことを理解すべきで
ある。しかしながら、種々の素子を近接関係において見
ることは、プログラムに従って作られる個々の素子に対
して各プロセス工程を同時に適用することを理解させる
ことになる。
【００４８】先行技術においては、ＬＤＭＯＳトランジ
スタはポリゲートエッチングの後に行われるＤ井戸移植
によって作られる。これにより、拡散によって画定され
るチャンネルのチャンネル長（ボロン対ヒ素拡散の比で
決まる）およびゲートのオーバーラップを有するソース
構造、それ故自己整合ソースが与えられる。図２ないし
図１２の順序で作成されたＬＤＭＯＳトランジスタ１４
６は、米国特許5,242,841に記載されたように、ポリゲ
ート付着に先立って画定および拡散されたＤ井戸を有す
る。これによりＭＯＳ隔離形成に先立って高温度処理が
優位に行われ、ＶＬＳＩ密度のＣＭＯＳ論理トランジス
タがＬＤＭＯＳパワートランジスタと同時に形成でき
る。図２ないし図１２のＬＤＭＯＳ構造１４６は二重拡
散ソース／バックゲートを有し、十分制御されたチャン
ネル長が与えられる。ソースのゲートオーバーラップは
ホト整合に依存し、それはサブミクロン級のステッパー
に対して優れている。ＬＤＭＯＳトランジスタ１４６
は、高電圧ＭＯＳしきい値電圧を調整するために使用さ
れるブランケット（パターン化されない）（ｐ−）移植
の結果として、ドレーン側フィールド酸化物の端部に延
びる（ｐ−）領域を備えている。（ｎ）ソース／ドレー
ン領域２７２および２７４は二重拡散（ｎ＋／ｎ−）さ
れる。ポリゲート２４４のソース側の側壁酸化物２５０
はソース２７４の重ドープ領域をゲートに自己整合させ
る。
【００４９】垂直ＮＰＮトランジスタ１４７が図１２に
詳細に示される。領域１７１はコレクターを形成する。
ＤＵＦ１５４および深いｎ＋１７２はコレクター１７２
の埋設部への低抵抗接続を形成する。これにより、高周
波動作に本質的な低いコレクター抵抗を有利に生み出
す。低電圧ｐ−タンク１６３はベース領域を形成し、そ
してｎ−型ソース／ドレーン領域２７６はエミッターを
形成する。Ｐ−型ソース／ドレーン領域２９８はベース
領域１６３への接触を形成する。
【００５０】約１ギガヘルツのカットオフ周波数を有す
るトランジスタが約１．５ミクロン（１５００ｎｍ）厚
のエピタキシャル層１５６中に形成され、一方３０−４
０ギガヘルツのカットオフ周波数を有するトランジスタ
が約０．８−０．５ミクロン（８００ー５００ｎｍ）厚
のエピタキシャル層中に形成されてもよい。
【００５１】パワー素子１４６がＤ井戸で形成されるよ
うに記載されているが、ホト整合ＬＤＭＯＳ素子、対井
戸のＬＤＭＯＳ素子等のような他のタイプのパワー素子
も本発明に従い高電圧タンク中に形成できる。
【００５２】図１３ａないし図１３ｄは伝送器４００お
よび受信器４１０を示し、それぞれ本発明に従って構成
されている。図１３ａにおいて、伝送器４００は単一の
集積回路上に構成され、その集積回路はキーボードイン
ターフェースまたは他の使用者インターフェース論理回
路、命令および制御情報を保持するメモリーまたはＥＰ
ＲＯＭまたはＥＥＰＲＯＭ回路、ＥＰＲＯＭまたはＥＥ
ＰＲＯＭ中に蓄積されるプログラムを実行するためのプ
ロセッサー、および制御情報を遠隔受信器に送る無線周
波数変調器および伝送器を包含する。伝送器４００は、
例えば３９０メガヘルツの周波数を有する無線信号を送
るために、本発明に従って形成されたバイポーラトラン
ジスタを使用できる
【００５３】受信器４１０は図１３ｂにより詳細に示さ
れている。アンテナ４１２が無線周波信号を受信し、そ
れを集積回路４１０に導く。出力信号４１１−４１４で
代表される集積回路４１０の出力はサーボ、アクチュエ
ータ、ランプおよび他のタイプの物理的／電気的／機械
的素子を制御するために使用できる。受信器４２０はア
ンテナから無線信号を受信し、本発明に従い形成された
トランジスタを備えた通常公知の回路を使用して増幅お
よびデコードする。無線信号は例えば、３９０メガヘル
ツの周波数を有する。伝送器によって信号上に加えられ
たデータストリームが回復できるように信号を復調する
ために、位相ロックループ４２２が使用される。プロセ
ッサー４２４はＥＥＰＲＯＭ４２６との組み合わせにお
いて、ＥＥＰＲＯＭに蓄積されたプログラムを用いてデ
ータストリームを処理する。データストリームは図１３
ｄに示すフォーマットを有し、そして識別子４５０とコ
マンド４５２およびＣＲＣ保護フィールド４５１と４５
３を有するパケットから成る。
【００５４】プロセッサーは識別子４５０を予め蓄積さ
れた値と比較し、マッチしてなければコマンドに対して
動作しない。もしマッチすると、プロセッサはコマンド
を制御ユニット４２８に送り、この制御ユニットは各制
御素子の状態を維持しそして本発明に従い構成される駆
動器４３０−４３３のような種々の高電圧出力駆動器を
働かせる制御信号を発生する。全ての素子は本発明に従
い単一集積回路上に形成される。
【００５５】図１３ｃはＥＰＲＯＭ４２７が蓄積された
プログラムおよび識別コードを提供する代替的実施例を
示す。
【００５６】図１４ａ，図１４ｂは本発明に従って構成
された単一チップデスク制御器４６０を示している。図
１４ａにおいて、データシステム５００が例えば、ラッ
プトップコンピュータである。単一チップ制御器４６０
はデータバス４６１を介してデータを送受信し、そして
コマンドバス４６２を介してコマンドを受信する。制御
器４６０はヘッドサーボ４８２およびデスクモーター４
８０を制御するための信号を提供する。制御器４６０は
またディスク盤４８１に書き込まれるように書き込みヘ
ッド４８４に対してデータを送る。制御器４６０はまた
ディスク盤から読み出しヘッド４８６を介してデータを
回収する。
【００５７】図１４ｂは単一チップ制御器４６０をさら
に詳細に示している。受信器４６３および４６５さらに
駆動器４６４は小さいコンピュータシステムインターフ
ェースＳＣＳＩの電圧レベルに合っている。プロセッサ
４７０はＥＥＰＲＯＭ４７４に蓄積されたプログラムを
実行することによってＳＣＳＩコマンドに応答する。こ
のプロセッサは、６４キロバイトの蓄積容量を備えたＦ
ＩＦＯバッファー中の読みだしおよび書き込みデータ用
バッファーを提供する蓄積バッファー４７２を介してブ
ロックデータの動きを指令する。制御論理４７５はモー
ターおよびヘッドサーボの状態を維持し、そして読みだ
しヘッド信号を用いてヘッドトラックを制御する。出力
素子４７６および４７７はヘッドを敏速に動かすために
高電流信号を与え、またモーターを動かすためにパワー
信号を与える。駆動器４７８および受信器４７９は、読
みだしおよび書き込みヘッド用のマイクロボルト高周波
信号を送信および受信する。この単一チップ制御器中の
全ての素子は、本発明に従い単一集積回路上に作ること
ができる。
【００５８】本発明の利点は、物理的素子、高周波機
能、蓄積機能および他のデジタル処理機能の制御を要求
している多くのタイプのシステムが単一集積回路上に形
成できることである。
【００５９】本発明の他の利点は、１ギガヘルツより高
いカットオフ周波数を有するバイポーラ素子が例えば以
下の例のような多くの他のタイプの素子との組み合わせ
において同一チップ上に形成できることである。それは
低電圧ｐ−チャンネル電界効果トランジスタ、低電圧論
理ｎ−チャンネル電界効果トランジスタ、ＥＥＰＲＯＭ
配列用ｐ−チャンネル隔離またはゲート電界効果トラン
ジスタ、電気的消去可能プログラマブル読みだし専用メ
モリーのフォーラーノーダイムトンネルダイオード、ド
レーン拡張ｎ−チャンネル電界効果トランジスタ、ドレ
ーン拡張ｐ−チャンネル電界効果トランジスタ、横方向
二重拡散『金属』酸化物半導体（ＬＤＭＯＳ）ｎ−チャ
ンネル電界効果トランジスタ、またはショットキーダイ
オードおよび浮遊ゲートなだれ金属酸化物半導体（ＦＡ
ＭＯＳ）電気的プログラマブル読みだし専用メモリー
（ＥＰＲＯＭ）セルである。
【００６０】本発明の他の利点は、バイポーラトランジ
スタの高周波特性が他のタイプの素子を形成するための
プロセスを乱すこと無しに最適化されることである。垂
直型ＮＰＮバイポーラトランジスタ、横方向ＰＮＰバイ
ポーラトランジスタおよびショットキーダイオードがＤ
ＵＦ領域との組み合わせにより、薄いエピタキシャル層
中に優位に形成できる。これら素子の周波数特性はエピ
タキシャル層の厚みを制御することによって最適化され
る。
【００６１】本発明の他の利点は、エピタキシャル層の
結晶構造が基板の結晶構造に適合しているために、薄い
エピタキシャル層の存在に関係なく他のタイプの素子が
その上に形成されてもよいことである。
【００６２】本発明の他の利点は、良好なパワー素子に
加えて良好なバイポーラ素子を形成するために、適所共
通コア論理プロセスが最適化できることである。本発明
の他の利点は、従来多数の集積回路を必要としたシステ
ムが単一集積回路上に形成されて、コストおよびスペー
スを低減させていることにある。
【００６３】本発明は図示の実施例について記載された
が、この記載は限定的な意味ではない。本記載を参照す
れば、当業者には種々の他の実施例が明らかであろう。
それ故、特許請求の範囲はそのような実施例の変更を本
発明の精神の範囲内に含めるものである。
【００６４】以上の説明に関して更に以下の項を開示す
る （１）パワーおよび非パワー素子を半導体基板中に作る
方法であって、第２の導電タイプの前記基板中に第１の
導電タイプのドーパントを導入し、初期高電圧タンクを
形成するために前記ドーパントを拡散させ、薄いエピタ
キシャル層が前記タンク上に重なり、前記エピタキシャ
ル層が前記基板と同一の導電タイプであるように、前記
基板の上面に薄いエピタキシャル層を形成し、前記初期
高電圧タンクの直接上部の領域の前記エピタキシャル層
中に前記第１の導電タイプのドーパントを導入すること
によって高電圧タンク拡張部を形成し、前記初期高電圧
タンクと前記高電圧タンク拡張部から成る高電圧タンク
が前記エピタキシャル装置を通って拡張しそしてほぼ均
一のドーパント分布を得るように形成されるように前記
タンク拡張部を拡散し、そして前記高電圧タンク中にパ
ワー素子を形成することを有する前記の方法。
【００６５】（２）前記第１の導電タイプのドーパント
を前記基板中に導入して良好な導電性の拡散下地膜（Di
ffusion Under Film）ＤＵＦ領域を前記基板と前記エピ
タキシャル層間に形成し、そして前記ＤＵＦ領域に関す
る前記薄いエピタキシャル層中に高周波バイポーラ素子
を形成し、前記バイポーラ素子の高周波特性が前記エピ
タキシャル層の薄さによって強調されるようにすること
をさらに有する（１）項記載の方法。
【００６６】（３）パワー素子を形成する段階が、さら
に前記第１の導電タイプおよび前記第２の導電タイプの
ドーパントを前記高電圧タンク中の領域に導入し、前記
第１および前記第２の導電タイプの前記ドーパントを拡
散させ、前記ドーパントの拡散速度の差によって、前記
高電圧タンク内の第３の領域中に第２の領域を形成し、
前記第３の領域に重なるゲート構造を形成し、前記高電
圧タンク中に厚い電界酸化物を形成し、前記厚い電界酸
化物に隣接して前記高電圧タンク中にドレーン領域を形
成することを有する（１）項記載の方法。
【００６７】（４）高周波素子を形成する段階が、前記
第１の導電タイプのドーパントを前記エピタキシャル層
中に導入し、前記エピタキシャル層を通して拡張しそし
て前記ＤＵＦ領域に接続するコレクター領域を形成し、
前記コレクター領域中にエミッター領域およびベース領
域を形成し、そして前記エピタキシャル層を通して良好
な導電性の接触領域であって前記ＤＵＦに接続している
前記接触領域を形成することを包含する（２）項記載の
方法。
【００６８】（５）前記第１の導電タイプがｎ−タイプ
である（１）項記載の方法。
【００６９】（６）前記第２の導電タイプがｐ−タイプ
である（５）項記載の方法。
【００７０】（７）ｎ−タイプドーパントおよびｐ−タ
イプドーパントを移植することによってドーパントの導
入が起こる（６）項記載の方法。
【００７１】（８）前記薄いエピタキシャル層が約１．
７５ミクロン厚以下である（１）項記載の方法。
【００７２】（９）その中に形成された初期高電圧タイ
プを有する半導体基板、前記基板の上面に形成されそし
て前記初期高電圧タイプに重なり、前記基板とほぼ同一
の結晶方位および半導体特性を有する薄いエピタキシャ
ル層、前記エピタキシャル層中に形成され、エミッタ
ー、ベースおよびコレクターを備えた高周波バイポーラ
トランジスタ、および前記初期高電圧タンク中に形成さ
れた高電圧ＭＯＳトランジスタを有する集積回路。
【００７３】（１０）前記薄いエピタキシャル層が約
１．７５ミクロン厚以下である（９）項記載の集積回
路。
【００７４】（１１）前記高周波バイポーラトランジス
タが約１ギガヘルツより大きい動作周波数を有する
（９）項記載の集積回路。
【００７５】（１２）前記エピタキシャル層に隣接して
前記基板中に形成され、前記高周波トランジスタの直下
に位置しそして前記コレクターに接続される拡散下地膜
領域ＤＵＦ、および低インピーダンスの電気的通路が前
記コレクターから前記エピタキシャル層の上面まで形成
されるように前記ＤＵＦ領域に接触する手段をさらに有
する（９）項記載の集積回路。
【００７６】（１３）前記エピタキシャル層が第１の導
電タイプを有し、前記コレクター領域が前記ＤＵＦ領域
に重なりそして前記ＤＵＦ領域と接触するように、前記
コレクターが前記エピタキシャル層中に前記第２の導電
タイプの領域を形成しており、前記ベース領域が前記コ
レクター領域中の前記第１の導電タイプにより形成さ
れ、そして前記エミッター領域が前記ベース領域中の前
記第２の導電タイプにより形成される、（１２）項記載
の集積回路。
【００７７】（１４）前記高電圧ＭＯＳトランジスタが
約３０ボルト−６０ボルト間に選択された電圧領域にお
いて動作する、（９）項記載の集積回路。
【００７８】（１５）前記基板が第１の導電タイプを有
し、前記エピタキシャル層が前記第１の導電タイプを有
し前記初期高電圧タンクが第２の導電タイプを有し、前
記第２の導電タイプを有するタンク拡張部が、前記初期
高電圧タンク直上の前記エピタキシャル層に形成され、
そして前記初期高電圧タンクに接触しており、それによ
り同質高電圧タンクが形成され、前記高電圧ＭＯＳトラ
ンジスタはさらに、前記高電圧タンクに形成されたＤ井
戸であり、前記第１導電タイプのバックゲート領域およ
び前記第２導電タイプのバックゲート領域中に形成され
たソース領域を有するＤ井戸、前記Ｄ井戸の一部上に形
成されそして前記バックゲート領域に重なり、導電ゲー
トおよび前記ゲートと前記Ｄ井戸間のゲート絶縁層を有
するゲート構造、絶縁高電圧タンク中に形成された厚い
電界酸化物、および絶縁高電圧タンク中に前記第２の導
電タイプにより形成されたドレーン領域であり、前記厚
い電界酸化物が前記ドレーン領域と前記ゲート構造間に
挟まれている前記ドレーン領域を有する（１４）項記載
の集積回路。
【００７９】（１６）前記エピタキシャル層中に形成さ
れた第３の素子を有し、前記第３の素子は、 イ）サブミクロンＣＭＯＳ素子、 ロ）ＥＥＰＲＯＭ素子、 ハ）ＥＰＲＯＭ素子、 ニ）高電圧ＣＭＯＳ素子、 ホ）トンネルダイオードおよび へ）ショットキーダイオード から成るグループから選択される（９）項記載の集積回
路。
【００８０】（１７）素子を制御する単一チップ通信受
信器であって、制御指令が無線周波数信号から復元され
るように、前記無線周波数信号を受信および復調するた
めの高周波手段、前記通信受信器を前記無線周波数信号
の到達目標として特別に識別する手段、制御信号を作る
ために前記制御指令をデコードする手段、および６０ボ
ルトまでの外部からの供給電圧を切り換え、前記素子が
前記制御指令に応答して制御されるようにする高パワー
手段を有する前記単一チップ通信受信器。
【００８１】（１８）ディスク上への外部供給データの
読みだしまたは書き込みを行うためコマンドを受信する
手段、前記受信コマンドに応答して読みだし／書き込み
ヘッドがトラック上に位置決めするように、外部サーボ
を直接制御する高パワー手段、前記ディスク読みだしヘ
ッドから直接高周波信号を受信および増幅する高周波手
段、前記ディスク上に蓄積された前記データが復元され
るように前記増幅された読みだしヘッド信号をデコード
する高周波手段、前記ディスクに書き込まれる書き込み
データをコード化する手段、前記コード化した書き込み
データを直接前記ディスク書き込みヘッドに提供する手
段、および前記ディスクに書き込まれるべきまたは前記
ディスクから読み出されるべきデータを外部データ処理
システムで交換する手段を有する信号チップディスク制
御器。
【００８２】（１９）優れた性能を維持しつつ、単一基
板上に高周波バイポーラトランジスタ１４７、パワート
ランジスタ１４６、および非パワーＭＯＳ素子を形成す
るために使用できるプロセスフロー。このプロセスフロ
ーは基板１５０中に初期高電圧単一タンク１７０を形成
する。薄いエピタキシャル層１５６が基板上に形成さ
れ、それが初期高電圧タンクおよび拡散下地膜ＤＵＦ領
域１５４に重なる。高電圧タンクはエピタキシャル層を
通って拡張し、そしてパワートランジスタ１４６は高電
圧タンク中に形成され、そして高周波バイポーラトラン
ジスタ１４７は深いコレクターとしてＤＵＦ領域を使用
しているエピタキシャル層中に形成される。他のタイプ
の低電圧素子１３９および１４０および中間電圧素子１
４１−１４５および１４８−１４９がエピタキシャル層
１５６の存在による影響なしに形成される。単一チップ
伝送器４００および単一チップ受信器４１０が高周波ト
ランジスタおよびパワー素子で形成される。単一チップ
ディスク制御器４６０が高周波トランジスタおよびパワ
ー素子により形成される。
【００８３】関連出願 以下の特許を本願明細書に参照する。 特許番号 登録日 5,242,841 93/9/07 自己整合ソースバックゲートおよびホト整合ゲー トを備えたＬＤＭＯＳトランジスタの製造方法 5,348,885 94/9/24 自己整合ソースバックゲートおよびホト整合ゲー トを備えたＬＤＭＯＳトランジスタ
【図面の簡単な説明】
【図１】高レベル半導体処理フロー図。
【図２】図１の処理フローに従い製造された集積回路の
異なる部分の大幅拡大図
【図３】図１の処理フローに従い製造された集積回路の
異なる部分の大幅拡大図
【図４】図１の処理フローに従い製造された集積回路の
異なる部分の大幅拡大図
【図５】図１の処理フローに従い製造された集積回路の
異なる部分の大幅拡大図
【図６】図１の処理フローに従い製造された集積回路の
異なる部分の大幅拡大図
【図７】図１の処理フローに従い製造された集積回路の
異なる部分の大幅拡大図
【図８】図１の処理フローに従い製造された集積回路の
異なる部分の大幅拡大図
【図９】図１の処理フローに従い製造された集積回路の
異なる部分の大幅拡大図
【図１０】図１の処理フローに従い製造された集積回路
の異なる部分の大幅拡大図
【図１１】図１の処理フローに従い製造された集積回路
の異なる部分の大幅拡大図
【図１２】図１の処理フローに従い製造された集積回路
の異なる部分の大幅拡大図
【図１３】本発明に従い形成された高周波装置および高
出力装置を使用したサーボまたは他のタイプの装置を制
御する単一チップ通信受信器の種々の態様を示す図。
【図１４】本発明に従い形成された高周波装置、ＥＥＰ
ＲＯＭ装置および高出力装置を使用した単一チップディ
スク制御器の種々の態様を示す図。
【符号の説明】
１３９および１４０：低電圧素子 １４１−１４５および１４８−１４９：中間電圧素子 １４６：パワートランジスタ １４７：高周波バイポーラトランジスタ １５０：基板 １５６：薄いエピタキシャル層 １７０：初期高電圧単一タンク ４００：単一チップ伝送器 ４１０：単一チップ受信器 ４６０：単一チップディスク制御器
【手続補正書】
【提出日】平成８年１２月２０日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 29/788 29/792 (72)発明者 マニュエル エル．トレノ，ジュニア アメリカ合衆国テキサス州ヒューストン, ウエスト ベルト サウス 1695

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 パワーおよび非パワー素子を半導体基板
    中に作る方法であって、 第２の導電タイプの前記基板中に第１の導電タイプのド
    ーパントを導入し、 初期高電圧タンクを形成するために前記ドーパントを拡
    散させ、 薄いエピタキシャル層が前記タンク上に重なり、前記エ
    ピタキシャル層が前記基板と同一の導電タイプであるよ
    うに、前記基板の上面に薄いエピタキシャル層を形成
    し、 前記初期高電圧タンクの直接上部の領域の前記エピタキ
    シャル層中に前記第１の導電タイプのドーパントを導入
    することによって高電圧タンク拡張部を形成し、 前記初期高電圧タンクと前記高電圧タンク拡張部から成
    る高電圧タンクが前記エピタキシャル素子を通って拡張
    しそしてほぼ均一のドーパント分布を得るように形成さ
    れるように前記タンク拡張部を拡散し、そして前記高電
    圧タンク中にパワー素子を形成することを有する前記の
    方法。
  2. 【請求項２】 その中に形成された初期高電圧タンクを
    有する半導体基板、 前記基板の上面に形成されそして前記初期高電圧タンク
    に重なり、前記基板とほぼ同一の結晶方位および半導体
    特性を有する薄いエピタキシャル層、 前記エピタキシャル層中に形成され、エミッター、ベー
    スおよびコレクターを備えた高周波バイポーラトランジ
    スタ、および前記初期高電圧タンク中に形成された高電
    圧ＭＯＳトランジスタを有する集積回路。
JP8140420A 1995-06-02 1996-06-03 高周波バイポーラトランジスタと高パワーｃｍｏｓトランジスタを組み合わせた集積回路 Pending JPH09167809A (ja)

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