JPH09171196A - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JPH09171196A JPH09171196A JP19445196A JP19445196A JPH09171196A JP H09171196 A JPH09171196 A JP H09171196A JP 19445196 A JP19445196 A JP 19445196A JP 19445196 A JP19445196 A JP 19445196A JP H09171196 A JPH09171196 A JP H09171196A
- Authority
- JP
- Japan
- Prior art keywords
- additional capacitance
- insulating film
- pixel electrode
- liquid crystal
- crystal display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 高開口率の液晶パネルによる明るい液晶表示
装置を実現する。 【解決手段】 基板上に、複数の走査線と信号線とをマ
トリクス状に設け、該走査線と信号線との交差部にスイ
ッチング素子を設け、該スイッチング素子の上部に有機
材料からなる層間絶縁膜を設け、該層間絶縁膜上に画素
電極を設けてなる液晶表示装置において、前記層間絶縁
膜の上部に付加容量共通配線を形成し、前記画素電極と
の間で付加容量部を形成している。
装置を実現する。 【解決手段】 基板上に、複数の走査線と信号線とをマ
トリクス状に設け、該走査線と信号線との交差部にスイ
ッチング素子を設け、該スイッチング素子の上部に有機
材料からなる層間絶縁膜を設け、該層間絶縁膜上に画素
電極を設けてなる液晶表示装置において、前記層間絶縁
膜の上部に付加容量共通配線を形成し、前記画素電極と
の間で付加容量部を形成している。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
等のスイッチング素子を備えた液晶表示装置に関し、特
に画素部の構造に関するものである。
等のスイッチング素子を備えた液晶表示装置に関し、特
に画素部の構造に関するものである。
【０００２】
【従来の技術】周辺駆動回路を基板上に形成した液晶表
示装置の平面模式図を図６に示す。ガラス基板または石
英基板３１上にゲート駆動回路３２、ソース駆動回路３
３、およびＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉ
ｓｔｏｒ）アレイ部３４が形成されている。ゲート駆動
回路３２は、シフトレジスタ３２ａおよびバッファ３２
ｂから構成される。ソース駆動回路３３は、シフトレジ
スタ３３ａと、バッファ３３ｂと、ビデオライン３８の
サンプリングを行うアナログスイッチ３９とから構成さ
れる。ＴＦＴアレイ部３４には、ゲート駆動回路３２か
ら延びる多数の平行するゲートバス配線１１６が配設さ
れている。ソース駆動回路３３から延びる多数の平行す
るソースバス配線１２０がゲートバス配線１１６に直交
して配設されている。そしてゲートバス配線１１６に平
行して付加容量共通配線１１４が配設されている。２本
のゲートバス配線１１６、２本のソースバス配線１２
０、および付加容量共通配線１１４に囲まれた矩形の領
域には、ＴＦＴ３５、画素３６、および付加容量３７が
設けられている。ＴＦＴ３５のゲート電極は、ゲートバ
ス配線１１６に接続され、ソース電極はソースバス配線
１２０に接続されている。ＴＦＴ３５のドレイン電極に
接続された画素電極と対向基板上の対向電極との間に液
晶が封入され、画素３６が構成されている。また、付加
容量共通配線１１４は対向電極と同じ電位の電極に接続
されている。
示装置の平面模式図を図６に示す。ガラス基板または石
英基板３１上にゲート駆動回路３２、ソース駆動回路３
３、およびＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉ
ｓｔｏｒ）アレイ部３４が形成されている。ゲート駆動
回路３２は、シフトレジスタ３２ａおよびバッファ３２
ｂから構成される。ソース駆動回路３３は、シフトレジ
スタ３３ａと、バッファ３３ｂと、ビデオライン３８の
サンプリングを行うアナログスイッチ３９とから構成さ
れる。ＴＦＴアレイ部３４には、ゲート駆動回路３２か
ら延びる多数の平行するゲートバス配線１１６が配設さ
れている。ソース駆動回路３３から延びる多数の平行す
るソースバス配線１２０がゲートバス配線１１６に直交
して配設されている。そしてゲートバス配線１１６に平
行して付加容量共通配線１１４が配設されている。２本
のゲートバス配線１１６、２本のソースバス配線１２
０、および付加容量共通配線１１４に囲まれた矩形の領
域には、ＴＦＴ３５、画素３６、および付加容量３７が
設けられている。ＴＦＴ３５のゲート電極は、ゲートバ
ス配線１１６に接続され、ソース電極はソースバス配線
１２０に接続されている。ＴＦＴ３５のドレイン電極に
接続された画素電極と対向基板上の対向電極との間に液
晶が封入され、画素３６が構成されている。また、付加
容量共通配線１１４は対向電極と同じ電位の電極に接続
されている。
【０００３】次に、図７および図８を参照しながら、図
６の従来のＴＦＴアレイ部３４の構成をより詳細に説明
する。図７は従来例における画素のレイアウトパターン
を示す。さらに、図７のＡ−Ａにおける断面構造を図８
に示す。まず、絶縁性基板１１０上に活性層となる多結
晶シリコン薄膜１１１を４０ｎｍ〜８０ｎｍの厚さで形
成する。次に、スパッタリングまたはＣＶＤ法を用い
て、ゲート絶縁膜１１３を８０ｎｍ〜１５０ｎｍの厚さ
で形成する。次に、多結晶シリコン薄膜１１１におい
て、後に付加容量を形成する付加容量部（図７および図
８に斜線部分で示す）にリンイオンを１×１０15（ｃｍ
-2）注入する。
６の従来のＴＦＴアレイ部３４の構成をより詳細に説明
する。図７は従来例における画素のレイアウトパターン
を示す。さらに、図７のＡ−Ａにおける断面構造を図８
に示す。まず、絶縁性基板１１０上に活性層となる多結
晶シリコン薄膜１１１を４０ｎｍ〜８０ｎｍの厚さで形
成する。次に、スパッタリングまたはＣＶＤ法を用い
て、ゲート絶縁膜１１３を８０ｎｍ〜１５０ｎｍの厚さ
で形成する。次に、多結晶シリコン薄膜１１１におい
て、後に付加容量を形成する付加容量部（図７および図
８に斜線部分で示す）にリンイオンを１×１０15（ｃｍ
-2）注入する。
【０００４】次に、ゲート電極１１６および付加容量共
通配線１１４を金属または低抵抗の多結晶シリコンを用
いて所定の形状にパターニングを行なう。次に、この薄
膜トランジスタの導電型を決定するために、ゲート電極
１１６上方からリンイオンを１×１０15（ｃｍ-2）注入
し、ゲート電極１１６下部にチャンネル１１２を形成す
る。次に、ＳｉＯ2またはＳｉＮXを用いて、第１の層間
絶縁膜１１５を全面に形成後、コンタクトホール１１８
およびコンタクトホ−ル１１９を設ける。次に、ソース
バス配線１２０およびドレイン電極１２１をＡｌなどの
低抵抗の金属を用いて形成する。次に、第１の層間絶縁
膜１１５と同様にＳｉＯ2またはＳｉＮXを用いて第２の
層間絶縁膜１２４を全面に形成後、コンタクトホール１
２３を設け、次いでＩＴＯなどの透明導電膜を用いて画
素電極１２５の形成を行なう。ソースバス配線１２０お
よびドレイン電極１２１にＡｌを用いた場合には、ドレ
イン電極１２１と画素電極１２５とのオーミックコンタ
クトをとるために、バリアメタル１２６が、Ｔｉ、Ｔｉ
Ｗ、Ｍｏ、ＭｏＳｉ等を用いて形成される。
通配線１１４を金属または低抵抗の多結晶シリコンを用
いて所定の形状にパターニングを行なう。次に、この薄
膜トランジスタの導電型を決定するために、ゲート電極
１１６上方からリンイオンを１×１０15（ｃｍ-2）注入
し、ゲート電極１１６下部にチャンネル１１２を形成す
る。次に、ＳｉＯ2またはＳｉＮXを用いて、第１の層間
絶縁膜１１５を全面に形成後、コンタクトホール１１８
およびコンタクトホ−ル１１９を設ける。次に、ソース
バス配線１２０およびドレイン電極１２１をＡｌなどの
低抵抗の金属を用いて形成する。次に、第１の層間絶縁
膜１１５と同様にＳｉＯ2またはＳｉＮXを用いて第２の
層間絶縁膜１２４を全面に形成後、コンタクトホール１
２３を設け、次いでＩＴＯなどの透明導電膜を用いて画
素電極１２５の形成を行なう。ソースバス配線１２０お
よびドレイン電極１２１にＡｌを用いた場合には、ドレ
イン電極１２１と画素電極１２５とのオーミックコンタ
クトをとるために、バリアメタル１２６が、Ｔｉ、Ｔｉ
Ｗ、Ｍｏ、ＭｏＳｉ等を用いて形成される。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来例においては、第１および第２の層間絶縁膜の膜厚は
無機膜を用いているため、膜厚は数１００ｎｍと小さ
く、比誘電率も通常の有機膜に比べて大きく、付加容量
共通配線１１４と他の配線（例えばソースバス配線）と
の容量が大きいため、他の配線からの影響を受けやすか
った。したがって、層間絶縁膜に無機材料を用いた場合
には、付加容量部を他の配線上に大きくオーバーラップ
させて形成することは好ましくない。また、この付加容
量部は非透光性であるため、この付加容量部による開口
率の低下を招いていた。さらに、付加容量共通配線１１
４はゲートバス配線１１６と同じ層に形成されており、
付加容量共通配線１１４は非透光性であるため、開口率
を低下させていた。このため、開口率が小さくなると画
面が暗く、見づらいものとなってしまうという問題点が
あった。
来例においては、第１および第２の層間絶縁膜の膜厚は
無機膜を用いているため、膜厚は数１００ｎｍと小さ
く、比誘電率も通常の有機膜に比べて大きく、付加容量
共通配線１１４と他の配線（例えばソースバス配線）と
の容量が大きいため、他の配線からの影響を受けやすか
った。したがって、層間絶縁膜に無機材料を用いた場合
には、付加容量部を他の配線上に大きくオーバーラップ
させて形成することは好ましくない。また、この付加容
量部は非透光性であるため、この付加容量部による開口
率の低下を招いていた。さらに、付加容量共通配線１１
４はゲートバス配線１１６と同じ層に形成されており、
付加容量共通配線１１４は非透光性であるため、開口率
を低下させていた。このため、開口率が小さくなると画
面が暗く、見づらいものとなってしまうという問題点が
あった。
【０００６】本発明は、上記問題点を解決するものであ
り、例えば付加容量共通配線による開口率の低下を起こ
さない高開口率の液晶表示装置を提供するものである。
り、例えば付加容量共通配線による開口率の低下を起こ
さない高開口率の液晶表示装置を提供するものである。
【０００７】
【課題を解決するための手段】本発明によれば、基板上
に、複数の走査線と信号線とをマトリクス状に設け、該
走査線と信号線との交差部にスイッチング素子を設け、
該スイッチング素子の上部に有機材料からなる層間絶縁
膜を設け、該層間絶縁膜上に画素電極を設けてなる液晶
表示装置において、前記層間絶縁膜の上部に付加容量共
通配線を形成し、前記画素電極との間で付加容量部を形
成したことを特徴とし、それによって上記目的が達成さ
れる。
に、複数の走査線と信号線とをマトリクス状に設け、該
走査線と信号線との交差部にスイッチング素子を設け、
該スイッチング素子の上部に有機材料からなる層間絶縁
膜を設け、該層間絶縁膜上に画素電極を設けてなる液晶
表示装置において、前記層間絶縁膜の上部に付加容量共
通配線を形成し、前記画素電極との間で付加容量部を形
成したことを特徴とし、それによって上記目的が達成さ
れる。
【０００８】本発明によれば、基板上に、複数の走査線
と信号線とをマトリクス状に設け、該走査線と信号線と
の交差部にスイッチング素子を設け、該スイッチング素
子の上部に有機材料からなる層間絶縁膜を設け、該層間
絶縁膜上に画素電極を設けてなる液晶表示装置におい
て、画素電極と対応する付加容量共通配線を、前記層間
絶縁膜の上方であって少なくとも前記スイッチング素子
とオーバーラップする位置に形成し、前記画素電極との
間で付加容量部を形成したことを特徴とし、それによっ
て上記目的が達成される。
と信号線とをマトリクス状に設け、該走査線と信号線と
の交差部にスイッチング素子を設け、該スイッチング素
子の上部に有機材料からなる層間絶縁膜を設け、該層間
絶縁膜上に画素電極を設けてなる液晶表示装置におい
て、画素電極と対応する付加容量共通配線を、前記層間
絶縁膜の上方であって少なくとも前記スイッチング素子
とオーバーラップする位置に形成し、前記画素電極との
間で付加容量部を形成したことを特徴とし、それによっ
て上記目的が達成される。
【０００９】前記付加容量共通配線は、少なくともスイ
ッチング素子におけるＰＮ接合部を覆い、遮光膜として
機能することが望ましい。
ッチング素子におけるＰＮ接合部を覆い、遮光膜として
機能することが望ましい。
【００１０】本発明によれば、基板上に、複数の走査線
と信号線とをマトリクス状に設け、該走査線と信号線と
の交差部にスイッチング素子を設け、該スイッチング素
子の上部に有機材料からなる層間絶縁膜を設け、該層間
絶縁膜上に画素電極を設けてなる液晶表示装置におい
て、画素電極と対応する付加容量共通配線を、前記層間
絶縁膜の上方であって少なくとも走査線、信号線のうち
何れか一方とオーバーラップする位置に形成し、前記画
素電極との間で付加容量部を形成したことを特徴とし、
それによって上記目的が達成される。
と信号線とをマトリクス状に設け、該走査線と信号線と
の交差部にスイッチング素子を設け、該スイッチング素
子の上部に有機材料からなる層間絶縁膜を設け、該層間
絶縁膜上に画素電極を設けてなる液晶表示装置におい
て、画素電極と対応する付加容量共通配線を、前記層間
絶縁膜の上方であって少なくとも走査線、信号線のうち
何れか一方とオーバーラップする位置に形成し、前記画
素電極との間で付加容量部を形成したことを特徴とし、
それによって上記目的が達成される。
【００１１】前記付加容量共通配線は、ドレイン電極と
画素電極とのオーミックコンタクトを取るための金属に
より形成してもよい。
画素電極とのオーミックコンタクトを取るための金属に
より形成してもよい。
【００１２】また、対向基板は、ブラックマトリクスを
有しないことが望ましい。
有しないことが望ましい。
【００１３】また、付加容量の誘電体として用いた絶縁
膜の比誘電率は、層間絶縁膜に用いた有機材料の比誘電
率よりも大きいことが望ましい。
膜の比誘電率は、層間絶縁膜に用いた有機材料の比誘電
率よりも大きいことが望ましい。
【００１４】前記付加容量の誘電体は、陽極酸化膜を用
いてもよい。
いてもよい。
【００１５】以下、作用について説明する。
【００１６】本発明によれば、基板上に、複数の走査線
と信号線とをマトリクス状に設け、該走査線と信号線と
の交差部にスイッチング素子を設け、該スイッチング素
子の上部に有機材料からなる層間絶縁膜を設け、該層間
絶縁膜上に画素電極を設けてなる液晶表示装置におい
て、前記層間絶縁膜の上部に付加容量共通配線を形成
し、前記画素電極との間で付加容量部を形成したことを
特徴としているので、付加容量共通配線と走査線もしく
は信号線との容量は無視することができ、任意の形状で
付加容量共通配線を形成することができる。例えば、こ
の付加容量共通配線を遮光膜とすることも可能である。
と信号線とをマトリクス状に設け、該走査線と信号線と
の交差部にスイッチング素子を設け、該スイッチング素
子の上部に有機材料からなる層間絶縁膜を設け、該層間
絶縁膜上に画素電極を設けてなる液晶表示装置におい
て、前記層間絶縁膜の上部に付加容量共通配線を形成
し、前記画素電極との間で付加容量部を形成したことを
特徴としているので、付加容量共通配線と走査線もしく
は信号線との容量は無視することができ、任意の形状で
付加容量共通配線を形成することができる。例えば、こ
の付加容量共通配線を遮光膜とすることも可能である。
【００１７】本発明によれば、基板上に、複数の走査線
と信号線とをマトリクス状に設け、該走査線と信号線と
の交差部にスイッチング素子を設け、該スイッチング素
子の上部に有機材料からなる層間絶縁膜を設け、該層間
絶縁膜上に画素電極を設けてなる液晶表示装置におい
て、画素電極と対応する付加容量共通配線を、前記層間
絶縁膜の上方であって少なくとも前記スイッチング素子
とオーバーラップする位置に形成し、前記画素電極との
間で付加容量部を形成したことを特徴としているので、
付加容量共通配線による開口率の低下は起こらない。
と信号線とをマトリクス状に設け、該走査線と信号線と
の交差部にスイッチング素子を設け、該スイッチング素
子の上部に有機材料からなる層間絶縁膜を設け、該層間
絶縁膜上に画素電極を設けてなる液晶表示装置におい
て、画素電極と対応する付加容量共通配線を、前記層間
絶縁膜の上方であって少なくとも前記スイッチング素子
とオーバーラップする位置に形成し、前記画素電極との
間で付加容量部を形成したことを特徴としているので、
付加容量共通配線による開口率の低下は起こらない。
【００１８】前記付加容量共通配線は、少なくともスイ
ッチング素子におけるＰＮ接合部を覆い、遮光膜として
機能するので、液晶表示装置に照射された光がスイッチ
ング素子に当たり、オフ電流が増大することに起因する
表示品位の低下を防止することができる。
ッチング素子におけるＰＮ接合部を覆い、遮光膜として
機能するので、液晶表示装置に照射された光がスイッチ
ング素子に当たり、オフ電流が増大することに起因する
表示品位の低下を防止することができる。
【００１９】本発明によれば、基板上に、複数の走査線
と信号線とをマトリクス状に設け、該走査線と信号線と
の交差部にスイッチング素子を設け、該スイッチング素
子の上部に有機材料からなる層間絶縁膜を設け、該層間
絶縁膜上に画素電極を設けてなる液晶表示装置におい
て、画素電極と対応する付加容量共通配線を、前記層間
絶縁膜の上方であって少なくとも走査線、信号線のうち
何れか一方とオーバーラップする位置に形成し、前記画
素電極との間で付加容量部を形成したことを特徴として
いるので、付加容量共通配線による開口率の低下は起こ
らない。
と信号線とをマトリクス状に設け、該走査線と信号線と
の交差部にスイッチング素子を設け、該スイッチング素
子の上部に有機材料からなる層間絶縁膜を設け、該層間
絶縁膜上に画素電極を設けてなる液晶表示装置におい
て、画素電極と対応する付加容量共通配線を、前記層間
絶縁膜の上方であって少なくとも走査線、信号線のうち
何れか一方とオーバーラップする位置に形成し、前記画
素電極との間で付加容量部を形成したことを特徴として
いるので、付加容量共通配線による開口率の低下は起こ
らない。
【００２０】前記付加容量共通配線は、ドレイン電極と
画素電極とのオーミックコンタクトを取るための金属に
より形成されているので、この金属と同時に付加容量下
部電極および付加容量共通配線のパターニングを行えば
よく、付加容量下部電極および付加容量共通電極のパタ
ーニングの工程を必要としない。
画素電極とのオーミックコンタクトを取るための金属に
より形成されているので、この金属と同時に付加容量下
部電極および付加容量共通配線のパターニングを行えば
よく、付加容量下部電極および付加容量共通電極のパタ
ーニングの工程を必要としない。
【００２１】対向基板にブラックマトリクスを有しない
ので、対向基板との貼り合わせに必要になる遮光パター
ンのマージン分遮光パターンを大きく形成しておく必要
がないので、その分開口率を大きくすることができる。
また、対向基板には液晶材料のスイッチングを行う透明
導電膜、または透明導電膜及びカラーフィルタを形成し
ておけばよいので、対向基板作製の工程が単純になる。
ので、対向基板との貼り合わせに必要になる遮光パター
ンのマージン分遮光パターンを大きく形成しておく必要
がないので、その分開口率を大きくすることができる。
また、対向基板には液晶材料のスイッチングを行う透明
導電膜、または透明導電膜及びカラーフィルタを形成し
ておけばよいので、対向基板作製の工程が単純になる。
【００２２】付加容量の誘電体として用いた絶縁膜の比
誘電率は、層間絶縁膜に用いた有機材料の比誘電率より
も大きいので、付加容量を小面積で効果的に形成するこ
とができる。
誘電率は、層間絶縁膜に用いた有機材料の比誘電率より
も大きいので、付加容量を小面積で効果的に形成するこ
とができる。
【００２３】付加容量の誘電体は、陽極酸化膜を用いて
いるので、この陽極酸化膜は付加容量下部電極および付
加容量共通配線に対する被覆性がよく、付加容量下部電
極および付加容量共通配線と画素電極との短絡の問題は
起こらない。またスパッタリング法やＣＶＤ法によって
無機膜を形成する工程を必要としない。
いるので、この陽極酸化膜は付加容量下部電極および付
加容量共通配線に対する被覆性がよく、付加容量下部電
極および付加容量共通配線と画素電極との短絡の問題は
起こらない。またスパッタリング法やＣＶＤ法によって
無機膜を形成する工程を必要としない。
【００２４】
【発明の実施の形態】以下、本発明の実施形態について
説明する。
説明する。
【００２５】（実施の形態１）図１に本発明の実施の形
態１における画素１個分のレイアウト図を、図２に図１
におけるＡ−Ａの断面図を示す。以下、図１および図２
により、本発明を説明する。従来例と同様に絶縁性基板
１０上に活性層となる多結晶シリコン薄膜１１を４０ｎ
ｍ〜８０ｎｍの厚さで形成した。次に、スパッタリング
またはＣＶＤ法を用いて、ゲート絶縁膜１３をＳｉＯ2
またはＳｉＮX により８０ｎｍの厚さで形成した。次
に、ゲート電極１６をＡｌまたは多結晶シリコンを用い
て形成した。
態１における画素１個分のレイアウト図を、図２に図１
におけるＡ−Ａの断面図を示す。以下、図１および図２
により、本発明を説明する。従来例と同様に絶縁性基板
１０上に活性層となる多結晶シリコン薄膜１１を４０ｎ
ｍ〜８０ｎｍの厚さで形成した。次に、スパッタリング
またはＣＶＤ法を用いて、ゲート絶縁膜１３をＳｉＯ2
またはＳｉＮX により８０ｎｍの厚さで形成した。次
に、ゲート電極１６をＡｌまたは多結晶シリコンを用い
て形成した。
【００２６】次に、この薄膜トランジスタの導電型を決
定するために、ゲートバス配線１６の上方からゲートバ
ス配線１６をマスクとして、リンイオンを１×１０
15（ｃｍ-2）注入し、活性層のゲートバス配線１６下部
にノンドープのチャンネル部１２を形成し、チャンネル
部１２以外の領域は高濃度の不純物領域とした。ＴＦＴ
の活性層において、チャンネル部１２近傍に低濃度不純
物領域またはノンドープ領域を設けて、ＴＦＴのオフ時
にリーク電流が少ない構造とすることができる。次に、
第１の層間絶縁膜１５を全面に形成した後、コンタクト
ホール１８およびコンタクトホール１９を設けた。次
に、ソースバス配線２０およびドレイン電極２１をＡｌ
などの低抵抗の金属を用いて形成した。次に、第２の層
間絶縁膜２４を形成するが、本発明においては透明な感
光性の有機膜をスピンコート法により形成した。第２の
層間絶縁膜２４を感光性とすれば、露光および現像工程
のみでコンタクトホールを設けることが可能であるた
め、製造プロセスが簡略化できる。
定するために、ゲートバス配線１６の上方からゲートバ
ス配線１６をマスクとして、リンイオンを１×１０
15（ｃｍ-2）注入し、活性層のゲートバス配線１６下部
にノンドープのチャンネル部１２を形成し、チャンネル
部１２以外の領域は高濃度の不純物領域とした。ＴＦＴ
の活性層において、チャンネル部１２近傍に低濃度不純
物領域またはノンドープ領域を設けて、ＴＦＴのオフ時
にリーク電流が少ない構造とすることができる。次に、
第１の層間絶縁膜１５を全面に形成した後、コンタクト
ホール１８およびコンタクトホール１９を設けた。次
に、ソースバス配線２０およびドレイン電極２１をＡｌ
などの低抵抗の金属を用いて形成した。次に、第２の層
間絶縁膜２４を形成するが、本発明においては透明な感
光性の有機膜をスピンコート法により形成した。第２の
層間絶縁膜２４を感光性とすれば、露光および現像工程
のみでコンタクトホールを設けることが可能であるた
め、製造プロセスが簡略化できる。
【００２７】また、本実施形態においては、この液晶パ
ネルを透過型液晶表示装置として用いるため、第２の層
間絶縁膜２４の材質としては着色のある有機材料ではな
く、透明なアクリル樹脂を用いた。この有機膜は比誘電
率が４以下と小さく、膜厚は２μｍ以上あるので、絶縁
膜下方からの電界の影響を受けない。そのため、液晶材
料のリバースチルトを抑制することができ、結果として
液晶パネルの視野角も大きくすることができる。次に、
露光および現像工程を行ってコンタクトホール２３を設
けた。
ネルを透過型液晶表示装置として用いるため、第２の層
間絶縁膜２４の材質としては着色のある有機材料ではな
く、透明なアクリル樹脂を用いた。この有機膜は比誘電
率が４以下と小さく、膜厚は２μｍ以上あるので、絶縁
膜下方からの電界の影響を受けない。そのため、液晶材
料のリバースチルトを抑制することができ、結果として
液晶パネルの視野角も大きくすることができる。次に、
露光および現像工程を行ってコンタクトホール２３を設
けた。
【００２８】次に、ドレイン電極２１と後の工程でＩＴ
Ｏにより形成される画素電極２５とのオーミックコンタ
クトを取るためのバリアメタル２６をＴｉＷ、Ｔｉ、Ｍ
ｏ、ＭｏＳｉ等の金属を用いて形成した。本実施形態に
おいては、この金属を用いて画素電極２５との間で付加
容量を形成するための付加容量下部電極および付加容量
共通配線２６Ａを図１（斜線部）に示す形状で形成し
た。この付加容量下部電極および付加容量共通配線２６
Ａとしては、バリアメタル２６と異なる金属を用いても
よい。次に、付加容量下部電極および付加容量共通配線
２６Ａ上部に画素電極２５と付加容量を形成するために
絶縁膜２７を形成した。この絶縁膜２７は、バリアメタ
ル２６が陽極酸化可能な材料、例えばＡｌまたはＴａで
あれば、陽極酸化法を用いて形成することができる。こ
の陽極酸化膜は通常の無機膜に比べて比誘電率が大きい
ので、小さな面積で効果的に付加容量を形成することが
できる。また、陽極酸化膜は付加容量下部電極および付
加容量共通配線２６Ａに対する被覆性がよいので、付加
容量下部電極および付加容量共通配線２６Ａと画素電極
との短絡の問題は起こらない。またスパッタリング法や
ＣＶＤ法によって無機膜を形成する工程を必要としな
い。このように、付加容量を効果的に形成するために、
絶縁膜２７は、第２の層間絶縁膜２４に比べて比誘電体
が大きい材料、膜厚の小さい材料、または比誘電率が大
きくて膜厚の小さい材料が望ましい。具体的には、比誘
電率としては、５以上望ましくは８以上のものが良く、
付加容量部の膜厚としては５００ｎｍ以下のものを用い
ることが望ましい。
Ｏにより形成される画素電極２５とのオーミックコンタ
クトを取るためのバリアメタル２６をＴｉＷ、Ｔｉ、Ｍ
ｏ、ＭｏＳｉ等の金属を用いて形成した。本実施形態に
おいては、この金属を用いて画素電極２５との間で付加
容量を形成するための付加容量下部電極および付加容量
共通配線２６Ａを図１（斜線部）に示す形状で形成し
た。この付加容量下部電極および付加容量共通配線２６
Ａとしては、バリアメタル２６と異なる金属を用いても
よい。次に、付加容量下部電極および付加容量共通配線
２６Ａ上部に画素電極２５と付加容量を形成するために
絶縁膜２７を形成した。この絶縁膜２７は、バリアメタ
ル２６が陽極酸化可能な材料、例えばＡｌまたはＴａで
あれば、陽極酸化法を用いて形成することができる。こ
の陽極酸化膜は通常の無機膜に比べて比誘電率が大きい
ので、小さな面積で効果的に付加容量を形成することが
できる。また、陽極酸化膜は付加容量下部電極および付
加容量共通配線２６Ａに対する被覆性がよいので、付加
容量下部電極および付加容量共通配線２６Ａと画素電極
との短絡の問題は起こらない。またスパッタリング法や
ＣＶＤ法によって無機膜を形成する工程を必要としな
い。このように、付加容量を効果的に形成するために、
絶縁膜２７は、第２の層間絶縁膜２４に比べて比誘電体
が大きい材料、膜厚の小さい材料、または比誘電率が大
きくて膜厚の小さい材料が望ましい。具体的には、比誘
電率としては、５以上望ましくは８以上のものが良く、
付加容量部の膜厚としては５００ｎｍ以下のものを用い
ることが望ましい。
【００２９】次に、バリアメタル２６および付加容量下
部電極および付加容量共通配線２６Ａ上部に画素電極２
５を図１に示すようにゲートバス配線１６およびソース
バス配線２０に一部オーバーラップさせた形状で形成し
た。このように、厚い層間絶縁膜上に付加容量を形成す
るので、任意の場所に付加容量共通配線を形成すること
ができる。図１に示すように、本発明においては、付加
容量を薄膜トランジスタ上に形成しているので、付加容
量による開口率の低下は起こらない。また、隣同士の画
素間の分離を配線上で行なっているので、配線が遮光膜
の役目を持つ。また、薄膜トランジスタ上には非透光性
の付加容量下部電極が存在し、これが遮光膜として機能
するので、薄膜トランジスタのＰＮ接合部へ光が照射さ
れることによる、リーク電流を防止することができる。
本実施形態においては、遮光膜が薄膜トランジスタ側の
基板に形成されているため、対向基板に遮光パターンを
形成する必要が無く、対向電極となる透明導電膜のパタ
ーンを形成しておけばよい。従って、対向基板に遮光パ
ターンを形成した場合のように、遮光膜を貼り合わせマ
ージンの分大きく形成しておく必要がなく、開口率を大
きくすることができる。
部電極および付加容量共通配線２６Ａ上部に画素電極２
５を図１に示すようにゲートバス配線１６およびソース
バス配線２０に一部オーバーラップさせた形状で形成し
た。このように、厚い層間絶縁膜上に付加容量を形成す
るので、任意の場所に付加容量共通配線を形成すること
ができる。図１に示すように、本発明においては、付加
容量を薄膜トランジスタ上に形成しているので、付加容
量による開口率の低下は起こらない。また、隣同士の画
素間の分離を配線上で行なっているので、配線が遮光膜
の役目を持つ。また、薄膜トランジスタ上には非透光性
の付加容量下部電極が存在し、これが遮光膜として機能
するので、薄膜トランジスタのＰＮ接合部へ光が照射さ
れることによる、リーク電流を防止することができる。
本実施形態においては、遮光膜が薄膜トランジスタ側の
基板に形成されているため、対向基板に遮光パターンを
形成する必要が無く、対向電極となる透明導電膜のパタ
ーンを形成しておけばよい。従って、対向基板に遮光パ
ターンを形成した場合のように、遮光膜を貼り合わせマ
ージンの分大きく形成しておく必要がなく、開口率を大
きくすることができる。
【００３０】（実施の形態２）本実施形態においては、
バス配線上に付加容量を形成する場合について説明す
る。
バス配線上に付加容量を形成する場合について説明す
る。
【００３１】本実施形態において、第２の層間絶縁膜２
４をアクリル樹脂などの有機膜を用いて形成するまでは
実施の形態１と同様である。この有機膜の比誘電率は小
さく、膜厚も２μｍ以上と厚いので、画素電極とバス配
線間の容量は無視できる。従って、画素電極をゲートバ
ス配線上に形成しても全く問題は無い。従って、図３に
示すように画素電極２５を自段のゲートバス配線１６上
にオーバーラップさせ、付加容量下部電極および付加容
量共通配線２６Ａをゲートバス配線１６上に形成し、ゲ
ートバス配線１６および薄膜トランジスタの上部で付加
容量を形成することができる。この場合は、薄膜トラン
ジスタ上だけではなく、ゲートバス配線１６上で付加容
量を形成することになるので、付加容量の領域を大きく
とることができる。
４をアクリル樹脂などの有機膜を用いて形成するまでは
実施の形態１と同様である。この有機膜の比誘電率は小
さく、膜厚も２μｍ以上と厚いので、画素電極とバス配
線間の容量は無視できる。従って、画素電極をゲートバ
ス配線上に形成しても全く問題は無い。従って、図３に
示すように画素電極２５を自段のゲートバス配線１６上
にオーバーラップさせ、付加容量下部電極および付加容
量共通配線２６Ａをゲートバス配線１６上に形成し、ゲ
ートバス配線１６および薄膜トランジスタの上部で付加
容量を形成することができる。この場合は、薄膜トラン
ジスタ上だけではなく、ゲートバス配線１６上で付加容
量を形成することになるので、付加容量の領域を大きく
とることができる。
【００３２】同様に、画素電極をソースバス配線上に形
成することができ、具体的には、図４に示すように、画
素電極２５を自段のソースバス配線２０上にオーバーラ
ップさせ、付加容量下部電極および付加容量共通配線２
６Ａをソースバス配線２０上に形成し、ソースバス配線
２０および薄膜トランジスタの上部で付加容量を形成す
ることができる。この場合は、薄膜トランジスタ上だけ
ではなく、ソースバス配線２０上で付加容量を形成する
ことになるので、付加容量の領域を大きくとることがで
きる。
成することができ、具体的には、図４に示すように、画
素電極２５を自段のソースバス配線２０上にオーバーラ
ップさせ、付加容量下部電極および付加容量共通配線２
６Ａをソースバス配線２０上に形成し、ソースバス配線
２０および薄膜トランジスタの上部で付加容量を形成す
ることができる。この場合は、薄膜トランジスタ上だけ
ではなく、ソースバス配線２０上で付加容量を形成する
ことになるので、付加容量の領域を大きくとることがで
きる。
【００３３】（実施の形態３）実施の形態１において
は、図２に示すように、画素電極２５形成前に付加容量
下部電極および付加容量共通配線２６Ａを形成している
が、図５に示すように、画素電極２５を形成した後、絶
縁膜２７、付加容量電極２８を形成することもできる。
以下、本実施の形態３について、図５を用いて説明す
る。実施の形態１と同様にして、絶縁性基板１０上に薄
膜トランジスタを形成し、有機材料による第２の層間絶
縁膜２４を形成し、コンタクトホール２３を設けた。
は、図２に示すように、画素電極２５形成前に付加容量
下部電極および付加容量共通配線２６Ａを形成している
が、図５に示すように、画素電極２５を形成した後、絶
縁膜２７、付加容量電極２８を形成することもできる。
以下、本実施の形態３について、図５を用いて説明す
る。実施の形態１と同様にして、絶縁性基板１０上に薄
膜トランジスタを形成し、有機材料による第２の層間絶
縁膜２４を形成し、コンタクトホール２３を設けた。
【００３４】その後、バリアメタル２６のみを形成し、
さらにその上に画素電極２５を形成した。
さらにその上に画素電極２５を形成した。
【００３５】続いて、絶縁膜２７および付加容量電極材
料を基板全面に形成し、付加容量電極２８を実施の形態
１および実施の形態２と同様に、薄膜トランジスタ、ゲ
ートバス配線１６、またはソースバス配線２０上部に形
成した。本実施形態においても、絶縁膜２７として比誘
電率の大きい材料または膜厚の小さい材料を用いれば、
小面積で効果的に付加容量を形成することができる。
料を基板全面に形成し、付加容量電極２８を実施の形態
１および実施の形態２と同様に、薄膜トランジスタ、ゲ
ートバス配線１６、またはソースバス配線２０上部に形
成した。本実施形態においても、絶縁膜２７として比誘
電率の大きい材料または膜厚の小さい材料を用いれば、
小面積で効果的に付加容量を形成することができる。
【００３６】付加容量電極２８のパターニング時に絶縁
膜２７を残しておけば、この絶縁膜は保護膜の作用も持
つ。この付加容量電極２８には、任意の金属が使用可能
であり、例えばゲートバス配線、ソースバス配線、画素
電極と同材料で付加容量電極２８が形成できる。また、
実施の形態１のように付加容量下部電極および付加容量
共通配線２６Ａの上部にのみ絶縁膜を形成する必要がな
く、画素電極２５の上方の基板全面に絶縁膜２７を形成
すればよいので、絶縁膜２７をパターニングする必要が
ない。
膜２７を残しておけば、この絶縁膜は保護膜の作用も持
つ。この付加容量電極２８には、任意の金属が使用可能
であり、例えばゲートバス配線、ソースバス配線、画素
電極と同材料で付加容量電極２８が形成できる。また、
実施の形態１のように付加容量下部電極および付加容量
共通配線２６Ａの上部にのみ絶縁膜を形成する必要がな
く、画素電極２５の上方の基板全面に絶縁膜２７を形成
すればよいので、絶縁膜２７をパターニングする必要が
ない。
【００３７】
【発明の効果】本発明によれば、基板上に、複数の走査
線と信号線とをマトリクス状に設け、該走査線と信号線
との交差部にスイッチング素子を設け、該スイッチング
素子の上部に有機材料からなる層間絶縁膜を設け、該層
間絶縁膜上に画素電極を設けてなる液晶表示装置におい
て、前記層間絶縁膜の上部に付加容量共通配線を形成
し、前記画素電極との間で付加容量部を形成したことを
特徴としているので、付加容量共通配線と走査線または
信号線との容量は無視することができ、任意の形状で付
加容量共通配線を形成することができる。例えば、この
付加容量共通配線を遮光膜とすることも可能である。
線と信号線とをマトリクス状に設け、該走査線と信号線
との交差部にスイッチング素子を設け、該スイッチング
素子の上部に有機材料からなる層間絶縁膜を設け、該層
間絶縁膜上に画素電極を設けてなる液晶表示装置におい
て、前記層間絶縁膜の上部に付加容量共通配線を形成
し、前記画素電極との間で付加容量部を形成したことを
特徴としているので、付加容量共通配線と走査線または
信号線との容量は無視することができ、任意の形状で付
加容量共通配線を形成することができる。例えば、この
付加容量共通配線を遮光膜とすることも可能である。
【００３８】本発明によれば、基板上に、複数の走査線
と信号線とをマトリクス状に設け、該走査線と信号線と
の交差部にスイッチング素子を設け、該スイッチング素
子の上部に有機材料からなる層間絶縁膜を設け、該層間
絶縁膜上に画素電極を設けてなる液晶表示装置におい
て、画素電極と対応する付加容量共通配線を、前記層間
絶縁膜の上方であって少なくとも前記スイッチング素子
とオーバーラップする位置に形成し、前記画素電極との
間で付加容量部を形成したことを特徴としているので、
付加容量共通配線による開口率の低下は起こらない。
と信号線とをマトリクス状に設け、該走査線と信号線と
の交差部にスイッチング素子を設け、該スイッチング素
子の上部に有機材料からなる層間絶縁膜を設け、該層間
絶縁膜上に画素電極を設けてなる液晶表示装置におい
て、画素電極と対応する付加容量共通配線を、前記層間
絶縁膜の上方であって少なくとも前記スイッチング素子
とオーバーラップする位置に形成し、前記画素電極との
間で付加容量部を形成したことを特徴としているので、
付加容量共通配線による開口率の低下は起こらない。
【００３９】前記付加容量共通配線は、少なくともスイ
ッチング素子におけるＰＮ接合部を覆い、遮光膜として
機能するので、液晶表示装置に照射された光がスイッチ
ング素子に当たりオフ電流が増大することに起因する、
表示品位の低下を防止することができる。
ッチング素子におけるＰＮ接合部を覆い、遮光膜として
機能するので、液晶表示装置に照射された光がスイッチ
ング素子に当たりオフ電流が増大することに起因する、
表示品位の低下を防止することができる。
【００４０】本発明によれば、基板上に、複数の走査線
と信号線とをマトリクス状に設け、該走査線と信号線と
の交差部にスイッチング素子を設け、該スイッチング素
子の上部に有機材料からなる層間絶縁膜を設け、該層間
絶縁膜上に画素電極を設けてなる液晶表示装置におい
て、画素電極と対応する付加容量共通配線を、前記層間
絶縁膜の上方であって少なくとも走査線、信号線のうち
何れか一方とオーバーラップする位置に形成し、前記画
素電極との間で付加容量部を形成したことを特徴として
いるので、付加容量共通配線による開口率の低下は起こ
らない。
と信号線とをマトリクス状に設け、該走査線と信号線と
の交差部にスイッチング素子を設け、該スイッチング素
子の上部に有機材料からなる層間絶縁膜を設け、該層間
絶縁膜上に画素電極を設けてなる液晶表示装置におい
て、画素電極と対応する付加容量共通配線を、前記層間
絶縁膜の上方であって少なくとも走査線、信号線のうち
何れか一方とオーバーラップする位置に形成し、前記画
素電極との間で付加容量部を形成したことを特徴として
いるので、付加容量共通配線による開口率の低下は起こ
らない。
【００４１】付加容量共通配線は、ドレイン電極と画素
電極とのオーミックコンタクトを取るための金属により
形成されているので、この金属と同時に付加容量下部電
極および付加容量共通配線のパターニングを行えばよ
く、付加容量下部電極および付加容量共通配線のパター
ニングの工程を新たに必要としない。
電極とのオーミックコンタクトを取るための金属により
形成されているので、この金属と同時に付加容量下部電
極および付加容量共通配線のパターニングを行えばよ
く、付加容量下部電極および付加容量共通配線のパター
ニングの工程を新たに必要としない。
【００４２】対向基板はブラックマトリクスを有しない
ので、対向基板には液晶材料のスイッチングを行う透明
導電膜または透明導電膜とカラーフィルターを形成して
おけばよいので、対向基板作製の工程が単純になる。
ので、対向基板には液晶材料のスイッチングを行う透明
導電膜または透明導電膜とカラーフィルターを形成して
おけばよいので、対向基板作製の工程が単純になる。
【００４３】付加容量の誘電体として用いた絶縁膜の比
誘電率は、層間絶縁膜に用いた有機材料の比誘電率より
も大きいので、付加容量を小面積で効果的に形成するこ
とができる。
誘電率は、層間絶縁膜に用いた有機材料の比誘電率より
も大きいので、付加容量を小面積で効果的に形成するこ
とができる。
【００４４】付加容量の誘電体として、陽極酸化膜を用
いているので、この陽極酸化膜は付加容量下部電極およ
び付加容量共通配線に対する被覆性がよく、付加容量下
部電極および付加容量共通配線と画素電極との短絡の問
題は起こらない。またスパッタリング法やＣＶＤ法によ
って無機膜を形成する工程を必要としない。
いているので、この陽極酸化膜は付加容量下部電極およ
び付加容量共通配線に対する被覆性がよく、付加容量下
部電極および付加容量共通配線と画素電極との短絡の問
題は起こらない。またスパッタリング法やＣＶＤ法によ
って無機膜を形成する工程を必要としない。
【図１】本発明の実施の形態１による画素のレイアウト
図である。
図である。
【図２】本発明の実施の形態１による画素の断面図であ
る。
る。
【図３】本発明における実施の形態２による画素のレイ
アウト図である。
アウト図である。
【図４】本発明における実施の形態２による画素のレイ
アウト図である。
アウト図である。
【図５】本発明における実施の形態３による画素の断面
図である。
図である。
【図６】ドライバーを一体に形成した液晶表示装置の構
成を模式的に示す図である。
成を模式的に示す図である。
【図７】従来例における画素のレイアウト図である。
【図８】従来例における画素の断面図である。
１０ 絶縁性基板 １１ 多結晶シリコン薄膜 １２ チャンネル部 １３ ゲート絶縁膜 １５ 第１の層間絶縁膜 １６ ゲートバス配線 １８ コンタクトホール １９ コンタクトホール ２０ ソースバス配線 ２１ ドレイン電極 ２３ コンタクトホール ２４ 第２の層間絶縁膜 ２５ 画素電極 ２６ バリアメタル ２６Ａ 付加容量下部電極および付加容量共通配線 ２８ 付加容量電極
Claims (8)
- 【請求項１】 基板上に、複数の走査線と信号線とをマ
トリクス状に設け、該走査線と信号線との交差部にスイ
ッチング素子を設け、該スイッチング素子の上部に有機
材料からなる層間絶縁膜を設け、該層間絶縁膜上に画素
電極を設けてなる液晶表示装置において、 前記層間絶縁膜の上部に付加容量共通配線を形成し、前
記画素電極との間で付加容量部を形成したことを特徴と
する液晶表示装置。 - 【請求項２】 基板上に、複数の走査線と信号線とをマ
トリクス状に設け、該走査線と信号線との交差部にスイ
ッチング素子を設け、該スイッチング素子の上部に有機
材料からなる層間絶縁膜を設け、該層間絶縁膜上に画素
電極を設けてなる液晶表示装置において、 画素電極と対応する付加容量共通配線を、前記層間絶縁
膜の上方であって少なくとも前記スイッチング素子とオ
ーバーラップする位置に形成し、前記画素電極との間で
付加容量部を形成したことを特徴とする液晶表示装置。 - 【請求項３】 前記付加容量共通配線は、少なくともス
イッチング素子におけるＰＮ接合部を覆い、遮光膜とし
て機能することを特徴とする請求項２記載の液晶表示装
置。 - 【請求項４】 基板上に、複数の走査線と信号線とをマ
トリクス状に設け、該走査線と信号線との交差部にスイ
ッチング素子を設け、該スイッチング素子の上部に有機
材料からなる層間絶縁膜を設け、該層間絶縁膜上に画素
電極を設けてなる液晶表示装置において、 画素電極と対応する付加容量共通配線を、前記層間絶縁
膜の上方であって少なくとも走査線、信号線のうち何れ
か一方とオーバーラップする位置に形成し、前記画素電
極との間で付加容量部を形成したことを特徴とする液晶
表示装置。 - 【請求項５】 前記付加容量共通配線は、ドレイン電極
と画素電極とのオーミックコンタクトを取るための金属
により形成されたことを特徴とする請求項１から４の何
れかに記載の液晶表示装置。 - 【請求項６】 対向基板は、ブラックマトリクスを有し
ないことを特徴とする請求項１から５の何れかに記載の
液晶表示装置。 - 【請求項７】 付加容量の誘電体として使用した絶縁膜
の比誘電率は、層間絶縁膜に用いた有機材料の比誘電率
よりも大きいことを特徴とする請求項１から６の何れか
に記載の液晶表示装置。 - 【請求項８】 前記付加容量の誘電体は、陽極酸化膜で
あることを特徴とする請求項７記載の液晶表示装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19445196A JPH09171196A (ja) | 1995-10-16 | 1996-07-24 | 液晶表示装置 |
| US08/718,051 US5917563A (en) | 1995-10-16 | 1996-09-13 | Liquid crystal display device having an insulation film made of organic material between an additional capacity and a bus line |
| US09/233,168 US6141066A (en) | 1995-10-16 | 1999-01-19 | Liquid crystal display device with active matrix substrate using source/drain electrode as capacitor conductor |
| US09/648,553 US6359665B1 (en) | 1995-10-16 | 2000-08-28 | Switching element substrate having additional capacity and manufacturing method thereof |
| US10/052,345 US6806932B2 (en) | 1995-10-16 | 2002-01-23 | Semiconductor device |
| US10/839,215 US7057691B2 (en) | 1995-10-16 | 2004-05-06 | Semiconductor device |
| US11/292,357 US7190418B2 (en) | 1995-10-16 | 2005-12-02 | Semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26730895 | 1995-10-16 | ||
| JP7-267308 | 1995-10-16 | ||
| JP19445196A JPH09171196A (ja) | 1995-10-16 | 1996-07-24 | 液晶表示装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001278988A Division JP3643065B2 (ja) | 1995-10-16 | 2001-09-14 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09171196A true JPH09171196A (ja) | 1997-06-30 |
Family
ID=26508507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19445196A Pending JPH09171196A (ja) | 1995-10-16 | 1996-07-24 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09171196A (ja) |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000299469A (ja) * | 1999-02-12 | 2000-10-24 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2000340801A (ja) * | 1999-03-23 | 2000-12-08 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2000353809A (ja) * | 1999-03-02 | 2000-12-19 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6597413B2 (en) | 2000-04-21 | 2003-07-22 | Seiko Epson Corporation | Electro-optical device having two storage capacitor electrodes overlapping scanning lines |
| KR20030073068A (ko) * | 2002-03-08 | 2003-09-19 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시장치 및 그 제조 방법 |
| US6770908B2 (en) | 2000-07-26 | 2004-08-03 | Seiko Epson Corporation | Electro-optical device, substrate for electro-optical device, and projecting type display device |
| KR100490061B1 (ko) * | 2002-01-16 | 2005-05-17 | 일진디스플레이(주) | 개구율이 증대된 액정 표시 장치 |
| JP2006157046A (ja) * | 1999-02-12 | 2006-06-15 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| KR100590739B1 (ko) * | 1998-04-03 | 2006-10-04 | 삼성전자주식회사 | 액정 표시 장치 및 그 제조 방법 |
| US7227597B2 (en) | 1997-12-31 | 2007-06-05 | Samsung Electronics Co., Ltd. | Liquid crystal display having a source electrode and a metal pattern for a storage capacitor formed on an insulating substrate |
| US7619699B2 (en) | 2006-07-25 | 2009-11-17 | Seiko Epson Corporation | Electro-optical device and electronic apparatus |
| US7791681B2 (en) | 2001-05-16 | 2010-09-07 | Samsung Electronics Co., Ltd. | Thin film transistor array substrate for liquid crystal display |
| US8023042B2 (en) | 1999-02-12 | 2011-09-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing therefor |
| CN103616785A (zh) * | 2013-11-08 | 2014-03-05 | 友达光电股份有限公司 | 像素阵列 |
| JP2014132363A (ja) * | 1999-07-06 | 2014-07-17 | Semiconductor Energy Lab Co Ltd | 液晶表示装置及び透過型液晶表示装置 |
| US8847316B2 (en) | 1999-03-02 | 2014-09-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2014240962A (ja) * | 1999-02-23 | 2014-12-25 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| US10012883B2 (en) | 2014-02-10 | 2018-07-03 | Sharp Kabushiki Kaisha | Semiconductor device including a silicon nitride dielectric layer and method for producing same |
-
1996
- 1996-07-24 JP JP19445196A patent/JPH09171196A/ja active Pending
Cited By (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7271857B2 (en) | 1997-12-31 | 2007-09-18 | Samsung Electronics Co., Ltd. | Method for manufacturing a liquid crystal display |
| US7227597B2 (en) | 1997-12-31 | 2007-06-05 | Samsung Electronics Co., Ltd. | Liquid crystal display having a source electrode and a metal pattern for a storage capacitor formed on an insulating substrate |
| KR100590739B1 (ko) * | 1998-04-03 | 2006-10-04 | 삼성전자주식회사 | 액정 표시 장치 및 그 제조 방법 |
| JP2000299469A (ja) * | 1999-02-12 | 2000-10-24 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2006157046A (ja) * | 1999-02-12 | 2006-06-15 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US8896777B2 (en) | 1999-02-12 | 2014-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a spacer wherein the spacer has an opening through which a pixel electrode is connected to a first transistor |
| US9235095B2 (en) | 1999-02-12 | 2016-01-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a second organic film over a third insulating film wherein the second organic film overlaps with a channel formation region and a second conductive film |
| US8023042B2 (en) | 1999-02-12 | 2011-09-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing therefor |
| US8994887B2 (en) | 1999-02-12 | 2015-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a second organic film over a third insulating film wherein the second organic film overlaps with a channel formation region and a second conductive film |
| JP2018200467A (ja) * | 1999-02-23 | 2018-12-20 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| US9910334B2 (en) | 1999-02-23 | 2018-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and fabrication method thereof |
| JP2015038612A (ja) * | 1999-02-23 | 2015-02-26 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| JP2014240962A (ja) * | 1999-02-23 | 2014-12-25 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| US9431431B2 (en) | 1999-02-23 | 2016-08-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and fabrication method thereof |
| JP2000353809A (ja) * | 1999-03-02 | 2000-12-19 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US8847316B2 (en) | 1999-03-02 | 2014-09-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US9153604B2 (en) | 1999-03-02 | 2015-10-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2000340801A (ja) * | 1999-03-23 | 2000-12-08 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US9069215B2 (en) | 1999-07-06 | 2015-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| JP2014225044A (ja) * | 1999-07-06 | 2014-12-04 | 株式会社半導体エネルギー研究所 | 表示装置及び電子機器 |
| JP2014132363A (ja) * | 1999-07-06 | 2014-07-17 | Semiconductor Energy Lab Co Ltd | 液晶表示装置及び透過型液晶表示装置 |
| US9395584B2 (en) | 1999-07-06 | 2016-07-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| US9052551B2 (en) | 1999-07-06 | 2015-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| US6825891B2 (en) | 2000-04-21 | 2004-11-30 | Seiko Epson Corporation | Electro-optical device having storage capacitor laminated between data line and pixel electrode |
| US6597413B2 (en) | 2000-04-21 | 2003-07-22 | Seiko Epson Corporation | Electro-optical device having two storage capacitor electrodes overlapping scanning lines |
| US6665024B2 (en) | 2000-04-21 | 2003-12-16 | Seiko Epson Corporation | Electro-optical device having storage capacitor laminated between TFT and data line |
| US6770908B2 (en) | 2000-07-26 | 2004-08-03 | Seiko Epson Corporation | Electro-optical device, substrate for electro-optical device, and projecting type display device |
| US8576346B2 (en) | 2001-05-16 | 2013-11-05 | Samsung Display Co., Ltd. | Thin film transistor array substrate for liquid crystal display |
| US7791681B2 (en) | 2001-05-16 | 2010-09-07 | Samsung Electronics Co., Ltd. | Thin film transistor array substrate for liquid crystal display |
| US8736780B2 (en) | 2001-05-16 | 2014-05-27 | Samsung Display Co., Ltd. | Thin film transistor array substrate for liquid crystal display |
| KR100490061B1 (ko) * | 2002-01-16 | 2005-05-17 | 일진디스플레이(주) | 개구율이 증대된 액정 표시 장치 |
| KR20030073068A (ko) * | 2002-03-08 | 2003-09-19 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시장치 및 그 제조 방법 |
| US7619699B2 (en) | 2006-07-25 | 2009-11-17 | Seiko Epson Corporation | Electro-optical device and electronic apparatus |
| CN103616785B (zh) * | 2013-11-08 | 2016-04-20 | 友达光电股份有限公司 | 像素阵列 |
| CN103616785A (zh) * | 2013-11-08 | 2014-03-05 | 友达光电股份有限公司 | 像素阵列 |
| US10012883B2 (en) | 2014-02-10 | 2018-07-03 | Sharp Kabushiki Kaisha | Semiconductor device including a silicon nitride dielectric layer and method for producing same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7057691B2 (en) | Semiconductor device | |
| US7259820B2 (en) | Active matrix type liquid crystal display device and method of manufacturing the same | |
| KR100247628B1 (ko) | 액정 표시 소자 및 그 제조방법 | |
| US5982460A (en) | Electro-optical display | |
| US5782665A (en) | Fabricating array with storage capacitor between cell electrode and dark matrix | |
| JPH09171196A (ja) | 液晶表示装置 | |
| KR100638525B1 (ko) | 컬러 액정표시장치용 어레이기판 제조방법 | |
| US20080061296A1 (en) | Thin Film Transistor Array Panel for Liquid Crystal Display and Method of Manufacturing the Same | |
| US5742365A (en) | Liquid crystal display device and method for manufacturing the same in which a light shielding layer is over the gate electrode or a gate electrode is in a trench | |
| KR100961960B1 (ko) | 액정 표시 장치, 박막 다이오드 표시판 및 그 제조 방법 | |
| US5614731A (en) | Thin-film transistor element having a structure promoting reduction of light-induced leakage current | |
| JPH077155A (ja) | 薄膜トランジスターの構造と製造方法 | |
| JP2000162647A (ja) | 液晶表示装置用薄膜トランジスタ基板及びその製造方法 | |
| JP3245527B2 (ja) | 液晶表示装置 | |
| KR20040040682A (ko) | 액정표시장치용 어레이 기판 및 그 제조방법 | |
| JPH06130418A (ja) | アクティブマトリクス基板 | |
| JP3669082B2 (ja) | 液晶表示素子用薄膜トランジスタアレイ | |
| JPH0815711A (ja) | アクティブマトリクス基板 | |
| JP3488649B2 (ja) | アクティブマトリクス基板 | |
| KR100223879B1 (ko) | 액정표시장치 및 그 제조방법 | |
| JP3294509B2 (ja) | 液晶表示装置 | |
| JP3643065B2 (ja) | 液晶表示装置 | |
| KR100951359B1 (ko) | 박막 다이오드 표시판 및 그 제조 방법 | |
| JPH0611728A (ja) | 液晶表示装置およびその製造方法 | |
| JPH10213796A (ja) | 液晶表示装置の製造方法及び液晶表示装置 |