JPH09171685A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH09171685A JPH09171685A JP8285430A JP28543096A JPH09171685A JP H09171685 A JPH09171685 A JP H09171685A JP 8285430 A JP8285430 A JP 8285430A JP 28543096 A JP28543096 A JP 28543096A JP H09171685 A JPH09171685 A JP H09171685A
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- cas
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- 238000010586 diagram Methods 0.000 description 7
- 238000003491 array Methods 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 高速動作の可能なパイプラインドページモー
ドを有するメモリ装置を提供すること。 【解決手段】 本発明のメモリ装置は、複数個のカラム
と複数個のローでそれぞれ形成された第１及び第２のメ
モリセルアレイと、外部アドレス信号を受信するため複
数個の入力端を有するアドレスバッファと、アドレスバ
ッファの複数個の出力端と連結する複数個の入力端を有
するプリデコーダと、プリデコーダの出力端と連結する
入力端を有する第１ラッチ及び第２ラッチと、複数個の
カラムを駆動するために第１及び第２メモリセルアレイ
にそれぞれ連結する出力端と、第１及び第２ラッチの出
力を受信する入力端を有する第１及び第２カラムデコー
ダを備える。
ドを有するメモリ装置を提供すること。 【解決手段】 本発明のメモリ装置は、複数個のカラム
と複数個のローでそれぞれ形成された第１及び第２のメ
モリセルアレイと、外部アドレス信号を受信するため複
数個の入力端を有するアドレスバッファと、アドレスバ
ッファの複数個の出力端と連結する複数個の入力端を有
するプリデコーダと、プリデコーダの出力端と連結する
入力端を有する第１ラッチ及び第２ラッチと、複数個の
カラムを駆動するために第１及び第２メモリセルアレイ
にそれぞれ連結する出力端と、第１及び第２ラッチの出
力を受信する入力端を有する第１及び第２カラムデコー
ダを備える。
Description
【０００１】
【発明の属する技術分野】本発明はメモリ装置に関し、
特にカラムアドレスの入力の際に持続的なデータ入出力
を実施できるパイプラインドページモード（ｐｉｐｅｌ
ｉｎｅｄ ｐａｇｅ ｍｏｄｅ）を有するメモリ装置に
関する。
特にカラムアドレスの入力の際に持続的なデータ入出力
を実施できるパイプラインドページモード（ｐｉｐｅｌ
ｉｎｅｄ ｐａｇｅ ｍｏｄｅ）を有するメモリ装置に
関する。
【０００２】
【従来の技術】データを入出力させるため、従来のメモ
リ装置では図１に示す如く、アドレスバッファからカラ
ムアドレスを受け入れた後、これをデコーディングして
その出力をセルアレイのカラムデコーダに移送し、望む
カラムのカラムラインを選択することにより、そのカラ
ムに凍結されたセルに出力を入出力させる。
リ装置では図１に示す如く、アドレスバッファからカラ
ムアドレスを受け入れた後、これをデコーディングして
その出力をセルアレイのカラムデコーダに移送し、望む
カラムのカラムラインを選択することにより、そのカラ
ムに凍結されたセルに出力を入出力させる。
【０００３】図２は、図１に示すメモリ装置の動作タイ
ミング図である。図示の如く、ハイ状態であった／ＲＡ
Ｓ信号がロー状態になった後、／ＣＡＳ信号がハイ状態
からロー状態にトグルすれば内部のＣＡＳ信号が発生す
る。従って、外部のアドレスから望むカラムのカラムア
ドレスを受け入れることになる。
ミング図である。図示の如く、ハイ状態であった／ＲＡ
Ｓ信号がロー状態になった後、／ＣＡＳ信号がハイ状態
からロー状態にトグルすれば内部のＣＡＳ信号が発生す
る。従って、外部のアドレスから望むカラムのカラムア
ドレスを受け入れることになる。
【０００４】
【発明が解決しようとする課題】しかし、従来のページ
モードでは／ＣＡＳ信号のプリチャージ時間であるｔＣ
Ｐと、／ＣＡＳ信号の活性化時間であるｔＣＡＳが重合
したサイクルが費やされ、この時、一回のカラムアドレ
スを受け入れることになり高速動作のためのサイクルに
制限がある。
モードでは／ＣＡＳ信号のプリチャージ時間であるｔＣ
Ｐと、／ＣＡＳ信号の活性化時間であるｔＣＡＳが重合
したサイクルが費やされ、この時、一回のカラムアドレ
スを受け入れることになり高速動作のためのサイクルに
制限がある。
【０００５】
【課題を解決するための手段】前記の問題点の解決のた
め、本発明では／ＣＡＳ信号がハイ及びロー状態の時、
各自がアドレスを受け入れそれぞれのカラムデコーダで
それに該当するカラムアドレスを選択することにより、
／ＣＡＳ信号がトグルするたびに新しいカラムアドレス
を選択させることにより持続的なデータ入出力が可能と
なり、高速動作の可能なパイプラインドページモードを
有するメモリ装置を提供する。
め、本発明では／ＣＡＳ信号がハイ及びロー状態の時、
各自がアドレスを受け入れそれぞれのカラムデコーダで
それに該当するカラムアドレスを選択することにより、
／ＣＡＳ信号がトグルするたびに新しいカラムアドレス
を選択させることにより持続的なデータ入出力が可能と
なり、高速動作の可能なパイプラインドページモードを
有するメモリ装置を提供する。
【０００６】本発明のメモリ装置は複数個のカラムと複
数個のローでそれぞれ形成された第１及び第２のメモリ
セルアレイと、外部アドレス信号を受信するため複数個
の入力端を有するアドレスバッファと、アドレスバッフ
ァの複数個出力端と連結する複数個の入力端を有するプ
リデコーダと、プリデコーダの出力端と連結する入力端
を有する第１ラッチ及び第２ラッチと、複数個のカラム
を駆動するために第１及び第２メモリセルアレイにそれ
ぞれ連結する出力端と、第１及び第２ラッチの出力を受
信する入力端を有する第１及び第２カラムデコーダを備
える。
数個のローでそれぞれ形成された第１及び第２のメモリ
セルアレイと、外部アドレス信号を受信するため複数個
の入力端を有するアドレスバッファと、アドレスバッフ
ァの複数個出力端と連結する複数個の入力端を有するプ
リデコーダと、プリデコーダの出力端と連結する入力端
を有する第１ラッチ及び第２ラッチと、複数個のカラム
を駆動するために第１及び第２メモリセルアレイにそれ
ぞれ連結する出力端と、第１及び第２ラッチの出力を受
信する入力端を有する第１及び第２カラムデコーダを備
える。
【０００７】
【発明の実施の形態】以下、添付の図を参照して本発明
の一実施形態を詳細に説明する。
の一実施形態を詳細に説明する。
【０００８】図３は、本発明の実施例に伴うメモリ装置
を説明するためのブロック図である。
を説明するためのブロック図である。
【０００９】本発明のメモリ装置は、図３に示す如く、
それぞれ少なくとも一つ以上のセルブロックを有する左
側領域セルブロック（３１１）及び右側領域セルブロッ
ク（３１２）でなるセルアレイと、相互交差的に動作し
外部からセルアレイの左側領域セルブロック（３１１）
及び右側領域セルブロック（３１２）にデータを入力し
たり、又は左側領域セルブロック（３１１）及び右側領
域セルブロック（３１２）のデータを外部に出力するた
めに、当該ビットラインを選択駆動するための左側用及
び右側用カラムデコーダ（３２１、３２２）と、左側用
カラムデコーダ及び右側用カラムデコーダ（３２１、３
２２）にそれぞれ供給される左側及び右側用内部アドレ
ス信号を貯蔵する左側用及び右側用ラッチ部（３６１、
３６２）と、左側領域及び右側領域セルブロック（３１
１、３１２）のビットラインを駆動するための内部アド
レス信号発生用の外部アドレス信号を入力して内部アド
レス信号を発生するアドレスバッファ（３４）と、この
アドレスバッファ（３４）から出力された少なくとも一
つ以上のセルブロックを選択駆動するための内部アドレ
ス信号を入力してプリデコーディングし、左側用及び右
側用ラッチ部（３６１、３６２）に出力するプリデコー
ダ（３３）と、／ＣＡＳ信号の入力により通常モードを
実施し、スペシャルモードでは／ＣＡＳ信号とスペシャ
ルモード用イネーブル信号の入力によりアドレスバッフ
ァ（３４）を制御する制御信号を発生し、外部アドレス
信号がアドレスバッファ（３４）に入力されるよう制御
し、左側用及び右側用ラッチ部（３６１、３６２）へそ
れぞれ貯蔵されている左側用及び右側用内部アドレス信
号が、左側用及び右側用カラムデコーダ（３２１、３２
２）にそれぞれ出力されるよう制御する／ＣＡＳバッフ
ァ（３５）を備える。
それぞれ少なくとも一つ以上のセルブロックを有する左
側領域セルブロック（３１１）及び右側領域セルブロッ
ク（３１２）でなるセルアレイと、相互交差的に動作し
外部からセルアレイの左側領域セルブロック（３１１）
及び右側領域セルブロック（３１２）にデータを入力し
たり、又は左側領域セルブロック（３１１）及び右側領
域セルブロック（３１２）のデータを外部に出力するた
めに、当該ビットラインを選択駆動するための左側用及
び右側用カラムデコーダ（３２１、３２２）と、左側用
カラムデコーダ及び右側用カラムデコーダ（３２１、３
２２）にそれぞれ供給される左側及び右側用内部アドレ
ス信号を貯蔵する左側用及び右側用ラッチ部（３６１、
３６２）と、左側領域及び右側領域セルブロック（３１
１、３１２）のビットラインを駆動するための内部アド
レス信号発生用の外部アドレス信号を入力して内部アド
レス信号を発生するアドレスバッファ（３４）と、この
アドレスバッファ（３４）から出力された少なくとも一
つ以上のセルブロックを選択駆動するための内部アドレ
ス信号を入力してプリデコーディングし、左側用及び右
側用ラッチ部（３６１、３６２）に出力するプリデコー
ダ（３３）と、／ＣＡＳ信号の入力により通常モードを
実施し、スペシャルモードでは／ＣＡＳ信号とスペシャ
ルモード用イネーブル信号の入力によりアドレスバッフ
ァ（３４）を制御する制御信号を発生し、外部アドレス
信号がアドレスバッファ（３４）に入力されるよう制御
し、左側用及び右側用ラッチ部（３６１、３６２）へそ
れぞれ貯蔵されている左側用及び右側用内部アドレス信
号が、左側用及び右側用カラムデコーダ（３２１、３２
２）にそれぞれ出力されるよう制御する／ＣＡＳバッフ
ァ（３５）を備える。
【００１０】本発明の動作は次の通りである。
【００１１】最初に、外部アドレス信号（Ａｉ）がアド
レスバッファ（３４）に入力されると、／ＣＡＳ信号が
／ＣＡＳバッファ（３５）に入力され、アドレスバッフ
ァ（３４）に入力されるｃａｓ信号と、ラッチ（３６
１、３６２）にそれぞれ入力されるｃａｓ＿左信号、ｃ
ａｓ＿右信号が発生する。この際、／ＣＡＳ信号がハイ
の場合ｃａｓ＿左信号はローでｃａｓ＿右信号はハイで
あり、／ＣＡＳ信号がローの場合ｃａｓ＿左信号はハイ
でｃａｓ＿右信号はローとなる。
レスバッファ（３４）に入力されると、／ＣＡＳ信号が
／ＣＡＳバッファ（３５）に入力され、アドレスバッフ
ァ（３４）に入力されるｃａｓ信号と、ラッチ（３６
１、３６２）にそれぞれ入力されるｃａｓ＿左信号、ｃ
ａｓ＿右信号が発生する。この際、／ＣＡＳ信号がハイ
の場合ｃａｓ＿左信号はローでｃａｓ＿右信号はハイで
あり、／ＣＡＳ信号がローの場合ｃａｓ＿左信号はハイ
でｃａｓ＿右信号はローとなる。
【００１２】その後、アドレスバッファ（３４）に入力
された外部アドレス信号（Ａｉ）は、ｃａｓ信号の制御
により内部アドレス信号（ＡＹｉ）に変換される。内部
アドレス信号（ＡＹｉ）は、プリデコーダ（３３）によ
りプリデコーディングされ、プリデコーディングされた
内部アドレス信号（ＡＹｉｊ）はラッチ部（３６１、３
６２）にそれぞれ入力される。
された外部アドレス信号（Ａｉ）は、ｃａｓ信号の制御
により内部アドレス信号（ＡＹｉ）に変換される。内部
アドレス信号（ＡＹｉ）は、プリデコーダ（３３）によ
りプリデコーディングされ、プリデコーディングされた
内部アドレス信号（ＡＹｉｊ）はラッチ部（３６１、３
６２）にそれぞれ入力される。
【００１３】左側用ラッチ（３６１）では、内部アドレ
ス信号（ＡＹｉｊ）以外にｃａｓ＿左信号を受信し、Ａ
Ｙｉｊ＿左信号を発生させる。右側用ラッチ部（３６
２）では、内部アドレス信号（ＡＹｉｊ）以外にｃａｓ
＿右信号を受信してＡＹｉｊ＿右信号を発生させる。
ス信号（ＡＹｉｊ）以外にｃａｓ＿左信号を受信し、Ａ
Ｙｉｊ＿左信号を発生させる。右側用ラッチ部（３６
２）では、内部アドレス信号（ＡＹｉｊ）以外にｃａｓ
＿右信号を受信してＡＹｉｊ＿右信号を発生させる。
【００１４】ＡＹｉｊ＿左信号とＡＹｉｊ＿右信号は、
それぞれ左側領域セルブロック（３１１）及び右側領域
セルブロック（３１２）に連結しているカラムデコーダ
（３２１、３２２）に入力される。
それぞれ左側領域セルブロック（３１１）及び右側領域
セルブロック（３１２）に連結しているカラムデコーダ
（３２１、３２２）に入力される。
【００１５】この際、／ＣＡＳ信号がローの場合には、
ｃａｓ＿左信号がハイに動作しそれに該当するＡＹｉｊ
＿左信号を発生させる。これにより、ＡＸｉｊ＿左信号
が入力される左側領域セルブロック（３１１）のカラム
デコーダ（３２１）が動作し、左側領域セルブロック
（３１１）カラムのビットラインが選択されることによ
り、左側領域セルブロック（３１１）に対するデータ入
出力を実施することになる。
ｃａｓ＿左信号がハイに動作しそれに該当するＡＹｉｊ
＿左信号を発生させる。これにより、ＡＸｉｊ＿左信号
が入力される左側領域セルブロック（３１１）のカラム
デコーダ（３２１）が動作し、左側領域セルブロック
（３１１）カラムのビットラインが選択されることによ
り、左側領域セルブロック（３１１）に対するデータ入
出力を実施することになる。
【００１６】／ＣＡＳ信号がハイの場合には、ｃａｓ＿
右信号が動作しそれに該当するＡＹｉｊ＿右信号を発生
させる。これにより、ＡＸｉｊ＿右信号が入力される右
側領域セルブロック（３１２）のカラムデコーダ（３２
２）が動作し、右側領域セルブロック（３１２）カラム
のビットラインが選択されることにより、右側領域セル
ブロック（３１２）に対するデータ入出力を実施するこ
とになる。
右信号が動作しそれに該当するＡＹｉｊ＿右信号を発生
させる。これにより、ＡＸｉｊ＿右信号が入力される右
側領域セルブロック（３１２）のカラムデコーダ（３２
２）が動作し、右側領域セルブロック（３１２）カラム
のビットラインが選択されることにより、右側領域セル
ブロック（３１２）に対するデータ入出力を実施するこ
とになる。
【００１７】従って、所定周期の／ＣＡＳ信号の周波数
を調整することにより、全体セルアレイに対するデータ
の入出力が形成されることになる。
を調整することにより、全体セルアレイに対するデータ
の入出力が形成されることになる。
【００１８】図４は、図３に示すメモリ装置の動作タイ
ミング図である。図示の如く、所定周期の／ＣＡＳ信号
に対し、ＡＹｉｊ＿左信号とＡＹｉｊ＿右信号が交互に
発生し左側領域セルブロック（３１１）及び右側領域セ
ルブロック（３１２）を交互に選択する。従って、全体
的なデータ入出力が可能となる。
ミング図である。図示の如く、所定周期の／ＣＡＳ信号
に対し、ＡＹｉｊ＿左信号とＡＹｉｊ＿右信号が交互に
発生し左側領域セルブロック（３１１）及び右側領域セ
ルブロック（３１２）を交互に選択する。従って、全体
的なデータ入出力が可能となる。
【００１９】図５は、図３に示す／ＣＡＳバッファ（３
５）の内部ｃａｓ信号発生回路である。／ＣＡＳ信号が
ハイからローに進むときはａ径路に沿って内部ｃａｓ信
号が発生することになり、／ＣＡＳ信号がローからハイ
に進む時はｂ径路に沿って内部ｃａｓ信号が発生するこ
とになる。従って、／ＣＡＳ信号が変化すると共にｃａ
ｓ信号が発生することになる。
５）の内部ｃａｓ信号発生回路である。／ＣＡＳ信号が
ハイからローに進むときはａ径路に沿って内部ｃａｓ信
号が発生することになり、／ＣＡＳ信号がローからハイ
に進む時はｂ径路に沿って内部ｃａｓ信号が発生するこ
とになる。従って、／ＣＡＳ信号が変化すると共にｃａ
ｓ信号が発生することになる。
【００２０】図６は、図３に示すラッチ部（３６１、３
６２）の回路図である。プリデコーダ（３３）でプリデ
コーディングされた内部アドレス信号（ＡＹｉｊ）がラ
ッチ部（３６１、３６２）へ入力されると、左側用ラッ
チ部（３６１）及び右側用ラッチ部（３６２）では／Ｃ
ＡＳバッファ（３５）から発生したｃａｓ＿左信号及び
ｃａｓ＿右信号の制御に従いＡＹｉｊ＿左信号及びＡＹ
ｉｊ＿右信号を発生させることになり、ｃａｓ＿左信号
がローに進めば内部アドレス信号（ＡＹｉｊ）は左側用
ラッチ部（３６１）の前端で受け入れることになり、ｃ
ａｓ＿左信号がハイに進めば前端はラッチをなし、左側
用ラッチ部（３６１）の後端はパスが開かれ前端のラッ
チしているデータが出力に出てＡＹｉｊ＿左信号を作
り、ｃａｓ＿左信号がローに進めば左側用ラッチ部（３
６１）の前端は新しい内部アドレス信号（ＡＹｉｊ）を
受け入れるようパスが開かれ、従って、新しい内部アド
レス信号（ＡＹｉｊ）を受ける準備を進めているが、前
端と後端のパスが断切されているため新しい内部アドレ
ス信号（ＡＹｉｊ）は後端に入ることができず、後端は
ｃａｓ＿左信号がハイとなりながら受け入れた内部アド
レス信号（ＡＹｉｊ）を引続きラッチしていることにな
り、結局ＡＹｉｊ＿左信号がローからハイに進む時にの
み新しいカラムアドレスを受け入れる。
６２）の回路図である。プリデコーダ（３３）でプリデ
コーディングされた内部アドレス信号（ＡＹｉｊ）がラ
ッチ部（３６１、３６２）へ入力されると、左側用ラッ
チ部（３６１）及び右側用ラッチ部（３６２）では／Ｃ
ＡＳバッファ（３５）から発生したｃａｓ＿左信号及び
ｃａｓ＿右信号の制御に従いＡＹｉｊ＿左信号及びＡＹ
ｉｊ＿右信号を発生させることになり、ｃａｓ＿左信号
がローに進めば内部アドレス信号（ＡＹｉｊ）は左側用
ラッチ部（３６１）の前端で受け入れることになり、ｃ
ａｓ＿左信号がハイに進めば前端はラッチをなし、左側
用ラッチ部（３６１）の後端はパスが開かれ前端のラッ
チしているデータが出力に出てＡＹｉｊ＿左信号を作
り、ｃａｓ＿左信号がローに進めば左側用ラッチ部（３
６１）の前端は新しい内部アドレス信号（ＡＹｉｊ）を
受け入れるようパスが開かれ、従って、新しい内部アド
レス信号（ＡＹｉｊ）を受ける準備を進めているが、前
端と後端のパスが断切されているため新しい内部アドレ
ス信号（ＡＹｉｊ）は後端に入ることができず、後端は
ｃａｓ＿左信号がハイとなりながら受け入れた内部アド
レス信号（ＡＹｉｊ）を引続きラッチしていることにな
り、結局ＡＹｉｊ＿左信号がローからハイに進む時にの
み新しいカラムアドレスを受け入れる。
【００２１】同様に、ｃａｓ＿右信号がローからハイに
進む時だけＡＹｉｊ＿右信号は新しいカラムアドレスを
受け入れる。
進む時だけＡＹｉｊ＿右信号は新しいカラムアドレスを
受け入れる。
【００２２】従って、／ＣＡＳ信号がロー、ハイ、ロ
ー、ハイの如く引続きトグルするたびに外部のカラムア
ドレス（Ａｉ）は、ＡＹｉｊ＿左信号、ＡＹｉｊ＿右信
号に変換され、１／２セルアレイのそれぞれのカラムデ
コーダを交差的に動作させることになる。即ち、本発明
では／ＣＡＳ信号がトグルするたびに左右のカラムデコ
ーダを交互に選択することにより、連続的なデータの入
出力を可能とし高速動作を可能にした。
ー、ハイの如く引続きトグルするたびに外部のカラムア
ドレス（Ａｉ）は、ＡＹｉｊ＿左信号、ＡＹｉｊ＿右信
号に変換され、１／２セルアレイのそれぞれのカラムデ
コーダを交差的に動作させることになる。即ち、本発明
では／ＣＡＳ信号がトグルするたびに左右のカラムデコ
ーダを交互に選択することにより、連続的なデータの入
出力を可能とし高速動作を可能にした。
【００２３】
【発明の効果】以上で説明した如く、従来のページモー
ドでは／ＣＡＳ信号のプリチャージ時間のｔＣＰと、／
ＣＡＳ信号のアクティブ時間であるｔＣＡＳが重合した
サイクルが費やされ、１回でカラムアドレスを受信した
ためデータ入出力速度改善に問題があった。
ドでは／ＣＡＳ信号のプリチャージ時間のｔＣＰと、／
ＣＡＳ信号のアクティブ時間であるｔＣＡＳが重合した
サイクルが費やされ、１回でカラムアドレスを受信した
ためデータ入出力速度改善に問題があった。
【００２４】しかし、本発明ではパイプラインページモ
ードを採択し従来のディーラムがページモードで持って
いた動作速度が遅いという欠点を解決し、むしろ超高速
の素子動作特性を持つことになる効果を得ることができ
る。
ードを採択し従来のディーラムがページモードで持って
いた動作速度が遅いという欠点を解決し、むしろ超高速
の素子動作特性を持つことになる効果を得ることができ
る。
【図１】従来のメモリ装置のブロック図。
【図２】図１のメモリ装置の動作タイミング図。
【図３】本発明の実施例に伴うメモリ装置のブロック
図。
図。
【図４】図３に示すメモリ装置の動作タイミング図。
【図５】図３に示すアドレスバッファの内部カス信号発
生回路図。
生回路図。
【図６】図３に示すラッチ部の回路図。
１３，３３… プリデコーダ １４，３４… アドレスバッファ １５，３５… ／ＣＡＳバッファ １１１，１１２，３１１，３１２… セルアレイ ３６１，３６２… ラッチ部
Claims (9)
- 【請求項１】 複数個のカラムと複数個のローでそれぞ
れ形成された第１及び第２のメモリセルアレイと、 外部アドレス信号を受信するため複数個の入力端を有す
るアドレスバッファと、 前記アドレスバッファの複数個の出力端と連結する複数
個の入力端を有するプリデコーダと、 前記プリデコーダの出力端と連結する入力端を有する第
１ラッチ及び第２ラッチと、 前記複数個のカラムを駆動するために前記第１及び第２
メモリセルアレイにそれぞれ連結する出力端と、前記第
１及び第２ラッチの出力を受信する入力端を有する第１
及び第２カラムデコーダを備えるメモリ装置。 - 【請求項２】 外部ＣＡＳ信号に応答し、第１及び第２
内部ｃａｓ信号でなる内部ｃａｓ信号を発生させるＣＡ
Ｓバッファをさらに備えることを特徴とする請求項１記
載のメモリ装置。 - 【請求項３】 前記第１及び第２内部ｃａｓ信号でなる
内部ｃａｓ信号は、前記アドレスバッファに入力される
ことを特徴とする請求項２記載のメモリ装置。 - 【請求項４】 前記第１及び第２内部ｃａｓ信号それぞ
れは、前記第１及び第２ラッチにそれぞれ入力されるこ
とを特徴とする請求項２記載のメモリ装置。 - 【請求項５】 前記第１及び第２内部ｃａｓ信号それぞ
れは、外部ＣＡＳ信号のライジングエッジ及びフォーリ
ングエッジに応答して発生することを特徴とする請求項
３又は４記載のメモリ装置。 - 【請求項６】 前記第１ラッチは、前記プリデコーダか
らプリデコーディングされた内部カラムアドレス信号
と、第１内部ｃａｓ信号に応答して第１内部カラムアド
レス信号を発生させることを特徴とする請求項１〜４の
いずれか一項に記載のメモリ装置。 - 【請求項７】 前記第２ラッチは、前記プリデコーダで
プリデコーディングされた内部カラムアドレス信号と、
第２内部ｃａｓ信号に応答して第２内部カラムアドレス
信号を発生させることを特徴とする請求項１〜４のいず
れか一項に記載のメモリ装置。 - 【請求項８】 前記第１ラッチは、前記第１ｃａｓ信号
のロジックがハイレベルからローレベルに遷移する時、
前記プリデコーダでプリデコーディングされた内部カラ
ムアドレス信号を受信し、前記第１ｃａｓ信号のロジッ
クがローレベルからハイレベルに遷移する時、前記第１
内部カラムアドレス信号を発生することを特徴とする請
求項１〜４のいずれか一項に記載のメモリ装置。 - 【請求項９】 前記第２ラッチは、前記第２ｃａｓ信号
のロジックがハイレベルからローレベルに遷移する時、
前記プリデコーダでプリデコーディングされた内部カラ
ムアドレス信号を受信し、前記第２ｃａｓ信号のロジッ
クがローレベルからハイレベルに遷移する時、前記第２
内部カラムアドレス信号を発生することを特徴とする請
求項１〜４のいずれか一項に記載のメモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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