JPH0770218B2 - 非同期行および列制御を有するメモリ回路および該メモリ回路の非同期行および列制御方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アドレス変換を検出するメモリに関するもの
であり、更に詳しく云うとアドレス変換に応答してビツ
トラインをプリチヤージし等化する非同期行および列制
御を有するメモリ回路および該メモリ回路の非同期行お
よび列制御方法に関する。

〔従来の技術〕

スタテイツクランダムアクセスメモリ（SRAM）において
は、データを与える場合にアドレス変換に応答して種々
の回路機能を行うことが望ましいことが見出されてい
る。アドレス変換検出（address transition detectio
n,ATD）を用いるSRAMにおいては、ある状況下において
はデータが失われるという問題が起きてきている。時に
はパターン感度（pattern sensitivities）の問題があ
る。また時にはよくアドレススキユー（address skew）
の問題がある。アドレススキユーの問題は２つ以上のア
ドレスが全く同時にではないが変化する場合に起きる。
典型的な動作では、アドレススキユーの問題は全アクセ
ス時間に比べると極めて小さい。システム内の典型的な
アクセスについては、アドレススキユーの問題は典型的
には１〜２ナノ秒（ns）であるが、一方SRAMの場合は約
35ns程度のアクセス時間を有する。この種類のアドレス
スキユーについては問題は殆んど起きていない。しかし
ながら、典型的なシステムにおいてもまた、有効となる
前にアドレスが比較的長い時間、例えば25nsの間急速に
変化しつつある場合が存在する。これは故障が起きる可
能性が比較的高い状態である。この問題が起きる理由を
判断することはむずかしいが、本発明において取り除か
れる原因の１つは、次のような事実に関係している。即
ち、典型的な先行技術としてのアドレス変換検出（AT
D）メモリ回路においては、厳しいアドレススキユーの
期間中にワードラインが活性化されることがありうると
いうことである。ワードラインが活性化されると、その
行上にあるSRAMセルはイネーブルになり、ビツトライン
上の電圧差を区別しようとしつつある。次にもしも別の
ワードラインがアクセスされると、ビツトラインは十分
に微分され電位差を区別化されることがあるため、新た
に活性化されたセルは、特にそのセルが比較的に弱い場
合には、データを反転する可能性がある。典型的なアド
レス指定状態では、このアドレススキユーに伴うデータ
反転の問題は、次のワードラインを活性化する以前に、
ビツトラインが確実に電位的に安定に均等化されている
ということを保証することによつて処理される。しか
し、起きうる可能性のある厳しいアドレススキユーの状
態下では、ビツトラインは十分には電位的に均等化され
ず、時にはデータが失われるという問題点を生ずる。

事態を複雑なものにしているもう１つの要因は、最高サ
イクル周波数以下で動作する場合には、サイクル間にお
いてメモリの主要部分をターン・オフにすることが望ま
しいという点である。これはサイクルの終りにおいて一
部の電力消費部分をターン・オフにするサイクルエンド
タイマ（cycle end timer）で一般的に処理される。こ
の結果、比較的遅いサイクル速度（rate）で動作する
と、電力が著しく節約される。しかし、これはタイマが
タイムアウトした後にアクセスがある場合にはサイクル
の長さを長くする可能性があり、回路の複雑さを増大す
るという問題点を生ずる。

〔発明が解決しようとする課題〕

本発明の目的の１つは改良された非同期行および列制御
を有するメモリ回路を提供することである。

本発明の他の目的の１つは改良された非同期行および列
制御を有するメモリ回路の非同期行および列制御方法を
提供することである。

本発明の更にもう１つの目的は、２本以上のワードライ
ンが同時にアクテイブになるのを防止する改良された非
同期行および列制御を有するメモリ回路および該メモリ
回路の非同期行および列制御方法を提供することであ
る。

〔課題を解決するための手段〕

これらの、およびその他の目的は、列アドレスによつて
選択される複数のビツトライン対および行アドレスによ
つて選択される複数のワードラインを有するメモリ回路
において達成され、前記ビツトライン対は列アドレスに
よつて決定される列デコーダによつて共通のデータライ
ンに選択的に結合され、ワードラインは行アドレスによ
つて決定される行デコーダによつて選択的にイネーブル
にされ、メモリセルはビツトライン対とワードラインの
各交差点に位置している。メモリ回路は行検出回路、列
検出回路、使用禁止（ディスエーブル）回路および電気
的に絶縁するための回路を含む。行検出回路は行アドレ
ス変換の検出に応答して行変換信号を発生させる。列検
出回路は列アドレス変換の検出に応答して列変換信号を
発生させる。使用禁止（ディスエーブル）回路は行変換
信号に応答して行デコーダをディスエーブルにする。電
気的に絶縁するための回路は、列変換信号に応答してデ
ータラインからビツトラインを電気的に絶縁する。

〔発明の構成〕

本発明の構成は下記に示す通りである。即ち本発明は、
列アドレスによって選択される複数のビットライン対
（203,204）および行アドレスによって選択される複数
のワードライン（218,219,220）を有し、ビットライン
対（203,204）は列アドレスによって決定される列デコ
ーダ（202）によって共通のデータライン（216,217）に
選択的に結合され、ワードライン（218,219,220）は行
アドレスによって決定される行デコーダ（201）によっ
て選択的にイネーブルにされ、ビットライン対（203,20
4）とワードライン218,219,220）の各交差点にメモリセ
ル（205,206,207）が位置しているメモリ回路（10）に
おいて、 列アドレス変換に応答して列変換信号を発生させる列検
出手段（265,266,268,269）と、 列アドレス変換に応答して少なくともひとつの選択され
たビットライン対（203,204）を共通のデータライン（2
16,217）から電気的に絶縁し、前記少なくともひとつの
選択されたビットライン対（203,204）を列アドレス変
換の終了後に共通のデータライン（216,217）に結合
し、前記少なくともひとつの選択されたビットライン対
（203,204）を列アドレス変換中プリチャージさせる電
気的絶縁手段（202,208,209）と、 を、具える非同期行および列制御を有するメモリ回路と
しての構成を有する。

或いはまた、列アドレスによって選択される複数のビッ
トライン対（203,204）および行アドレスによって選択
される複数のワードライン（218,219,220）を有し、ビ
ットライン対（203,204）は列アドレスによって決定さ
れる列デコーダ（202）によって選択的に共通のデータ
ライン（216,217）に結合され、ワードライン（218,21
9,220）は行アドレスによって決定される行デコーダ（2
01）によって選択的にイネーブルにされ、ビットライン
対（203,204）とワードライン（218,219,220）の各交差
点にメモリセル（205,206,207）が位置しているメモリ
回路（10）において、 行アドレス変換に応答して行変換信号を発生させる行検
出手段（250,251,259,260）と、 行変換信号に応答して行デコーダ（201）をディスエー
ブルにし、行アドレス変換の終了後に行デコーダ（20
1）をイネーブルにし、行アドレス変換の終了まで複数
のワードラインの活性化を防止するディスエーブル手段
（RD,201）と、 を具える非同期行および列制御を有するメモリ回路とし
ての構成を有する。

或いはまた、列アドレスによって選択される複数のビッ
トライン対（203,204）および行アドレスによって選択
される複数のワードライン（218,219,220）を有し、ビ
ットライン対（203,204）は列アドレスによって決定さ
れる列デコーダ（202）によって選択的に共通のデータ
ライン（216,217）に結合され、ワードライン（218,21
9,220）は行アドレスによって決定される行デコーダ（2
01）によって選択的にイネーブルにされ、ビットライン
対（203,204）とワードライン（218,219,220）の各交差
点にメモリセル（205,206,207）が位置しているメモリ
回路（10）において、 列アドレス変換を検出するステップと、 列アドレス変換の検出に応答して、少なくともひとつの
選択されたビットライン対（203,204）を共通のデータ
ライン（216,217）から電気的に絶縁し、前記少なくと
もひとつの選択されたビットライン対（203,204）を列
アドレス変換の終了後に共通のデータライン（216,21
7）に結合し、前記少なくともひとつの選択されたビッ
トライン対（203,204）を列アドレス変換中プリチャー
ジさせるステップとを含む非同期行および列制御を有す
るメモリ回路の非同期行および列制御方法としての構成
を有する。

〔発明の概要〕

複数のビツトライン対と、複数のビットライン対と交差
するワードラインとを有し、各々のこのような交差点に
配置されたメモリセルを有するメモリ回路が記載されて
いる。列アドレスによつてアクセスされるべきビツトラ
インを選択し、行アドレスによつてイネーブルにされる
ワードラインを選択している。選択されるのに応答し
て、ビツトラインはデータラインへ結合される。列アド
レス変換に応答して、すべてのビツトラインはデータラ
インから電気的に絶縁され、一方ビツトラインはプリチ
ヤージされる。行アドレス変換に応答して、ワードライ
ンはディスエーブルにされ、一方、ビツトラインは電気
的に平衡にバランス化される。

〔図面の簡単な説明〕

第１図は、本発明を理解するのに役立つメモリのレイア
ウトである。

第２図は、第１図のメモリ回路の一部のブロツク図であ
る。

第３図は、第２図のブロツク図の第１部分の回路図であ
る。

第４図は、第２図のブロツク図の第２部分のブロツク図
と回路図を組合わせたものである。

第５図は、本発明の好ましい実施例によるプリチヤージ
およびデコーダ制御回路のブロツク図と回路図を組合わ
せたものである。

第６図は、第５図のプリチヤージおよびデコーダ制御回
路の一部のブロツク図と論理図を組合わせたものであ
る。

〔実施例〕

第１図にはメモリ10がメモリアーキテクチユアを構成す
る一部の重要な機能ブロツクの物理的関係を示すレイア
ウトの形で示されている。メモリ10は８つのサブアレイ
11,12,13,14,15,16,17および18、８つのワードラインド
ライバブロツク21,22,23,24,25,26,27および28、列ブロ
ツク31,左大域（グローバル）行デコーダ32、右大域
（グローバル）行デコーダ33、行アドレスバツフア／制
御ブロツク34、列アドレスバツフア／制御ブロツク35、
制御データ1/0ブロツク36を含む。種々の機能ブロツク
はメモリにおけるアーキテクチユア定義の特色を示すレ
イアウト形で主として相互の関連性をもつて位置してい
る。第１図は頂部と底ブロツク、および左側と右側を有
する２次元の形のアーキテクチユアを示す。行アドレス
バツフア／制御ブロツク34は頂部にあつて、バス37は下
方へ、また左大域（グローバル）行デコーダブロツク32
まで左方へ延長し、バス38は下方へ、また右大域（グロ
ーバル）行デコーダ33まで右方へ延びている。サブアレ
イ11はワードラインドライバ21のすぐ下にある。ワード
ラインドライバ22はサブアレイ11のすぐ下にある。サブ
アレイ12はドライバ22のすぐ下にある。ワードラインド
ライバ23はサブアレイ12のすぐ下にある。サブアレイ13
はドライバ23のすぐ下にある。ワードラインドライバ24
はサブアレイ13のすぐ下にある。サブアレイ14はドライ
バ24のすぐ下にある。ワードラインドライバブロツク25
は行デコーダ33のすぐ下にある。サブアレイ15はワード
ラインドライバ25のすぐ下にある。ワードラインドライ
バ26はサブアレイ15のすぐ下にある。サブアレイ16はド
ライバ26のすぐ下にある。ワードラインドライバ27はサ
ブアレイ16のすぐ下にある。サブアレイ17はドライバ27
のすぐ下にある。ワードラインドライバ28はサブアレイ
17のすぐ下にある。サブアレイ18はドライバ28のすぐ下
にある。頂部から底部の方向に延びているサブアレイ11
−14はサブアレイの列39を形成している。頂部から底部
の方向へ延びているサブアレイ15−18はサブアレイの列
40を形成している。左から右の方向へ延びているサブア
レイ11および15はサブアレイの行42を形成している。左
から右の方向へ延びているサブアレイ12および16はサブ
アレイの行43を形成している。左から右の方向へ延びて
いるサブアレイ13および17はサブアレイの行44を形成し
ている。左から右の方向へ延びているサブアレイ14およ
び17はサブアレイの行45を形成している。列ブロツク37
は列39と40の間でそれらと平行して延びている。従つて
列ブロツク31は間に置かれて行42−45の各々に分かれて
いる。ワードラインドライバ21−24は列39のサブアレイ
11−14上にそれぞれある。ワードラインドライバ25−28
はサブアレイ15−18の上にそれぞれある。ここに用いら
れている“〜の上に”という語はアーキテクチユアを説
明するのに適当な２次元平面の意味に用いられている。
サブアレイ11−18はそれぞれ、128の上に重なつている
ビツトライン対と64本の上に重なつているワードライン
を有する。ここに用いられている“上に重なつている”
という語は３次元の意味に用いられている。ワードライ
ンおよびビツトラインの用法は技術上周知である。例と
して、サブアレイの各々に対して４本のワードラインが
示されており、サブアレイ15に対して３本のビツトライ
ンが示されている。ワードラインは頂部から底部の方向
へ延び、ビツトラインは左から右の方向へ延びている。
サブアレイ11についてはワードライン46−49が示されて
いる。サブアレイ12についてはワードライン50−53が示
されている。サブアレイ13についてはワードライン54−
57が示されている。サブアレイ14についてはワードライ
ン58−61が示されている。サブアレイ15についてはビツ
トライン対62−64が示されている。列39および40はそれ
ぞれ頂部から底部の方向へ延長する32本の行選択ライン
を有する。例として、列39について行選択ライン65およ
び66が示されている。各行選択ラインについて、特定の
列における各サブアレイ用としてその行選択ラインに隣
接する２本の対応するワードラインがある。各ワードラ
インは１本だけの行選択ラインに隣接しており、それは
対応する行選択ラインである。行選択ライン65は対応す
るワードライン46−47、50−51、54−55および58−59を
有する。行選択ライン66は対応するワードライン48−4
9、52−53,56−57および60−61を有する。行選択ライン
65および66は行デコーダ32からワードラインドライバ24
までのびており、その間ではサブアレイ11−13の上に重
なつている。

ワードラインは２層に形成されている。１層は個々のメ
モリセルをイネーブルにする伝達トランジスタのゲート
を形成するポリシリコンである。もう一方の層はポリシ
リコンワードラインの上に重なつている金属である。上
に重なつている各金属ワードラインは対応するポリシリ
コンワードラインにストラツプ（strap）されていて、
メモリセルがアクセスされる速度を早める。高速ワード
ラインのためにこのようにポリシリコンに対してその上
に重なつている金属をストラツプすることは技術上周知
である。行選択ラインは金属ワードラインと同じ層に形
成された金属ラインである。行選択ラインはワードライ
ンドライバによつて用いられる情報を運びそれは最後の
ワードラインドライバで終了する。従つて、行選択ライ
ンはサブアレイの列中の最後のサブアレイに重なるとこ
ろまで延長する必要はない。図示されているように、行
選択ライン65および66はサブアレイ14、即ち列39中の最
後のサブアレイに重なるところまでは延びていない。各
行選択ラインは最後のサブアレイを除くすべてのサブア
レイの上方にあるその行選択ラインに対応するワードラ
インの間に延長する。第１図に示すように、行選択ライ
ン65はサブアレイ11の上方にあるワードライン46と47の
間、サブアレイ12の上方にあるワードライン50と51の
間、およびサブアレイ13の上方にあるワードライン54と
55の間まで延びている。

列ブロツク31はサブアレイ11−18、ワードラインドライ
バ21−28、ブロツク34、ブロツク35およびブロツク36に
結合されている。列ブロツク31は列復号、データの局部
的検知、サブアレイ選択信号の経路指定およびデータの
経路指定を行う。16のアドレス信号A0〜A15によつて定
められる65,536のメモリ位置がある。アドレス信号A0〜
A8はどのワードラインが付勢されるか（又はイネーブル
になるか）を定める。64本のワードラインおよび８つの
サブアレイを用いた場合には、512のうちの１つの選択
となる。列ブロツク31はサブアレイ選択信号をワードラ
インドライバへ送つてワードラインイネーブルプロセス
を助ける。各列39,40および32が行選択ラインを有する
ので全部で64本の行選択ラインがある。アドレス信号A0
〜A5は64のうちの１つの選択を行ない、どの行選択ライ
ンが付勢されるかを定める。付勢された行選択ラインに
対応する２本のワードラインのうちの１本が付勢され
る。この２つのうちの１つの選択はアドレスA6によつて
決められる。アドレスA5は左と右の間、即ち列39と40の
間を定める。ブロツク34は16のサブアレイ選択信号を列
ブロツク31に与える。各ワードラインドライバブロツク
はこれらのサブアレイ選択信号のうちの２つを受信す
る。或る１つのワードライン選択について、16のサブア
レイ選択信号のうちの１つだけが付勢される。各ワード
ラインドライバブロツクが２つのサブアレイ選択信号を
受信する理由は、付勢された行選択ラインに対応しそれ
に隣接する２本のワードラインの間で選択を行うからで
ある。アドレス信号A7およびA8はサブアレイの１つの列
のなかのどのサブアレイを選択するかを定める。アドレ
ス信号A5,A7およびA8はワードライン選択ならびにプリ
チヤージするためにどのサブアレイを付勢するかを定め
る。

読出モードでは、信号A0−A8のうちの１つが状態を変え
ると、行アドレス変換信号が付勢され、選択されたサブ
アレイをプリチヤージする。これは高速SRAMにおける代
表的技術となつている。サブアレイのプリチヤージはそ
のビツトラインをプリチヤージして等化することであ
る。このプリチヤージはメモリが消費する電力の重要な
部分である。そのような重要な電力節約がデータを与え
るサブアレイのみをプリチヤージすることによつて達成
される。アドレス信号A5,A7およびA8はアドレス信号A0
−A8のうちの１つ又はそれ以上のアドレス信号のアドレ
ス変換に応答してどの１つのサブアレイをプリチヤージ
するかを定める。他のすべてのサブアレイはプリチヤー
ジされたままになつていて選択されない。

付勢されるワードラインとともに、列ブロツク31は復号
および検知を行い、読出モードにおいて付勢されたサブ
アレイから選択されたデータを得る。アドレス信号は12
8のうちの１つの選択を行い、サブアレイ内のどのビツ
トラインがデータを与えるかを定める。ワードライン選
択手順ならびに検知手段において、付勢されたサブアレ
イを決めなければならない。サブアレイ選択信号はまた
この目的にとつても有用である。という訳は、それらの
信号はどのサブアレイを選択するかを定めるからであ
る。列ブロツク37には４セツトのセンス増幅器があり、
それらは列42,43,44および45にそれぞれ対応する。セン
ス増幅器の各セツトは４つのセンサ増幅器からなる。セ
ツト67は対応するサブアレイ11および15に近接している
センス増幅器71−74からなる。セツト68は対応するサブ
アレイ12および16に近接しているセンス増幅器75−78か
らなる。セツト69は対応するサブアレイ13および17に近
接しているセンス増幅器79−82からなる。セツト70は対
応するサブアレイ14および18に近接しているセンス増幅
器83−86からなるアドレス信号A9−A13によつて定めら
れる。アドレス信号A9−A13によって定義されるプリデ
コーデイングは付勢されたサブアレイからの４つのビツ
トライン対をその付勢されたサブアレイに対応するそれ
ぞれのセンス増幅器に結合する。

第１図には示されていないが第２図に示されている大域
データライン88はセンス増幅器71−86から列ブロツク31
を通つてブロツク36に至る。第２図には列ブロツク31の
一部89とサブアレイ13および17が示されている。部分89
はサブアレイ13に結合した列デコーダ部分、サブアレイ
17に結合した列デコーダ部分91、センス増幅器のセツト
69、ならびに大域データライン88を含む。４対のデータ
ライン92,93,94および95は大域データライン88を含む。
センス増幅器のセツト67−70の各々は出力をこれらの４
つのデータライン対に制御できるように結合させてい
る。増幅器のどのセツトがデータライン対に結合される
かはアドレス信号A7およびA8によつて定められる。増幅
器の各セツト67−70は同じ行にある２つのサブアレイの
うちの１つに制御できるように結合されている入力を有
する。４対のデータライン92−95のうちのどの１つをデ
ータ用に選択するかは、アドレス信号A14およびA15によ
つて決められる。信号A14およびA15はまた増幅器セツト
内の４つのセンス増幅器のうちのどれがディスエーブル
にされないかを定める。４つのうちの１つのデータ対選
択を行うのに必要な制御信号はブロツク35からブロツク
36へ結合される。

書込モードにおいてもモードライン選択は読出モードの
場合と同じである。書込モードではビツトライン対をプ
リチヤージする必要はない。列復号もまた非常によく似
ている。センス増幅器の代わりに書込ドライバが用いら
れる。書込ドライバはブロツク36に置かれている。アド
レス信号A14およびA15は大域データライン88のどの対が
書込まれるデータを運ぶかを決める。センス増幅器はす
べて３状態として一般に知られている高インピーダンス
となるように作られている。センス増幅器は書込モード
においてはバイパスされるので、選択されたデータライ
ン対は列デコーダに結合される。一定のアドレスについ
て、４つのデータパスが選択されたサブアレイとそのサ
ブアレイ用のセンス増幅器セツトとの間で利用可能とさ
れている。大域データラインとデコーダの間の各々に対
するバイパスは１つのデータパスのみが所望される場合
に４つのデータパスを設ける。これらの可能性のあるデ
ータパスのうちの３つはアドレス信号A14およびA15によ
つて決められるようにブロツクされる。

第２図には列ブロツク31によつて行われるデータ選択お
よび検知プロセスを説明するのに役立つより詳細な図が
示されている。列デコーダ90は４つの列プリデコーダ9
7,98,99および100、４つの二次列デコーダ101,102,103
および104、４つの書込結合回路105,106,107および108
からなる。同様に、列デコーダ91は４つの列プリデコー
ダ110,111,112および113、４つの二次列デコーダ114,11
5,116および117、および４つの書込結合回路118,119,12
0および121からなる。その他のサブアレイ対11−15,12
−16および14−18の各々にもまた対応づけられた４つの
列プリデコーダ、４つの二次列デコーダおよび４つの書
込結合回路を有する。センス増幅器71−86はそれぞれSE
LOC0−15と指定されたその増幅器にとつて一意の選択動
作ブロツクを受信する。第２図に示されているように、
増幅器79,80,81および82はクロツクSELOC8,SELOC9,SELO
C10,およびSELOC11を受信する。SELOCクロツクのうちの
１つだけが読出モードにおいて一定のデータアクセスに
対してアクテイブ（active）である。書込モードではSE
LOCクロツクのすべてがイナクテイブ（inactive）であ
る。

サブアレイ13からのデータがデータライン対92上に出力
される場合を１例として想定することにする。サブアレ
イ13のワードラインはアドレス信号A0−A8によつて決定
されるように付勢される。デコーダ97−100はすべて出
力を二次列デコーダ101−104にそれぞれ与えることによ
つてそのアドレスに対応する。デコーダ97−100はそれ
ぞれサブアレイ13の128ビツトライン対、即ち32ビツト
ライン対に結合される。デコーダ97−100は32のうちの
２つの選択を行うので、２つのビツトライン対がデコー
ダ97−100を介して二次列デコーダ、101,104の各々に結
合される二次列デコーダ101−104はそれぞれ増幅器79−
82の入力にそれぞれ結合された１対の出力を有する。二
次列デコーダ101−104は２つのうちの１つの選択を行
い、１つのビツトライン対を増幅器79−82の各々に結合
する。この２つのうちの１つの選択はアドレス信号A9の
状態によつて決定される。二次列デコーダ114−117はす
べて３状態であつて高インピーダンス出力を与える。増
幅器79−82はそれぞれデータライン対92−95にそれぞれ
結合した１対の出力を有する。この例ではSELOC8は付勢
されるがSELOC9−11はイナクテイブの状態のままになつ
ているので、増幅器79のみが付勢される。この結果、増
幅器79に結合したビツトライン対によつて運ばれたデー
タはデータライン対92に与えられ、そこでブロツク36に
よつて受信される。イナアクテイブ状態では増幅器80−
82は３状態にある。

データライン対92を介してサブアレイ13内に書込が起き
ると、サブアレイ13のワードラインはアドレス信号A0−
A8によつて決定されるように付勢される。クロツクSELO
C8−11のすべてがイナクテイブであるので、増幅器79−
83は３状態になる。ブロツク36はアドレス信号A14およ
びA15によつて決定されるようにデータライン92にデー
タを与える。アドレスに応答して、デコーダ97は２つの
ビツトライン対を書込結合回路105に結合させる。書込
結合回路105はアドレス信号A9によつて決定されるよう
にこれらの対のうちの１つのデータライン92に結合させ
る。従つて、データは付勢されたワードラインと選択さ
れたビツトライン対との交差点において選択されたメモ
リセルに結合される。

デコーダ97−100および110−113は第３図に示すパスゲ
ート回路123のような２つのパスゲート部分を各々が有
し、ビツトラインを二次列デコーダ101−104および114
−117に結合させる。アドレス信号A10−A13に応答して
発生する16のデコードされたアドレス信号DEC0〜DEC15
があり、16本のビツトラインのうちの１本を１本の局所
データラインに結合させる。アドレス信号A5,A7およびA
8によつて決定された選択されたサブアレイにおいて、
信号DEC0〜DEC15のうちの１つが各パスゲート回路に対
して付勢される。各サブアレイごとに８つのパスゲート
回路がある。選択されなかったサブアレイにおいては、
すべての信号DEC0〜DEC15がイナクテイブに保たれてい
る。第３図に示すように、ビツトラインBL0−BL15は選
択的に局所データライン124に結合され、相補ビツトラ
イン＊BL0〜＊BL15は選択的に局所データライン125に結
合されている。ビツトラインから局所データラインへの
結合は各ビツトラインに対する１つのパスゲートによつ
て達成されるので、１本の局所データライン当たりの16
のパスゲートがある。各二次列デコーダ101−104および
114−117は２つの対応するデータライン対に結合されて
いる。この単一のパスゲートはＮチヤネルトランジスタ
として示されている。しかし、DEC0−DEC15信号を補足
する信号によつてイネーブルにされるＮチヤネルトラン
ジスタと平行している追加のＰチヤネルを有することが
好ましい。このことはパスゲート用に従来の伝送ゲート
を用いることと考えることができる。各二次列デコーダ
は２つの局所データライン対に結合されている。各対応
する書込結合回路もまた局所データラインの同じ対に結
合されている。

第４図には二次列デコーダ101および114および書込結合
回路105および118の回路／論理図が示されている。セン
ス増幅器79もまた第４図に示されている。信号DL（97）
0,＊DL（97）0,DL（97）１および＊DL（97）１はデコー
ダ97の局所データライン上にあるデコーダ97のデコード
された出力である。同様に、信号DL（110）0,＊DL（11
0）0,DL（110）１および＊DL（110）１はデコーダ110の
局所データライン上にあるデコーダ110のデコードされ
た出力である。信号＊DLEQ（13）および＊DLEQ（17）は
行又は列アドレス変換に応答して発生させられたアドレ
ス信号A5,A7およびA8によつて制御される等化パルスで
あり、選択されたサブアレイに対応する等化パルスのみ
を付勢する。信号PD（97）1,PD（97）0,PD（110）１お
よびPD（110）０はアドレス信号A5,A7,A8およびA9によ
つてアクテイブになるように選択され、選択されたパル
スデバイス（pass device,転送用デバイス）をイネー
ブルにする。信号SS（13）およびSS（17）はサブアレイ
選択信号としてアドレス信号A5,A7,A8によつて定められ
る。信号WE3は書込中論理高としてアクテイブである書
込イネーブル信号である。信号Ｓ（A14,A15）はアドレ
ス信号A14およびA15によつて定められるセンス増幅器選
択信号である。信号SEは論理低であるとすべてのセンス
増幅器をディスエーブルにするセンス増幅器イネーブル
信号である。ゲートに丸がついているトランジスタはＰ
チヤネルトランジスタであり、その他のトランジスタは
Ｎチヤネルトランジスタである。

第５図には一般に汎用行デコーダ201,汎用列デコーダ20
2,ビツトライン203および204、メモリセル205,206およ
び207、デコーダ結合トランジスタ208および209、ビツ
トライン等化回路210、データライン等化回路211,等化
論理回路212,行アドレス変換検出（ATD）および制御回
路213、列アドレス変換検出（ATD）および制御回路214,
データライン216および217、およびワードライン218,21
9および220からなるメモリ10の一部200が示されてい
る。ビツトライン等化回路210はＮチヤネルトランジス
タ222および223およびＰチヤネルトランジスタ224を含
む。データライン等化回路211はＮチヤネルトランジス
タ226および227およびＰチヤネルトランジスタ228を含
む。等化論理回路212はナンドゲート231、インバータ23
2,233および234、Ｎチヤネルトランジスタ236および23
7、およびＰチヤネルトランジスタ238を含む。

メモリセル205−207は入口をワードライン218−220にそ
れぞれ結合させ、相補出力をビツトライン203および204
にそれぞれ結合させている従来のスタテイツクRAMメモ
リである。トランジスタ208はゲートを列デコーダ202の
出力に接続させ、第１電流電極をビツトライン203に接
続させ、第２電流電極をデータライン216に接続させて
いるゲートを有する。トランジスタ209はゲートをデコ
ーダ202の出力に接続させ、第１電流電極をビツトライ
ン204に接続させ、第２電流電極をデータライン217に接
続させているゲートを有する。トランジスタ222はドレ
インを例えば５ボルトとすることができる正電源端子VD
Dに接続させ、論理回路212が発生させたプリチヤージ信
号PREを受信するゲートを有し、ソースをビツトライン2
03に接続させている。トランジスタ223はドレインをVDD
に接続させ、信号PREを受信するゲートを有し、ソース
をビツトライン204に接続させている。トランジスタ224
は第１電流電極をビツトライン203に接続させ、第２電
流電極をビツトライン204に接続させ、論理回路212が発
生させた等化信号＊EQを受信する。トランジスタ226は
ドレインをVDDに接続させ、ソースをデータライン216に
接続させ、信号PREを受信するゲートを有する。トラン
ジスタ227はドレインをVDDに接続させ、ソースをデータ
ライン217に接続させ、信号PREを受信するゲートを有す
る。トランジスタ228は第１電流電極をデータライン216
に接続させ、第２電流電極をデータライン217に接続さ
せ、論理回路212が発生させたプリチヤージ信号＊PREを
補足する信号を受信するゲートを有する。ナンドゲート
231は行ATDおよび制御回路213が発生させた行変換信号
＊RXを受信する第１入力、サブアレイ選択信号SAを受信
する第２入力、および１出力を有する。インバータ232
は入力をナンドゲート231の出力に接続させ、信号＊EQ
を与える出力を有する。トランジスタ236はソースを接
地させ、ゲートをナンドゲート231の出力に接続させ、
ドレインを有する。トランジスタ237は第１電流電極を
トランジスタ236のドレインに接続させ、信号＊EQを受
信するゲートを有し、列ATDおよび制御回路214が発生さ
せた列変換信号＊CXを受信する第２電極を有する。トラ
ンジスタ238はゲートをトランジスタ236のゲートに接続
させ、信号＊CXを受信する第１電流電極を有し、第２電
極をトラジスタ236のドレインに接続させている。イン
バータ233は入力をトランジスタ236のドレインに接続さ
せ、信号PREを与える出力を有する。インバータ234は入
力をインバータ233の出力に接続させ、信号＊PREを与え
る出力を有する。

回路213は行アドレスを受信し、その変化を検出する。
行変化があると、回路213は信号＊RXをその通常の論理
高から論理低に切換える。信号＊RXは論理低パルスを与
え、アドレススキユーがないと約５ナノ秒（ns）で再び
論理高に切換わる。アドレススキユーがあると、信号＊
RXはより長い時間論理低にとどまつている。行アドレス
変換が比較的近くまとまつている限りにおいては、信号
＊RXは論理低にとどまつており、アドレス変換が完了後
に論理高に再び切り換わる。回路214も同じ方法で信号
＊CXを与えるが、但しそれを列アドレス変換について行
う。行デコーダ201はイネーブルにされると行デコーダ2
01によつて受信される行アドレスによつて決定されるワ
ードライン218−220のうちの１本のようなワードライン
を選択する。同様に、列デコーダ202はイネーブルにさ
れると、列アドレスによつてそうするように選択された
場合にはトランジスタ208および209をイネーブルにす
る。勿論列デコーダ202は列アドレスによつて選択され
た他のビツトライン結合トランジスタ（第５図に示され
ていない）をイネーブルにするために選択的にイネーブ
ルにされた多数の他の出力（これも第５図に示されてい
ない）を有する。回路213は行ディスエーブル信号RDを
与えて行デコーダ201をディスエーブルにし、回路214は
列ディスエーブル信号CDを与えて列デコーダ202をディ
スエーブルにする。信号RDおよびCDはそれぞれ論理低に
おいてそれらのディスエーブル機能を行う。

サイクル間の最短の時間において、又はその近くで動作
すると、信号RDは信号＊RXが論理低である時間を除いて
は論理高であり、信号＊RXが論理低である時間の間はRD
もまた論理低となり、行デコーダ201をディスエーブル
にする。サイクル間の時間がより長くなると、信号RDは
論理高に切換わり、１つのサイクルの終わりと次のサイ
クルの始まりとの間は行デコーダ201をディスエーブル
にする。行デコーダ201をディスエーブルにする効果
は、第５図のワードライン218−220のようなメモリ10内
のすべてのワードラインをディスエーブルにすることで
ある。サイクル間でこのようなことをする目的は電力消
費量を減らすことである。信号＊RXが論理低である時に
ワードラインをディスエーブルにする目的は、等化期間
中にいずれかのワードラインがイネーブルになることを
防ぐことである。信号＊RXが論理低に切換わるのに応答
してビツトライン203および204は等化される。最も普通
の場合には信号＊RXは約5nsの間論理低パルスを出す
か、アドレススキユーにより更に長い時間に延長でき
る。ナンドゲート231は信号＊RXが論理低に切換わるの
に応答して論理高出力を与える。信号SAは第１図のサブ
アレイ11−18のうちのどのサブアレイを選択するかを示
す。サブアレイ11−18の各々は信号＊RXおよび＊CXを受
信するため回路212のような回路を有する。選択された
サブアレイのための特定のサブアレイ信号は論理高であ
るとアクテイブになる。信号SAが論理高であると、ナン
ドゲート231は信号＊RXに応答できる。選択されなかつ
たサブアレイにおいては、対応する信号SAは論理高とな
り、これはナンドゲート231に論理高出力を出力させ
る。選択された場合にはナンドゲート231は論理高パル
スとして信号＊RXの論理パルスをインバータ232に与
え、今度はこのインバータ232が論理低パルスとして信
号＊EQを与える。信号＊EQが論理低であると、トランジ
スタ224は導通し、ビツトライン203および204を一括に
結合させてそれらのビツトラインを等化する。信号＊EQ
が論理高であると、トランジスタ224は導通していない
のでビツトライン203および204は一緒に結合されない。
信号＊EQはそのサブアレイが選択されている場合には行
アドレス変換に応答して論理低のみになる。列アドレス
変換は信号＊EQを論理低に切換えないので、トランジス
タ224は列変化に応答してビツトライン203〜204を等化
しない。そのサブアレイが選択されないと、ナンドゲー
ト231は論理高出力を与え、この論理高出力はインバー
タ232に論理低の信号＊EQを出させる。従つて選択され
ないサブアレイのビツトラインはすべて継続的に等化さ
れる。

回路214は回路213が行アドレス変換に応答して信号＊RX
を与えるのと同じ方法で列アドレス変換に応答して信号
＊CXを与える。一般的な列アドレス変換は約5nsの間信
号＊CXに論理低パルスを出させるが、アドレススキユー
はより持続時間の長い論理低パルスを信号＊CXに出させ
る。信号CDは機能的には信号＊CXと同じであるが、回路
214はそれを異なる出力ドライバで与える。列デコーダ2
02は信号CDが論理高である限りにおいてはイネーブルに
なつている。例アドレス変換が起きると、信号＊CXおよ
びCDは論理低パルスを出して列デコーダ202のディスエ
ーブルにするので、208および209のような結合トランジ
スタはイネーブルにされず、従つてすべてのビツトライ
ンをデータライン216および217のようなデータラインか
ら分離する。列アドレスがビツトライン対203−204を選
択すると、結合トランジスタ208および209は信号CDが論
理低へ切換わるのに応答して導通状態から非導通状態に
切換わり、データライン対216−217からビツトライン対
203−204を分離する。列アドレス変換のみがある場合に
は、インバータ232によつて与えられた信号＊EQは論理
高となるのでトランジスタ237は導通し、ナンドゲート2
31の出力は論理低になるのでトラジスタ238は導通す
る。トランジスタ237および238は従来のCMOS伝達ゲート
として動作する。信号＊CXは論理低に切換わる前には論
理高であるので、インバータ233の入力はトランジスタ2
37および238により形成される伝達ゲートを介して論理
高を受信する。従つてインバータ233は列アドレス変換
の前に論理低の信号PREを与える。それに対応して、イ
ンバータ234は列アドレス変換の前に論理高の信号＊RE
を与える。信号＊CXが論理低のパルスを出すと、この論
理低はトランジスタ237および238を介してインバータ23
3に結合され、信号PREに論理高パルスを出させ信号＊PR
Eに論理低パルスを出させる。論理高の信号PREはビツト
ラインプリチヤージングトランジスタ222およびデータ
ラインプリチヤージングトランジスタ226および227を導
通させる。信号＊PREが論理低に切換わるとデータライ
ン等化トランジスタ228は導通状態にされる。データラ
イン216および217はVDDよりＮチヤネルトランジスタ約
１個分のしきい値電圧だけ低い電圧で等化されプリチヤ
ージされる。選択されないサブアレイについては、ナン
ドゲート231は論理高出力を与え、この出力はトランジ
スタ236にインバータ233の入力を論理低の方へ引つぱら
せるので、信号PREおよび信号＊PREはビツトライン203
および204およびデータライン216−217をプリチヤージ
させる。選択されないサブアレイはアクテイブのワード
ラインを有しないので、選択されないサブアレイにおい
てビツトラインは分離しない。ビツトラインおよびデー
タラインのプリチヤージングおよび等化は持続動作にす
ぎないので、プリチヤージングトランジスタの導通によ
る電流消費は殆んどない。選択されなかつたサブアレイ
のビツトラインのうちのどのビツトラインも放電しない
ようにすることによつて、選択されなかつたサブアレイ
はプリチヤージングの電力消費の悪影響をうけない。従
つて、プリチヤージ電圧を持続する一方でどのワードラ
インもイネーブルにされないようにすることは、選択さ
れなかつたサブアレイをプリチヤージングおよびその不
利な影響から電気的に絶縁する効果を有する。

しかし、選択されたサブアレイにおける列アドレス変換
のためのビツトラインはプリチヤージされるだけで等化
されない。ビツトライン203および204は同じ電圧にプリ
チヤージされることによつて等化されるように思われる
かもしれないが、そうはならない。列アドレス変換の前
にビツトライン対上のワードラインはイネーブルにされ
従つてビツトライン対上のメモリセルはビツトライン対
にアクテイブに結合されたので、一方のピツトラインは
他方のピツトラインよりも低い電圧の方へ引つぱられ
る。行アドレスは選択されたワードライン219を有する
ので行デコーダ201はワードライン219をイネーブルにし
それによりメモリセル206をイネーブルにしたと仮定す
る。イネーブルにされたメモリセル206はメモリセル206
がどの論理状態にあるかに応じて一方又は他方のビツト
ラインを引き込む（pull down）ことによつてビツトラ
イン203および204の電圧を分離する。ビツトライン203
が比較的高い側にあり、ビツトライン204が比較的低い
側にあると仮定し、更に列のみのアドレス変換の前に列
デコーダ202がビツトライン対203−204をデータライン
対216−217に結合させていたと仮定する。列のみのアド
レス変換が起きると、ビツトライン対203および204が同
時にデータライン対216−217から電気的に絶縁され、ビ
ツトライン対203および204はプリチヤージされ、データ
ライン対216−217は等化される。ビツトラインのプリチ
ヤージングはビツトライン203および204の両方の電圧を
上昇させる。ビツトライン203の論理高は時間とともに
劣化する。メモリセル206はSRAMセルとしての性質のた
めにビツトライン上の論理低を非常に効果的に持続でき
るが、論理高を持続するにはそれほど効果的ではない。
SRAMセルは電流を供給するよりもはるかに有効に電流を
引き込むことができる。ビツトラインに結合されると選
択されたメモリセルの論理高側を劣化させる。ビツトラ
インの高側のプリチヤージングはそれを劣化の悪影響か
ら守る。イネーブルにされたメモリセルは或る程度の電
流を引き込むことによつてメモリセル中のデータを逆に
する危険をさけるのに十分な程低くビツトラインを保つ
ので、論理低側プリチヤージングは有害ではない。行ア
ドレス変化のないビツトライン対23−204のいくつかの
アクセスはプリチヤージされていないと論理高ビツトラ
イン203の電圧を継続的に低下させる。これは“ウオー
クダウン（walk down）”と呼ばれ、論理高ビツトライ
ンが論理低ビツトラインに非常に近いところまで低下す
ると結果的にデータが失われる可能性がある。SRAM中の
セルは全部が完全に平衡してはいないので、論理高ビツ
トラインを論理低ビツトラインに近づけると、ビツトラ
インの電圧レベルが比較的低くなつた場合にはイネーブ
ルにされたセル内のデータを逆にすることができる。SR
AMの交差結合性には、論理高は論理低の電流シンキング
可能性（current sinking capability）をドライブす
る特性が含まれる。論理高が低下すると、論理低の電流
シンキング可能性が低下してメモリセルはデータ消失を
起こしやすくなる。先行技術における急速な列のみのア
ドレス変換においてはビツト故障およびアドレスパター
ン依存（sensitivenss）が経験されている。

行アドレス変換がある場合には、信号＊RXは論理低に切
換わつてナンドゲート231に論理高出力を出させ、イン
バータ232に論理低出力を出させる。これはトランジス
タ237および238の伝達ゲートを非導通状態にし，トラン
ジスタ236を導通状態にする。従つてインバータ233への
入力は論理低に切換わり、信号PREを論理高に切換え、
信号＊PREを論理低に切換える。これはトランジスタ22
2,223,224,226,227および228をすべて導通させるので、
ビツトライン対203−204およびデータライン対216−217
はいずれも列アドレス変換の有無に関係なく行アドレス
変換に応答して等化される。

第６図には第５図の回路213の機能を行うのに有用なメ
モリ10に用いられる回路248および回路214の機能を行う
のに有用な回路249のブロック図と論理図との組合わせ
が示されている。回路248は行アドレス変換検出器250,
ノアゲート251および252,ナンドゲート253,254,255,256
および257,オアゲート258,インバータ259,260,261,262
および263およびタイマ264からなる。回路249は列アド
レス変換検出器265,ノアゲート266,ナドゲート267およ
びインバータ268,269,270および271からなる。列アドレ
ス変換検出器265は列アドレス信号A9−A15を受信し、１
つ又は機能の列アドレス信号A9−A15の変化に応答して
正パルスを与える出力を有する。インバータ270は入力
を列アドレス変換検出器265の出力に接続させており、
かつ１つの出力を有する。ナンドゲート267はインバー
タ270の出力に接続された第１入力と、左サブアレイ信
号Ｌを受信する第２入力と、および１つの出力を有す
る。インバータ271はナンドゲート267の出力に接続され
た入力を有し、左サブアレイに対する列ディスエーブル
信号CDLを与える出力を有する。ノアゲート266は列アド
レス変換検出器265の出力に接続された第１入力と、ナ
ンドゲート267の出力に接続された第２入力と、および
１つの出力を有する。インバータ268はノアゲート266の
出力に接続された入力と、１つの出力とを有する。イン
バータ269はインバータ268の出力に接続された入力と、
左サブアレイに対する列変換信号＊CXLを与える出力を
有する。行アドレス変換検出器250は行アドレス信号A0
−A8を受信し、１つまたは複数の行アドレス信号A0−A8
の変化に応答してその出力において正パルスを与える。
インバータ261は行アドレス変換検出器250の出力に接続
された入力を有し、かつ１つの出力を有する。ナンドゲ
ート253は第１入力をインバータ261の出力に接続され、
左サブアレイ信号Ｌを受信する第２入力と、および１つ
の出力を有する。ノアゲート251は行アドレス変換検出
器250の出力に接続された第１入力と、ナンドゲート253
の出力に接続された第２入力と、および１つの出力を有
する。インバータ259はノアゲート251の出力に接続され
た入力と、１つの出力を有する。インバータ260はイン
バータ259の出力に接続された入力と、左サブアレイに
対する行変換信号＊RXLを与える出力を有する。ナンド
ゲート254はインバータ260の出力に接続された第１入力
と、インバータ269の出力に接続された第２入力と、左
サブアレイに対するタイマ信号をTLを与える出力を有す
る。ナンドゲート255はナンドゲート254の出力に接続さ
れた第１入力と、右サブアレイに対するタイマ信号TRを
受信する第２入力とおよび１つの出力を有する。タイマ
264はナンドゲート255の出力に接続された入力と、サイ
クル終了信号CYCENDを与える出力を有する。ナンドゲー
ト257はタイマ264の出力に接続された第１入力と、相補
書込イネーブル信号＊WEを受信する第２入力と、および
１つの出力を有する。オアゲート258はナンドゲート257
の出力に接続された第１入力と、ナンドゲート254の出
力に接続された第２入力と、および１つの出力を有す
る。ナンドゲート256はオアゲート258の出力に接続され
た第１入力と、信号Ｌを受信する第２入力と、および１
つの出力を有する。ノアゲート252はナンドゲート256の
出力に接続された第１入力と、行アドレス変換検出器25
0の出力に接続された第２入力と、１つの出力を有す
る。インバータ262はノアゲート252の出力に接続された
入力と、１つの出力を有する。インバータ263はインバ
ータ262の出力に接続された入力と、左サブアレイに対
する行デコーダディスエーブル信号RDLを与える出力を
有する。

理論高の信号Ｌは左サブアレイ11−14のうちの１つが選
択されていることを示す。信号Ｌはアドレス信号A5の関
数である。対応する信号Ｒ（図示されていない）もまた
右サブアレイ15−18のうちの１つが選択されていること
を示す。論理高の相補書込イネーブル信号＊WEはメモリ
10が読出モードであることを示す。

信号Ｌが論陸高にあると仮定すると、回路249は列アド
レス変換に応答して論理高パルスを与える列アドレス変
換検出器265に応答して論理低パルスとして信号＊CXLお
よびCDLを与える。信号＊CXLおよびCDLは列アドレス変
換がある場合以外にはいずれも論理高である。信号Ｌが
論理低であると、ナンドゲート267は論理高出力を与
え、このためにノアゲート266は論理低出力を与える。
この結果、左サブアレイ11−14が選択されないと、信号
＊CXLおよびCDLは列アドレス変換がない場合でも論理低
になる。信号CDLは第５図の信号CDに類似している。し
かし、信号CDLは第５図に示されているサブアレイの全
部ではなく左サブアレイ11−14に対する列デコーダのみ
をイネーブル及びディスエーブルにする。例えば、第２
図のデコーダ90は信号CDLが論理低であるとディスエー
ブルにされ、一方、デコーダ91は信号CDLを受信しな
い。デコーダ91は右サブアレイに関連した他の列のデコ
ーダとともに信号CDLに類似した信号によつてイネーブ
ルにされる。但しデコーダ91は右サブアレイのうちの１
つが選択された場合にのみ、列アドレス変換に応答す
る。実際の実行においては列プリデコーダをディスエー
ブルにする。サブアレイ13の列プリデコーダ97−100は
信号CDが論理低であるとディスエーブルにされる。この
ことは信号DEC0−DEC15のすべてを論理低にさせること
によつて行われ、こうするとどのビツトラインも第３図
のデータライン対124および125のような局所データライ
ンに結合するのが妨げられる。右サブアレイ用の列ディ
スエーブル信号を発生させる回路（図示されていない）
は列アドレス変換検出器（列ATD）の出力を用い、ゲー
ト266,267およびインバータ268,269,270,271と同じ方法
で接続されているが、但しナンドゲート267に類似した
ナンドゲートは右サブアレイ信号Ｒを受信する。上述し
たように、各サブアレイごとに第５図の回路212があ
る。左サブアレイ11−14に対応する各回路は第５図の信
号＊CXに類似した信号として信号＊CXLを受信する。信
号＊CXLに類似したサブアレイ信号はサブアレイ15−18
に対応する各回路212のためのものである。

第６図の回路248は左サブアレイ11−14のため信号＊RX
L,RDLおよびTLを発生させる回路として示されている。
行アドレス変換検出器（行ATD）250,ナンドゲート255お
よび257およびタイマ264を除く回路248のすべては右サ
ブアレイ15−18のための類似信号を発生させるために再
現されている。右サブアレイのための信号を発生させる
ために、ナンドゲート253および256に類似したゲートは
信号Ｌの代わりに右サブアレイ信号Ｒを受信する。信号
Ｌが論理高であると、信号＊RXLは行アドレス変換検出
器（行ATD）250が行アドレス変換に応答して論理高パル
スを与えるのに応答して論理低パルスを与える。左サブ
アレイ11−14が選択されないと、ナンドゲート253は論
理高出力を与え、この出力はノアゲート251に論理低出
力を与える。この経過、左サブアレイ11−14が選択され
ないと、信号＊RXLは行アドレス変換に関係なく論理低
になる。

左サブアレイ11−14が選択されないと、信号TLは論理高
になり、ナンドゲート255およびタイマ264は右サブアレ
イ15−18のためのタイマ信号TRに応答する。左サブアレ
イ11−14が選択されないと、ナンドゲート256はノアゲ
ート252によって論理高とされ、これはノアゲート252に
論理低出力を出させ、今度はこれが信号RDLを行アドレ
ス変換に関係なく、論理低にさせる。第５図の信号RDに
類似した信号RDLを左サブアレイ11−14のワードライン
のすべてを消勢させる。第５図の行デコーダ201は行デ
コーダ回路全体を表わし、この回路は部分的にデコーデ
イングの行つてサブアレイ選択信号を発生させるブロツ
ク34内の回路ならびに全行デコーダ32および33およびワ
ードラインドライバ21−28をメモリ10内に含む。メモリ
10については、第５図の回路200について説明したよう
に行デコーダのディスエーブル動作はブロツク選択信号
をディスエーブルにすることによつて行われる。論理低
の信号RDLは左サブアレイ11−14に関連したブロツク選
択信号のすべてをディスエーブルにする。論理低の右サ
ブアレイ用の対応する行デコーダディスエーブル信号は
右サブアレイ15−18に関連したブロツク選択信号をディ
スエーブルにする。

左サブアレイ11−14が選択されると、信号TRは論理高に
なるのでナンドゲート255は信号TLに応答する。信号TL
は通常は論理低であるが、列又は行アドレス変換に応答
して論理高パルスを出す。信号TLが論理高パルスを出す
と、ナンドゲート255はタイマ264をリセツトする論理低
パルスを出すことによつて応答する。ナンドゲート255
が論理低である限りにおいては、タイマ264はリセツト
状態にあり論理低出力をナンドゲート257に与える。ナ
ンドゲート255の出力が論理高に切換わると、タイマ264
はタイミングをはじめる一方で論理低出力を維持する。
タイマ264がタイムアウトすると、その出力は論理高に
切換わる。メモリ10が読出モードにあるとすると、ナン
ドゲート256はタイマ264の出力によつて制御される。タ
イマ264のリセツトの期間でタイマ264が計時しつつある
と、ナンドゲート257は論理高出力を与え、オアゲート2
58ひ論理高出力を出させ、今度はこれがナンドゲート25
6に論理低出力を出させる。従つてノアゲート252は行ア
ドレス変換検出器（行ATD）250の出力に応答する。行ア
ドレスの変換がない場合には、ノアゲート252ひ論理低
の両入力を有するので信号RDLは論理高になり、選択さ
れたワードラインがイネーブルにされる。行アドレス変
換が行アドレス変換検出器（行ATD）に論理高パルスを
出力させ、ノアゲート252は信号RDLに論理低パルスを出
させ、そのパルスの持続期間中すべてのワードラインを
ディスエーブルにする。行アドレス変換検出器（行AT
D）からの＊RXLの発生は信号RDLが有する同じ段数、即
ち３を有する。この結果、論理低パルスとしてこれら２
つの信号の発生は同時である。ワードラインのすべては
信号RDLによる信号＊RXLの発生の期間中確実にディスエ
ーブルされるので、ワードラインのすべてはビツトライ
ンの等化期間中確実にディスエーブルにされる。書込モ
ードでは、ナンドゲートはまた論理高出力を与え、信号
RDLは信号＊RXLの論理低パルスの持続期間を除いてワー
ドラインをディスエーブルにする。

タイマ264からタイムアウトしてしまつた場合には、ナ
ンドゲート257はメモリ10が読出モードである限りにお
いては論理低出力を与える。それでオアゲート258は信
号TLに応答する。タイマ信号TLはそれが行又は列アドレ
ス変換に応答して論理高パルスを出す場合を除いて論理
高である。タイマ信号TLが論理低であると、ナンドゲー
ト256はタイマ264のタイミングアウトに応答して論理高
出力を与え、これが信号RDLを論理低にし、ワードライ
ンすべてをディスエーブルにする。この結果、タイマ26
4がタイムアウトした後にワードラインはディスエーブ
ルにされる。タイマ264がタイムアウトした後に行アド
レス変換がある場合には、信号＊RXLは論理低パルスを
出し、ビツトラインを等化させ、タイマ信号TLにパルス
を出させて論理高に切換えさせ、タイマ264をリセツト
させる。タイマ264がタイムアウトした後に列アドレス
変換がある場合には、信号＊CXLは論理高パルスを出し
てビツトラインをプリチヤージさせ、タイマ信号TLを論
理高に切換えさせる。タイマ信号TLはタイマ264がタイ
ムアウトした場合にはタイマ264をリセツトするだけで
なく行デコーダをイネーブルにするのを早めるのに用い
られる。従つて選択されたワードラインはタイマ264の
リセット動作による遅延なしでイネーブルにされる。タ
イマ信号TLは信号＊CXL論理低のパルスを出してから約5
ns後に論理高に切換える。これは等化が丁度終りつつあ
る時に信号RDLが選択されたワードラインをイネーブル
するように計時されている。何らかの理由で相対的に厳
しい行アドレススキユーがあつて行アドレス変換検出器
（行ATD）によって発生されたパルスの持続時間が相対
的に長いと、ノアゲート252は信号＊RXLがもはやアクテ
イブにビツトラインを等化しなくなるまでRDLが選択さ
れたワードラインをイネーブルにすることを防止する。
タイマ信号TLが論理低に再び切換わつてしまう時までに
タイマ264はリセツトされており、ナンドゲート257は論
理高出力を与えつつあり、タイマ信号TLが再び論理低に
切換わつた時にナンドゲート256の出力が確実に状態を
変えないようにする。

〔発明の効果〕

本発明による非同期行および列制御を有するメモリ回路
および該メモリ回路の非同期行のおよび列制御方法によ
れば、アドレス変換検出を用いるSRAMにおけるデータの
喪失という先行技術における問題点を改善することがで
きる。即ち、２つ以上のアドレスが全く同時にではない
変化する場合に生ずるアドレススキユーを問題点を改善
することができる。

本発明において特に改善された点は、典型的な先行技術
としてのATDメモリ回路において、厳しいアドレススキ
ユーの期間中にワードラインが活性化されることがある
という問題点を改善し、アドレススキユーに伴うデータ
反転を防止することができる。即ち、ワードラインが活
性化され、その行上にあるSRAMセルがイネーブルにな
り、ビツトライン上の電圧差を区別しようとしつつある
場合に、次の別のワードラインがアクセスされたとき、
新たに活性化されたセルのデータ反転を防止することが
できる。

本発明によれば、このアドレススキユーに伴うデータの
反転の問題は次のワードラインが活性化される以前に、
ビツトラインを確実に電位的に安定されるように均等化
することによつて解消される。そして本発明によれば、
厳しいアドレススキユーの状態下でも、ビツトラインは
十分に電位的に均等化でき、時としてデータが喪失する
ということを防止することができる。

更に、本発明によれば、最高サイクル周波数以下で動作
する場合にサイクル間においてメモリの主要部分をター
ン・オフにすることによつて、消費電力を節約すること
ができる。比較的遅いサイクル速度で動作すると、消費
電力を著しく節約することができる。しかも、回路の複
雑さを増大させることなく、上記利点を実現することが
できる。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 リード，ポール アラン アメリカ合衆国テキサス州78737，オース チン，エル・ドラド・ドライブ，7839番 (56)参考文献 特開 昭59−221891（ＪＰ，Ａ) 特開 昭60−119691（ＪＰ，Ａ)

Claims (3)

【特許請求の範囲】
1. 【請求項１】列アドレスによつて選択される複数のビツ
   トライン対および行アドレスによつて選択される複数の
   ワードラインを有し、ビツトライン対は列アドレスによ
   つて決定される列デコーダによつて共通のデータライン
   に選択的に結合され、ワードラインは行アドレスによつ
   て決定される行デコーダによつて選択的にイネーブルに
   され、ビツトライン対とワードラインの各交差点にメモ
   リセルが位置しているメモリ回路において、 列アドレス変換に応答して列変換信号を発生させる列検
   出手段と、 列アドレス変換に応答して少なくともひとつの選択され
   たビツトライン対を共通のデータラインから電気的に絶
   縁し、前記少なくともひとつの選択されたビツトライン
   対を列アドレス変換の終了後に共通のデータラインに結
   合し、前記少なくともひとつの選択されたビットライン
   対を列アドレス変換中プリチャージさせる電気的絶縁手
   段と、 を、具える非同期行および列制御を有するメモリ回路。
2. 【請求項２】列アドレスによって選択される複数のビッ
   トライン対および行アドレスによって選択される複数の
   ワードラインを有し、ビットライン対は列アドレスによ
   って決定される列デコーダによって選択的に共通のデー
   タラインに結合され、 ワードラインは行アドレスによって決定される行デコー
   ダによって選択的にイネーブルにされ、 ビットライン対とワードラインの各交差点にメモリセル
   が位置しているメモリ回路において、 行アドレス変換に応答して行変換信号を発生させる行検
   出手段と、 行変換信号に応答して行デコーダをディスエーブルに
   し、行アドレス変換の終了後に行デコーダをイネーブル
   にし、行アドレス変換の終了まで複数のワードラインの
   活性化を防止するディスエーブル手段と、 を具える非同期行および列制御を有するメモリ回路。
3. 【請求項３】列アドレスによって選択される複数のビッ
   トライン対および行アドレスによって選択される複数の
   ワードラインを有し、ビットライン対は列アドレスによ
   って決定される列デコーダによって選択的に共通のデー
   タラインに結合され、ワードラインは行アドレスによっ
   て決定される行デコーダによって選択的にイネーブルに
   され、ビットライン対とワードラインの各交差点にメモ
   リセルが位置しているメモリ回路において、 列アドレス変換を検出するステップと、 列アドレス変換の検出に応答して、少なくともひとつの
   選択されたビットライン対を共通のデータラインから電
   気的に絶縁し、前記少なくともひとつの選択されたビッ
   トライン対を列アドレス変換の終了後に共通のデータラ
   インに結合し、前記少なくともひとつの選択されたビッ
   トライン対を列アドレス変換中プリチャージさせるステ
   ップとを含む非同期行および列制御を有するメモリ回路
   の非同期行および列制御方法。