JPH0917184A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0917184A JPH0917184A JP7164123A JP16412395A JPH0917184A JP H0917184 A JPH0917184 A JP H0917184A JP 7164123 A JP7164123 A JP 7164123A JP 16412395 A JP16412395 A JP 16412395A JP H0917184 A JPH0917184 A JP H0917184A
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- Japan
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- memory device
- semiconductor memory
- memory cells
- array
- bit line
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Abstract
(57)【要約】
【目的】 ＳＲＡＭで形成されるメモリセルアレイを有
してなる半導体記憶装置において、消費電力の低減を図
ることを目的とする。 【構成】 ＳＲＡＭで形成されるメモリセルを、第１の
電源と第２の電源との間に直列にｎ個（ｎは２以上の整
数）接続して、ｎ段の電源間メモリ配列を形成し、メモ
リセル一つ当たりの消費電力を低減させることにより、
半導体記憶装置の消費電力の低減を図る。
してなる半導体記憶装置において、消費電力の低減を図
ることを目的とする。 【構成】 ＳＲＡＭで形成されるメモリセルを、第１の
電源と第２の電源との間に直列にｎ個（ｎは２以上の整
数）接続して、ｎ段の電源間メモリ配列を形成し、メモ
リセル一つ当たりの消費電力を低減させることにより、
半導体記憶装置の消費電力の低減を図る。
Description
【０００１】
【産業上の利用分野】この発明はＳＲＡＭを用いた半導
体記憶装置に関し、特に２つの電源間にメモリセルを複
数個直列に組み込むことにより、消費電力を低減するこ
とができるようにした半導体記憶装置に関するものであ
る。
体記憶装置に関し、特に２つの電源間にメモリセルを複
数個直列に組み込むことにより、消費電力を低減するこ
とができるようにした半導体記憶装置に関するものであ
る。
【０００２】
【従来の技術】図６(a) は従来のＳＲＡＭを用いた半導
体記憶装置のブロック図、図６(b) は電界効果トランジ
スタを用いて構成されたＳＲＡＭの回路図の一例であ
り、図において、Ｔr1, Ｔr2はデプレッション型ＦＥＴ
（ＤＦＥＴ）、Ｔr3, Ｔr4, Ｔr5, Ｔr6はエンハンスメ
ント型ＦＥＴ（ＥＦＥＴ）、ＢＬはビット線、／ＢＬは
反転ビット線、ＷＬはワード線、Ｖ1 は基準電圧を発生
する電源、Ｖ2 は負電圧を発生する電源である。
体記憶装置のブロック図、図６(b) は電界効果トランジ
スタを用いて構成されたＳＲＡＭの回路図の一例であ
り、図において、Ｔr1, Ｔr2はデプレッション型ＦＥＴ
（ＤＦＥＴ）、Ｔr3, Ｔr4, Ｔr5, Ｔr6はエンハンスメ
ント型ＦＥＴ（ＥＦＥＴ）、ＢＬはビット線、／ＢＬは
反転ビット線、ＷＬはワード線、Ｖ1 は基準電圧を発生
する電源、Ｖ2 は負電圧を発生する電源である。
【０００３】このようなＳＲＡＭは、トランジスタＴr1
とＴr3とによりなるインバータＩＮＶ1 と、トランジス
タＴr2とＴr4とによりなるインバータＩＮＶ2 とで形成
されるラッチ回路と、該ラッチ回路とビット線対ＢＬ，
／ＢＬとをそれぞれ接続するトランスファーゲートＴr
5, Ｔr6とで構成されている。
とＴr3とによりなるインバータＩＮＶ1 と、トランジス
タＴr2とＴr4とによりなるインバータＩＮＶ2 とで形成
されるラッチ回路と、該ラッチ回路とビット線対ＢＬ，
／ＢＬとをそれぞれ接続するトランスファーゲートＴr
5, Ｔr6とで構成されている。
【０００４】次にＳＲＡＭの動作を“Ｌ”データを書き
込む場合を例にとって説明する。ビット線対ＢＬ，／Ｂ
Ｌにそれぞれ“Ｌ”，“Ｈ”信号が与えられ、ワード線
ＷＬに“Ｈ”信号が与えられるとトランジスタＴr5, Ｔ
r6が導通状態になるため、ノードＮ11が“Ｌ”，ノード
Ｎ12が“Ｈ”となる。その後ワード線ＷＬが“Ｌ”にな
ればトランジスタＴr5, Ｔr6が非導通状態になり“Ｌ”
データはラッチ回路に保持される。ラッチ回路で“Ｌ”
データが保持される原理は以下に示す通りである。即
ち、ノードＮ11の“Ｌ”信号がインバータＩＮＶ2 の入
力Ｉ2 に入力されると、トランジスタＴr4が非導通状態
になりインバータＩＮＶ2 の出力Ｏ2 （ノードＮ12と同
電位）は“Ｈ”になる。そしてインバータＩＮＶ2 の出
力Ｏ2 はインバータＩＮＶ1 の入力Ｉ1 に入力されてい
るので、トランジスタＴr3が導通状態になり、トランジ
スタＴr1及びＴr3を介して電源Ｖ1 −Ｖ2 間を電流が流
れ、インバータＩＮＶ1 の出力Ｏ1 （ノードＮ11と同電
位）は“Ｌ”になる。
込む場合を例にとって説明する。ビット線対ＢＬ，／Ｂ
Ｌにそれぞれ“Ｌ”，“Ｈ”信号が与えられ、ワード線
ＷＬに“Ｈ”信号が与えられるとトランジスタＴr5, Ｔ
r6が導通状態になるため、ノードＮ11が“Ｌ”，ノード
Ｎ12が“Ｈ”となる。その後ワード線ＷＬが“Ｌ”にな
ればトランジスタＴr5, Ｔr6が非導通状態になり“Ｌ”
データはラッチ回路に保持される。ラッチ回路で“Ｌ”
データが保持される原理は以下に示す通りである。即
ち、ノードＮ11の“Ｌ”信号がインバータＩＮＶ2 の入
力Ｉ2 に入力されると、トランジスタＴr4が非導通状態
になりインバータＩＮＶ2 の出力Ｏ2 （ノードＮ12と同
電位）は“Ｈ”になる。そしてインバータＩＮＶ2 の出
力Ｏ2 はインバータＩＮＶ1 の入力Ｉ1 に入力されてい
るので、トランジスタＴr3が導通状態になり、トランジ
スタＴr1及びＴr3を介して電源Ｖ1 −Ｖ2 間を電流が流
れ、インバータＩＮＶ1 の出力Ｏ1 （ノードＮ11と同電
位）は“Ｌ”になる。
【０００５】
【発明が解決しようとする課題】従来のＳＲＡＭを用い
た半導体記憶装置は以上のように構成されており、２つ
の電源間にはメモリセルは直列には１つしか組み込まれ
ていなかったので、周辺回路との関係により電源電圧が
固定されてしまうような場合、これを動作させるのに必
要な電圧以上の電圧がメモリセルにかかってしまい、必
要以上に半導体記憶装置の消費電力が増大してしまうと
いう問題点があった。
た半導体記憶装置は以上のように構成されており、２つ
の電源間にはメモリセルは直列には１つしか組み込まれ
ていなかったので、周辺回路との関係により電源電圧が
固定されてしまうような場合、これを動作させるのに必
要な電圧以上の電圧がメモリセルにかかってしまい、必
要以上に半導体記憶装置の消費電力が増大してしまうと
いう問題点があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、半導体記憶装置を構成する各メ
モリセルの消費電力を抑えることにより、ランニングコ
ストの低減を図ることができる半導体記憶装置を提供す
ることを目的とする。
ためになされたもので、半導体記憶装置を構成する各メ
モリセルの消費電力を抑えることにより、ランニングコ
ストの低減を図ることができる半導体記憶装置を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】この発明（請求項１）に
かかる半導体記憶装置は、ＳＲＡＭで形成されるメモリ
セルアレイを有してなる半導体記憶装置において、上記
メモリセルアレイは、第１の電源と第２の電源との間に
ｎ×ｍ個（ｍ，ｎは２以上の整数）の上記メモリセルを
アレイ状にｎ段配列してなり、上記第１の電源と第２の
電源との間にｎ個の上記メモリセルを相互に直列に接続
してなるものである。
かかる半導体記憶装置は、ＳＲＡＭで形成されるメモリ
セルアレイを有してなる半導体記憶装置において、上記
メモリセルアレイは、第１の電源と第２の電源との間に
ｎ×ｍ個（ｍ，ｎは２以上の整数）の上記メモリセルを
アレイ状にｎ段配列してなり、上記第１の電源と第２の
電源との間にｎ個の上記メモリセルを相互に直列に接続
してなるものである。
【０００８】またこの発明（請求項２）にかかる半導体
記憶装置は、請求項１に記載の半導体記憶装置におい
て、上記ｎ×ｍ個のメモリセルは、それぞれ異なるビッ
ト線対に接続されているものである。
記憶装置は、請求項１に記載の半導体記憶装置におい
て、上記ｎ×ｍ個のメモリセルは、それぞれ異なるビッ
ト線対に接続されているものである。
【０００９】またこの発明（請求項３）にかかる半導体
記憶装置は、請求項１に記載の半導体記憶装置におい
て、上記ｎ×ｍ個のメモリセルのうち第１の電源と第２
の電源との間に相互に直列接続されているｎ個のメモリ
セルは、共通のビット線対に接続されているものであ
る。
記憶装置は、請求項１に記載の半導体記憶装置におい
て、上記ｎ×ｍ個のメモリセルのうち第１の電源と第２
の電源との間に相互に直列接続されているｎ個のメモリ
セルは、共通のビット線対に接続されているものであ
る。
【００１０】またこの発明（請求項４）にかかる半導体
記憶装置は、請求項１に記載の半導体記憶装置におい
て、上記メモリセルアレイは、上記ｎ段の各段における
ｍ個のメモリセルを、各段毎に複数の各メモリ領域にア
レイ状に配列してなるｎ個のサブアレイからなるもので
ある。
記憶装置は、請求項１に記載の半導体記憶装置におい
て、上記メモリセルアレイは、上記ｎ段の各段における
ｍ個のメモリセルを、各段毎に複数の各メモリ領域にア
レイ状に配列してなるｎ個のサブアレイからなるもので
ある。
【００１１】またこの発明（請求項５）にかかる半導体
記憶装置は、請求項４に記載の半導体記憶装置におい
て、上記サブアレイを構成するｍ個のメモリセルは、そ
れぞれ異なるビット線対に接続されているものである。
記憶装置は、請求項４に記載の半導体記憶装置におい
て、上記サブアレイを構成するｍ個のメモリセルは、そ
れぞれ異なるビット線対に接続されているものである。
【００１２】またこの発明（請求項６）にかかる半導体
記憶装置は、請求項４に記載の半導体記憶装置におい
て、上記サブアレイを構成するｍ個のメモリセルのうち
ワード線と垂直な方向の直線上に配列されているメモリ
セルは、共通のビット線対に接続されているものであ
る。
記憶装置は、請求項４に記載の半導体記憶装置におい
て、上記サブアレイを構成するｍ個のメモリセルのうち
ワード線と垂直な方向の直線上に配列されているメモリ
セルは、共通のビット線対に接続されているものであ
る。
【００１３】またこの発明（請求項７）にかかる半導体
記憶装置は、請求項１に記載の半導体記憶装置におい
て、上記メモリセルアレイは、上記ｎ段のうちのｌ段分
（ｌは２以上ｎ以下の整数）の電源間メモリ配列のメモ
リセルがビット線と垂直な方向の直線上に配列されてい
るものである。
記憶装置は、請求項１に記載の半導体記憶装置におい
て、上記メモリセルアレイは、上記ｎ段のうちのｌ段分
（ｌは２以上ｎ以下の整数）の電源間メモリ配列のメモ
リセルがビット線と垂直な方向の直線上に配列されてい
るものである。
【００１４】またこの発明（請求項８）にかかる半導体
記憶装置は、請求項７に記載の半導体記憶装置におい
て、上記各メモリセルは、それぞれ異なるビット線対に
接続されているものである。
記憶装置は、請求項７に記載の半導体記憶装置におい
て、上記各メモリセルは、それぞれ異なるビット線対に
接続されているものである。
【００１５】またこの発明（請求項９）にかかる半導体
記憶装置は、請求項７に記載の半導体記憶装置におい
て、上記各メモリセルのうちワード線と垂直の方向に直
線上に配列されているメモリセルは、共通のビット線対
に接続されているものである。
記憶装置は、請求項７に記載の半導体記憶装置におい
て、上記各メモリセルのうちワード線と垂直の方向に直
線上に配列されているメモリセルは、共通のビット線対
に接続されているものである。
【００１６】
【作用】この発明（請求項１）にかかる半導体記憶装置
においては、ＳＲＡＭで形成されるメモリセルアレイを
有してなる半導体記憶装置において、上記メモリセルア
レイは、第１の電源と第２の電源との間にｎ×ｍ個
（ｍ，ｎは２以上の整数）の上記メモリセルをアレイ状
にｎ段配列してなり、上記第１の電源と第２の電源との
間にｎ個の上記メモリセルを相互に直列に接続してなる
ものとしたので、各メモリセルの消費電力を低減させる
ことができる。
においては、ＳＲＡＭで形成されるメモリセルアレイを
有してなる半導体記憶装置において、上記メモリセルア
レイは、第１の電源と第２の電源との間にｎ×ｍ個
（ｍ，ｎは２以上の整数）の上記メモリセルをアレイ状
にｎ段配列してなり、上記第１の電源と第２の電源との
間にｎ個の上記メモリセルを相互に直列に接続してなる
ものとしたので、各メモリセルの消費電力を低減させる
ことができる。
【００１７】またこの発明（請求項２）にかかる半導体
記憶装置においては、請求項１に記載の半導体記憶装置
において、上記ｎ×ｍ個のメモリセルは、それぞれ異な
るビット線対に接続されているものとしたので、全ての
メモリセルを同時にアクセスすることができる。
記憶装置においては、請求項１に記載の半導体記憶装置
において、上記ｎ×ｍ個のメモリセルは、それぞれ異な
るビット線対に接続されているものとしたので、全ての
メモリセルを同時にアクセスすることができる。
【００１８】またこの発明（請求項３）にかかる半導体
記憶装置においては、請求項１に記載の半導体記憶装置
において、上記ｎ×ｍ個のメモリセルのうち第１の電源
と第２の電源との間に相互に直列接続されているｎ個の
メモリセルは、共通のビット線対に接続されているもの
としたので、ビット線数を低減させることができる。
記憶装置においては、請求項１に記載の半導体記憶装置
において、上記ｎ×ｍ個のメモリセルのうち第１の電源
と第２の電源との間に相互に直列接続されているｎ個の
メモリセルは、共通のビット線対に接続されているもの
としたので、ビット線数を低減させることができる。
【００１９】またこの発明（請求項４）にかかる半導体
記憶装置においては、請求項１に記載の半導体記憶装置
において、上記メモリセルアレイは、上記ｎ段の各段に
おけるｍ個のメモリセルを、各段毎に複数の各メモリ領
域にアレイ状に配列してなるｎ個のサブアレイからなる
ものとしたので、従来のメモリ配列からなるメモリセル
アレイをサブアレイとして適用することができる。
記憶装置においては、請求項１に記載の半導体記憶装置
において、上記メモリセルアレイは、上記ｎ段の各段に
おけるｍ個のメモリセルを、各段毎に複数の各メモリ領
域にアレイ状に配列してなるｎ個のサブアレイからなる
ものとしたので、従来のメモリ配列からなるメモリセル
アレイをサブアレイとして適用することができる。
【００２０】またこの発明（請求項５）にかかる半導体
記憶装置においては、請求項４に記載の半導体記憶装置
において、上記サブアレイを構成するｍ個のメモリセル
は、それぞれ異なるビット線対に接続されているものと
したので、全てのメモリセルを同時にアクセスすること
ができる。
記憶装置においては、請求項４に記載の半導体記憶装置
において、上記サブアレイを構成するｍ個のメモリセル
は、それぞれ異なるビット線対に接続されているものと
したので、全てのメモリセルを同時にアクセスすること
ができる。
【００２１】またこの発明（請求項６）にかかる半導体
記憶装置においては、請求項４に記載の半導体記憶装置
において、上記サブアレイを構成するｍ個のメモリセル
のうちワード線と垂直な方向の直線上に配列されている
メモリセルは、共通のビット線対に接続されているもの
としたので、ビット線数を低減させることができる。
記憶装置においては、請求項４に記載の半導体記憶装置
において、上記サブアレイを構成するｍ個のメモリセル
のうちワード線と垂直な方向の直線上に配列されている
メモリセルは、共通のビット線対に接続されているもの
としたので、ビット線数を低減させることができる。
【００２２】またこの発明（請求項７）にかかる半導体
記憶装置においては、請求項１に記載の半導体記憶装置
において、上記メモリセルアレイは、上記ｎ段のうちの
ｌ段分（ｌは２以上ｎ以下の整数）の電源間メモリ配列
のメモリセルがビット線と垂直な方向の直線上に配列さ
れているものとしたので、メモリセルアレイの面積を縮
小させることができる。
記憶装置においては、請求項１に記載の半導体記憶装置
において、上記メモリセルアレイは、上記ｎ段のうちの
ｌ段分（ｌは２以上ｎ以下の整数）の電源間メモリ配列
のメモリセルがビット線と垂直な方向の直線上に配列さ
れているものとしたので、メモリセルアレイの面積を縮
小させることができる。
【００２３】またこの発明（請求項８）にかかる半導体
記憶装置においては、請求項７に記載の半導体記憶装置
において、上記各メモリセルは、それぞれ異なるビット
線対に接続されているものとしたので、全てのメモリセ
ルを同時にアクセスすることができる。
記憶装置においては、請求項７に記載の半導体記憶装置
において、上記各メモリセルは、それぞれ異なるビット
線対に接続されているものとしたので、全てのメモリセ
ルを同時にアクセスすることができる。
【００２４】またこの発明（請求項９）にかかる半導体
記憶装置においては、請求項７に記載の半導体記憶装置
において、上記各メモリセルのうちワード線と垂直の方
向に直線上に配列されているメモリセルは、共通のビッ
ト線対に接続されているものとしたので、ビット線数を
低減させることができる。
記憶装置においては、請求項７に記載の半導体記憶装置
において、上記各メモリセルのうちワード線と垂直の方
向に直線上に配列されているメモリセルは、共通のビッ
ト線対に接続されているものとしたので、ビット線数を
低減させることができる。
【００２５】
実施例１．図１(a) に本発明の第１の実施例による半導
体記憶装置の模式図を、図１(b)に図１(a) におけるＡ
部の詳細な図を示す。本実施例１の半導体記憶装置は、
メモリセルアレイ１００と、第１のセンスアンプ１１０
と、第２のセンスアンプ１２０と、コラムデコーダ１３
０と、ロウデコーダ１４０とからなり、メモリセルアレ
イ１００では、メモリセルＭＣ11とＭＣ21，ＭＣ12とＭ
Ｃ22，及びＭＣ13とＭＣ23が、それぞれ電源Ｖ1 −Ｖ2
間に電圧配線Ｎ1 を挟んで直列に接続されており、メモ
リセルＭＣ11，ＭＣ12及びＭＣ13からなる電源間メモリ
配列ＶＬ1 と、メモリセルＭＣ21，ＭＣ22及びＭＣ23か
らなる電源間メモリ配列ＶＬ2 との２段の電源間メモリ
配列を備えている。また、メモリセルＭＣ11，ＭＣ12，
及びＭＣ13はワード線ＷＬ1 に、メモリセルＭＣ21，Ｍ
Ｃ22，及びＭＣ23はワード線ＷＬ2 にそれぞれ接続され
ている。また、メモリセルＭＣ11はビット線対ＢＬ11，
／ＢＬ11に、メモリセルＭＣ21はビット線対ＢＬ21，／
ＢＬ21に、メモリセルＭＣ12はビット線対ＢＬ12，／Ｂ
Ｌ12に、メモリセルＭＣ22はビット線対ＢＬ22，／ＢＬ
22に、メモリセルＭＣ13はビット線対ＢＬ13，／ＢＬ13
に、メモリセルＭＣ23はビット線対ＢＬ23，／ＢＬ23
に、それぞれ接続されている。
体記憶装置の模式図を、図１(b)に図１(a) におけるＡ
部の詳細な図を示す。本実施例１の半導体記憶装置は、
メモリセルアレイ１００と、第１のセンスアンプ１１０
と、第２のセンスアンプ１２０と、コラムデコーダ１３
０と、ロウデコーダ１４０とからなり、メモリセルアレ
イ１００では、メモリセルＭＣ11とＭＣ21，ＭＣ12とＭ
Ｃ22，及びＭＣ13とＭＣ23が、それぞれ電源Ｖ1 −Ｖ2
間に電圧配線Ｎ1 を挟んで直列に接続されており、メモ
リセルＭＣ11，ＭＣ12及びＭＣ13からなる電源間メモリ
配列ＶＬ1 と、メモリセルＭＣ21，ＭＣ22及びＭＣ23か
らなる電源間メモリ配列ＶＬ2 との２段の電源間メモリ
配列を備えている。また、メモリセルＭＣ11，ＭＣ12，
及びＭＣ13はワード線ＷＬ1 に、メモリセルＭＣ21，Ｍ
Ｃ22，及びＭＣ23はワード線ＷＬ2 にそれぞれ接続され
ている。また、メモリセルＭＣ11はビット線対ＢＬ11，
／ＢＬ11に、メモリセルＭＣ21はビット線対ＢＬ21，／
ＢＬ21に、メモリセルＭＣ12はビット線対ＢＬ12，／Ｂ
Ｌ12に、メモリセルＭＣ22はビット線対ＢＬ22，／ＢＬ
22に、メモリセルＭＣ13はビット線対ＢＬ13，／ＢＬ13
に、メモリセルＭＣ23はビット線対ＢＬ23，／ＢＬ23
に、それぞれ接続されている。
【００２６】また、図２はメモリセルＭＣ12，ＭＣ22の
回路図であり、図において、Ｔr12-1,Ｔr12-2,Ｔr22-1,
Ｔr22-2 はデプレッション型ＦＥＴ（ＤＦＥＴ）、Ｔr1
2-3〜Ｔr12-6,Ｔr22-3 〜Ｔr22-6 はエンハンスメント
型ＦＥＴ（ＥＦＥＴ）、ＩＮＶ12-1はトランジスタＴr1
2-1 とＴr12-3 からなるインバータ、ＩＮＶ12-2はトラ
ンジスタＴr12-2 とＴr12-4 からなるインバータ、ＩＮ
Ｖ22-1はトランジスタＴr22-1 とＴr22-3 からなるイン
バータ、ＩＮＶ22-2はトランジスタＴr22-2 とＴr22-4
からなるインバータ、ＢＬはビット線、／ＢＬは反転ビ
ット線、ＷＬはワード線、Ｖ1 は基準電圧を発生する電
源、Ｖ2 は負電圧を発生する電源、Ｎ１は電源間配線で
あり、メモリセルＭＣ１２，ＭＣ22は、それぞれ、２つ
のインバータからなるラッチ回路と、トランジスタより
なる２つのトランスファーゲートとにより構成されてい
る。
回路図であり、図において、Ｔr12-1,Ｔr12-2,Ｔr22-1,
Ｔr22-2 はデプレッション型ＦＥＴ（ＤＦＥＴ）、Ｔr1
2-3〜Ｔr12-6,Ｔr22-3 〜Ｔr22-6 はエンハンスメント
型ＦＥＴ（ＥＦＥＴ）、ＩＮＶ12-1はトランジスタＴr1
2-1 とＴr12-3 からなるインバータ、ＩＮＶ12-2はトラ
ンジスタＴr12-2 とＴr12-4 からなるインバータ、ＩＮ
Ｖ22-1はトランジスタＴr22-1 とＴr22-3 からなるイン
バータ、ＩＮＶ22-2はトランジスタＴr22-2 とＴr22-4
からなるインバータ、ＢＬはビット線、／ＢＬは反転ビ
ット線、ＷＬはワード線、Ｖ1 は基準電圧を発生する電
源、Ｖ2 は負電圧を発生する電源、Ｎ１は電源間配線で
あり、メモリセルＭＣ１２，ＭＣ22は、それぞれ、２つ
のインバータからなるラッチ回路と、トランジスタより
なる２つのトランスファーゲートとにより構成されてい
る。
【００２７】次に本実施例１による半導体記憶装置の動
作を、メモリセルＭＣ12及びＭＣ22に“Ｌ”データを書
き込む場合を例にとって説明する。まず、ビット線ＢＬ
12とＢＬ22とに“Ｌ”信号が、反転ビット線／ＢＬ12と
／ＢＬ22とに“Ｈ”信号が、それぞれ与えられ、ワード
線ＷＬ1 及びＷＬ2 に“Ｈ”信号が与えられると、トラ
ンジスタＴr12-5,Ｔr12-6,及びＴr22-5,Ｔr22-6 が導通
状態になるため、ノードＮ12-1, 及びＮ22-1が“Ｌ”，
ノードＮ12-2, 及びＮ22-2が“Ｈ”となる。その後ワー
ド線ＷＬ1,及びＷＬ2 が“Ｌ”になれば、トランジスタ
Ｔr12-5,Ｔr12-6 , 及びＴr22-5,Ｔr22-6 が非導通状態
になる。
作を、メモリセルＭＣ12及びＭＣ22に“Ｌ”データを書
き込む場合を例にとって説明する。まず、ビット線ＢＬ
12とＢＬ22とに“Ｌ”信号が、反転ビット線／ＢＬ12と
／ＢＬ22とに“Ｈ”信号が、それぞれ与えられ、ワード
線ＷＬ1 及びＷＬ2 に“Ｈ”信号が与えられると、トラ
ンジスタＴr12-5,Ｔr12-6,及びＴr22-5,Ｔr22-6 が導通
状態になるため、ノードＮ12-1, 及びＮ22-1が“Ｌ”，
ノードＮ12-2, 及びＮ22-2が“Ｈ”となる。その後ワー
ド線ＷＬ1,及びＷＬ2 が“Ｌ”になれば、トランジスタ
Ｔr12-5,Ｔr12-6 , 及びＴr22-5,Ｔr22-6 が非導通状態
になる。
【００２８】ここで、まず、メモリセルＭＣ12の動作に
ついて説明する。ノードＮ12-1の“Ｌ”信号はインバー
タＩＮＶ12-2の入力Ｉ12-2に入力され、トランジスタＴ
r12-4 が非導通状態になり、インバータＩＮＶ12-2の出
力Ｏ12-2（ノードＮ12-2と同電位）は“Ｈ”になる。そ
してインバータＩＮＶ12-2の出力Ｏ12-2はインバータＩ
ＮＶ12-1の入力Ｉ12-1に入力されているので、トランジ
スタＴr12-3 が導通状態になり、トランジスタＴr12-1
とＴr12-3 からなるインバータＩＮＶ12-1を介して電源
Ｖ1 −電圧配線Ｎ1 間を電流が流れ、インバータＩＮＶ
12-1の出力Ｏ12-1（ノードＮ12-1と同電位）は“Ｌ”に
なる。そして、このメモリセルＭＣ12は、インバータＩ
ＮＶ12-1とＩＮＶ12-2からなるラッチ回路を、その一方
のインバータの入力を反転して他方のインバータの入力
に帰還するように構成しているので、トランジスタＴr1
2-5,Ｔr12-6 が非導通状態となった後も該ラッチ回路に
電源が供給されている限り、ノードＮ12-1, 及びＮ12-2
は、それぞれ、最初に与えられたデータ“Ｌ”及び
“Ｈ”を保持する状態で安定し、該データを記憶するこ
ととなる。
ついて説明する。ノードＮ12-1の“Ｌ”信号はインバー
タＩＮＶ12-2の入力Ｉ12-2に入力され、トランジスタＴ
r12-4 が非導通状態になり、インバータＩＮＶ12-2の出
力Ｏ12-2（ノードＮ12-2と同電位）は“Ｈ”になる。そ
してインバータＩＮＶ12-2の出力Ｏ12-2はインバータＩ
ＮＶ12-1の入力Ｉ12-1に入力されているので、トランジ
スタＴr12-3 が導通状態になり、トランジスタＴr12-1
とＴr12-3 からなるインバータＩＮＶ12-1を介して電源
Ｖ1 −電圧配線Ｎ1 間を電流が流れ、インバータＩＮＶ
12-1の出力Ｏ12-1（ノードＮ12-1と同電位）は“Ｌ”に
なる。そして、このメモリセルＭＣ12は、インバータＩ
ＮＶ12-1とＩＮＶ12-2からなるラッチ回路を、その一方
のインバータの入力を反転して他方のインバータの入力
に帰還するように構成しているので、トランジスタＴr1
2-5,Ｔr12-6 が非導通状態となった後も該ラッチ回路に
電源が供給されている限り、ノードＮ12-1, 及びＮ12-2
は、それぞれ、最初に与えられたデータ“Ｌ”及び
“Ｈ”を保持する状態で安定し、該データを記憶するこ
ととなる。
【００２９】そして、メモリセルＭＣ22においても同様
の動作が行なわれ、トランジスタＴr22-1 とＴr22-3 か
らなるインバータＩＮＶ22-1を介して電圧配線Ｎ1 −電
源Ｖ2 間を電流が流れる。即ち、電源Ｖ1 −Ｖ2 間にイ
ンバータＩＮＶ12-1及びＩＮＶ22-1が相互に直列接続さ
れることとなり電源Ｖ1 −Ｖ2 間の電圧が分圧されるた
め、メモリセルＭＣ12, 及びＭＣ22のそれぞれにかかる
電圧はＶ1 −Ｖ2 間の電圧の半分になる。
の動作が行なわれ、トランジスタＴr22-1 とＴr22-3 か
らなるインバータＩＮＶ22-1を介して電圧配線Ｎ1 −電
源Ｖ2 間を電流が流れる。即ち、電源Ｖ1 −Ｖ2 間にイ
ンバータＩＮＶ12-1及びＩＮＶ22-1が相互に直列接続さ
れることとなり電源Ｖ1 −Ｖ2 間の電圧が分圧されるた
め、メモリセルＭＣ12, 及びＭＣ22のそれぞれにかかる
電圧はＶ1 −Ｖ2 間の電圧の半分になる。
【００３０】なお、以上の動作説明は、ビット線ＢＬ12
とＢＬ22に“Ｌ”信号が、反転ビット線／ＢＬ12と／Ｂ
Ｌ22に“Ｈ”信号が、それぞれ与えられる場合について
のものであるが、これ以外のどのような信号の組み合わ
せであってもメモリセルＭＣ12とＭＣ22においては、そ
れぞれ、そのいずれか一方のインバータを介して電源Ｖ
1 −電圧配線Ｎ1 間または電圧配線Ｎ1 −電源Ｖ2 間に
電流が流れるため、メモリセルＭＣ12, 及びＭＣ22のそ
れぞれにかかる電圧は電源Ｖ1 −Ｖ2 間の電圧の半分に
なる。
とＢＬ22に“Ｌ”信号が、反転ビット線／ＢＬ12と／Ｂ
Ｌ22に“Ｈ”信号が、それぞれ与えられる場合について
のものであるが、これ以外のどのような信号の組み合わ
せであってもメモリセルＭＣ12とＭＣ22においては、そ
れぞれ、そのいずれか一方のインバータを介して電源Ｖ
1 −電圧配線Ｎ1 間または電圧配線Ｎ1 −電源Ｖ2 間に
電流が流れるため、メモリセルＭＣ12, 及びＭＣ22のそ
れぞれにかかる電圧は電源Ｖ1 −Ｖ2 間の電圧の半分に
なる。
【００３１】このような本実施例１による半導体記憶装
置においては、メモリセルアレイ１００を、電源Ｖ1 −
Ｖ2 間にｎ×ｍ個（本実施例ではｎ＝２）のメモリセル
をアレイ状にｎ段（ｎ＝２）配列してなり、上記電源Ｖ
1 −Ｖ2 間にｎ個（ｎ＝２）のメモリセルを相互に直列
に接続するようにしたものとしたので、各メモリセルに
かかる電圧を電源Ｖ1 −Ｖ2 間の電圧の半分に抑えるこ
とができ、これによりビット数を従来のものと同じとし
た場合、半導体記憶装置の消費電力をその半分にするこ
とができる。
置においては、メモリセルアレイ１００を、電源Ｖ1 −
Ｖ2 間にｎ×ｍ個（本実施例ではｎ＝２）のメモリセル
をアレイ状にｎ段（ｎ＝２）配列してなり、上記電源Ｖ
1 −Ｖ2 間にｎ個（ｎ＝２）のメモリセルを相互に直列
に接続するようにしたものとしたので、各メモリセルに
かかる電圧を電源Ｖ1 −Ｖ2 間の電圧の半分に抑えるこ
とができ、これによりビット数を従来のものと同じとし
た場合、半導体記憶装置の消費電力をその半分にするこ
とができる。
【００３２】実施例２．図３(a) に本発明の第２の実施
例による半導体記憶装置の模式図を、図３(b)に図３(a)
におけるＢ部及びＢ′部の詳細な図を示す。本実施例
２の半導体記憶装置は、第１のサブアレイ２１０と第２
のサブアレイ２５０とからなるメモリセルアレイ２００
と、第１のサブアレイ２１０用の第１のセンスアンプ２
２０，第１のコラムデコーダ２３０，及び第１のロウデ
コーダ２４０と、第２のサブアレイ２２０用の第２のセ
ンスアンプ２６０，第２のコラムデコーダ２７０，及び
第２のロウデコーダ２８０とからなり、サブアレイ２１
０では、メモリセルＭＣ11，ＭＣ12及びＭＣ13が、それ
ぞれ、電源Ｖ1 −電圧配線Ｎ1 間に接続され、またそれ
ぞれ、ビット線対ＢＬ10，／ＢＬ10に接続されており、
他のメモリセルと共に一つのサブアレイを構成してい
る。一方、サブアレイ２５０では、メモリセルＭＣ21，
ＭＣ22及びＭＣ23が、それぞれ、電圧配線Ｎ1 −電源Ｖ
2 間に接続され、またそれぞれ、ビット線対ＢＬ20，／
ＢＬ20に接続されており、他のメモリセルと共に一つの
サブアレイを構成している。各メモリセルは従来の技術
の欄で説明したＳＲＡＭと同じものである。
例による半導体記憶装置の模式図を、図３(b)に図３(a)
におけるＢ部及びＢ′部の詳細な図を示す。本実施例
２の半導体記憶装置は、第１のサブアレイ２１０と第２
のサブアレイ２５０とからなるメモリセルアレイ２００
と、第１のサブアレイ２１０用の第１のセンスアンプ２
２０，第１のコラムデコーダ２３０，及び第１のロウデ
コーダ２４０と、第２のサブアレイ２２０用の第２のセ
ンスアンプ２６０，第２のコラムデコーダ２７０，及び
第２のロウデコーダ２８０とからなり、サブアレイ２１
０では、メモリセルＭＣ11，ＭＣ12及びＭＣ13が、それ
ぞれ、電源Ｖ1 −電圧配線Ｎ1 間に接続され、またそれ
ぞれ、ビット線対ＢＬ10，／ＢＬ10に接続されており、
他のメモリセルと共に一つのサブアレイを構成してい
る。一方、サブアレイ２５０では、メモリセルＭＣ21，
ＭＣ22及びＭＣ23が、それぞれ、電圧配線Ｎ1 −電源Ｖ
2 間に接続され、またそれぞれ、ビット線対ＢＬ20，／
ＢＬ20に接続されており、他のメモリセルと共に一つの
サブアレイを構成している。各メモリセルは従来の技術
の欄で説明したＳＲＡＭと同じものである。
【００３３】即ち、本実施例２の半導体記憶装置は、上
記実施例１の半導体記憶装置において、図１に示すメモ
リセルアレイ１００に代えて，即ちメモリセルの駆動電
圧間である電源Ｖ1 −Ｖ2 間にｎ×ｍ個（上記実施例で
はｎ＝２）のメモリセルをアレイ状にｎ段配列してな
り、上記電源Ｖ1 −Ｖ2 間にｎ個のメモリセルを相互に
直列に接続するように配列したメモリセルアレイに代え
て、当該メモリセルアレイ２００を、図３に示すよう
に、上記ｎ段（ｎ＝２）の各段におけるｍ個のメモリセ
ルを、各段毎に複数の各メモリ領域にアレイ状に配列し
てなるｎ個（ｎ＝２）のサブアレイ２１０，２５０から
なるものとしたものである。
記実施例１の半導体記憶装置において、図１に示すメモ
リセルアレイ１００に代えて，即ちメモリセルの駆動電
圧間である電源Ｖ1 −Ｖ2 間にｎ×ｍ個（上記実施例で
はｎ＝２）のメモリセルをアレイ状にｎ段配列してな
り、上記電源Ｖ1 −Ｖ2 間にｎ個のメモリセルを相互に
直列に接続するように配列したメモリセルアレイに代え
て、当該メモリセルアレイ２００を、図３に示すよう
に、上記ｎ段（ｎ＝２）の各段におけるｍ個のメモリセ
ルを、各段毎に複数の各メモリ領域にアレイ状に配列し
てなるｎ個（ｎ＝２）のサブアレイ２１０，２５０から
なるものとしたものである。
【００３４】このような本実施例２による半導体記憶装
置においては、上述のような構成としたので、上記サブ
アレイ２１０は、メモリセルの駆動電圧間，即ち電源Ｖ
1 −電圧配線Ｎ1 間にメモリセルが直列には１つしか接
続されないよう配列され、また、上記サブアレイ２５０
は、メモリセルの駆動電圧間，即ち電圧配線Ｎ1 −電源
Ｖ2 間にメモリセルが直列には１つしか接続されないよ
う配列されたものとすることができ、サブアレイ２１
０，２５０として従来のメモリセルアレイと同じ構成で
配列されたメモリセルアレイ，即ちメモリセルの駆動電
圧間にはメモリセルが直列には１つしか接続されないよ
うに配列されたメモリセルアレイを用いることができ、
特別なメモリセル配列のメモリセルアレイを作製するこ
となく、従来のメモリセルアレイだけを用いて消費電力
を半分にすることができる半導体記憶装置を得ることが
できる。
置においては、上述のような構成としたので、上記サブ
アレイ２１０は、メモリセルの駆動電圧間，即ち電源Ｖ
1 −電圧配線Ｎ1 間にメモリセルが直列には１つしか接
続されないよう配列され、また、上記サブアレイ２５０
は、メモリセルの駆動電圧間，即ち電圧配線Ｎ1 −電源
Ｖ2 間にメモリセルが直列には１つしか接続されないよ
う配列されたものとすることができ、サブアレイ２１
０，２５０として従来のメモリセルアレイと同じ構成で
配列されたメモリセルアレイ，即ちメモリセルの駆動電
圧間にはメモリセルが直列には１つしか接続されないよ
うに配列されたメモリセルアレイを用いることができ、
特別なメモリセル配列のメモリセルアレイを作製するこ
となく、従来のメモリセルアレイだけを用いて消費電力
を半分にすることができる半導体記憶装置を得ることが
できる。
【００３５】実施例３．図４(a) に本発明の第３の実施
例による半導体記憶装置の模式図を、図４(b)に図４(a)
におけるＣ部の詳細な図を示す。本実施例３の半導体
記憶装置は、メモリセルアレイ３００と、第１のセンス
アンプ３１０と、第２のセンスアンプ３２０と、コラム
デコーダ３３０と、第１のロウデコーダ３４０と、第２
のロウデコーダ３５０とからなり、メモリセルアレイ３
００では、メモリセルＭＣ11，ＭＣ12及びＭＣ13からな
る電源間メモリ配列ＶＬ1 が、それぞれ、電源Ｖ1 −電
圧配線Ｎ1 間に、またワード線ＷＬ１に接続され、メモ
リセルＭＣ21, ＭＣ22, 及びＭＣ23からなる電源間メモ
リ配列ＶＬ2 は、それぞれ、電圧配線Ｎ1 −電源Ｖ2 間
に、またワード線ＷＬ２に接続されており、そしてメモ
リセルＭＣ11はビット線対ＢＬ11，／ＢＬ11に、メモリ
セルＭＣ21はビット線対ＢＬ21，／ＢＬ21に、メモリセ
ルＭＣ12はビット線対ＢＬ12，／ＢＬ12に、メモリセル
ＭＣ22はビット線対ＢＬ22，／ＢＬ22に、メモリセルＭ
Ｃ13はビット線対ＢＬ13，／ＢＬ13に、メモリセルＭＣ
23はビット線対ＢＬ23，／ＢＬ23に接続されている。各
メモリセルは従来の技術の欄で説明したＳＲＡＭと同じ
ものである。
例による半導体記憶装置の模式図を、図４(b)に図４(a)
におけるＣ部の詳細な図を示す。本実施例３の半導体
記憶装置は、メモリセルアレイ３００と、第１のセンス
アンプ３１０と、第２のセンスアンプ３２０と、コラム
デコーダ３３０と、第１のロウデコーダ３４０と、第２
のロウデコーダ３５０とからなり、メモリセルアレイ３
００では、メモリセルＭＣ11，ＭＣ12及びＭＣ13からな
る電源間メモリ配列ＶＬ1 が、それぞれ、電源Ｖ1 −電
圧配線Ｎ1 間に、またワード線ＷＬ１に接続され、メモ
リセルＭＣ21, ＭＣ22, 及びＭＣ23からなる電源間メモ
リ配列ＶＬ2 は、それぞれ、電圧配線Ｎ1 −電源Ｖ2 間
に、またワード線ＷＬ２に接続されており、そしてメモ
リセルＭＣ11はビット線対ＢＬ11，／ＢＬ11に、メモリ
セルＭＣ21はビット線対ＢＬ21，／ＢＬ21に、メモリセ
ルＭＣ12はビット線対ＢＬ12，／ＢＬ12に、メモリセル
ＭＣ22はビット線対ＢＬ22，／ＢＬ22に、メモリセルＭ
Ｃ13はビット線対ＢＬ13，／ＢＬ13に、メモリセルＭＣ
23はビット線対ＢＬ23，／ＢＬ23に接続されている。各
メモリセルは従来の技術の欄で説明したＳＲＡＭと同じ
ものである。
【００３６】即ち、本実施例３の半導体記憶装置は、上
記実施例１の半導体記憶装置において、ｎ段（ｎ＝２）
の電源間メモリ配列ＶＬ1 ，ＶＬ2 の２段分のメモリセ
ルを、ビット線と垂直な方向の直線上にレイアウトした
ものであるが、これはｎ段（ｎは２以上の整数）の電源
間メモリ配列を有するメモリセルアレイにおいて、該ｎ
段の電源間メモリ配列のうちのｌ段（ｌは２以上ｎ以下
の整数）分の電源間メモリ配列のメモリセルをビット線
と垂直な方向の直線上にレイアウトしたものであっても
良い。
記実施例１の半導体記憶装置において、ｎ段（ｎ＝２）
の電源間メモリ配列ＶＬ1 ，ＶＬ2 の２段分のメモリセ
ルを、ビット線と垂直な方向の直線上にレイアウトした
ものであるが、これはｎ段（ｎは２以上の整数）の電源
間メモリ配列を有するメモリセルアレイにおいて、該ｎ
段の電源間メモリ配列のうちのｌ段（ｌは２以上ｎ以下
の整数）分の電源間メモリ配列のメモリセルをビット線
と垂直な方向の直線上にレイアウトしたものであっても
良い。
【００３７】このような本実施例３による半導体記憶装
置においては、上述のような構成としたので、上記実施
例１では一つのメモリセル内に、駆動電圧間に相互に直
列に接続されたｎ個（ｎ＝２）のメモリセルのビット線
対，即ちｎ組のビット線対が配線されていたものを、一
つのメモリセル内には一組のビット線対のみが配線され
るようにすることができるので、半導体記憶装置を構成
する各メモリセルの面積を縮小させることができ、結果
として、消費電力を半分にすることができる半導体記憶
装置のチップ面積を低減させることができる。
置においては、上述のような構成としたので、上記実施
例１では一つのメモリセル内に、駆動電圧間に相互に直
列に接続されたｎ個（ｎ＝２）のメモリセルのビット線
対，即ちｎ組のビット線対が配線されていたものを、一
つのメモリセル内には一組のビット線対のみが配線され
るようにすることができるので、半導体記憶装置を構成
する各メモリセルの面積を縮小させることができ、結果
として、消費電力を半分にすることができる半導体記憶
装置のチップ面積を低減させることができる。
【００３８】実施例４．図５(a) に本発明の第４の実施
例による半導体記憶装置の模式図を、図５(b)に図５(a)
におけるＤ部の詳細な図を示す。本実施例４の半導体
記憶装置は、メモリセルアレイ４００と、センスアンプ
４１０と、コラムデコーダ４２０と、ロウデコーダ４３
０とからなり、メモリセルアレイ４００では、メモリセ
ルＭＣ11とＭＣ21，ＭＣ12とＭＣ22，及びＭＣ13とＭＣ
23とが、それぞれ電源Ｖ1 −Ｖ2間に電圧配線Ｎ1 を挟
んで直列に接続されており、メモリセルＭＣ11，ＭＣ1
2，及びＭＣ13からなる電源間メモリ配列ＶＬ1 はワー
ド線ＷＬ1 に、メモリセルＭＣ21，ＭＣ22，及びＭＣ23
からなる電源間メモリ配列ＶＬ2 はワード線ＷＬ2 にそ
れぞれ接続され、メモリセルＭＣ11とＭＣ21はビット線
対ＢＬ11，／ＢＬ11に、メモリセルＭＣ12とＭＣ22はビ
ット線対ＢＬ21，／ＢＬ21に、メモリセルＭＣ13とＭＣ
23はビット線対ＢＬ21，／ＢＬ21に、それぞれ接続され
ている。各メモリセルは従来の技術の欄で説明したＳＲ
ＡＭと同じである。つまり、本実施例４の半導体記憶装
置は、上記実施例１の半導体記憶装置において、同一列
に位置するメモリセルのビット線対を共通化したもので
あり、各メモリセルにおける動作は上記実施例１と同様
である。
例による半導体記憶装置の模式図を、図５(b)に図５(a)
におけるＤ部の詳細な図を示す。本実施例４の半導体
記憶装置は、メモリセルアレイ４００と、センスアンプ
４１０と、コラムデコーダ４２０と、ロウデコーダ４３
０とからなり、メモリセルアレイ４００では、メモリセ
ルＭＣ11とＭＣ21，ＭＣ12とＭＣ22，及びＭＣ13とＭＣ
23とが、それぞれ電源Ｖ1 −Ｖ2間に電圧配線Ｎ1 を挟
んで直列に接続されており、メモリセルＭＣ11，ＭＣ1
2，及びＭＣ13からなる電源間メモリ配列ＶＬ1 はワー
ド線ＷＬ1 に、メモリセルＭＣ21，ＭＣ22，及びＭＣ23
からなる電源間メモリ配列ＶＬ2 はワード線ＷＬ2 にそ
れぞれ接続され、メモリセルＭＣ11とＭＣ21はビット線
対ＢＬ11，／ＢＬ11に、メモリセルＭＣ12とＭＣ22はビ
ット線対ＢＬ21，／ＢＬ21に、メモリセルＭＣ13とＭＣ
23はビット線対ＢＬ21，／ＢＬ21に、それぞれ接続され
ている。各メモリセルは従来の技術の欄で説明したＳＲ
ＡＭと同じである。つまり、本実施例４の半導体記憶装
置は、上記実施例１の半導体記憶装置において、同一列
に位置するメモリセルのビット線対を共通化したもので
あり、各メモリセルにおける動作は上記実施例１と同様
である。
【００３９】本実施例４による半導体記憶装置において
は、このように電源Ｖ1 −Ｖ2 間に相互に直列に接続さ
れたｎ個（ｎ＝２）のメモリセルのビット線対を共通化
したので、消費電力を半分にすることのできる半導体記
憶装置のチップ面積を低減させることができ、また、ビ
ット線対の共通化によりビット線総数を低減させること
ができるので、センスアンプ等の周辺回路の部品点数の
低減を図ることができる。
は、このように電源Ｖ1 −Ｖ2 間に相互に直列に接続さ
れたｎ個（ｎ＝２）のメモリセルのビット線対を共通化
したので、消費電力を半分にすることのできる半導体記
憶装置のチップ面積を低減させることができ、また、ビ
ット線対の共通化によりビット線総数を低減させること
ができるので、センスアンプ等の周辺回路の部品点数の
低減を図ることができる。
【００４０】
【発明の効果】以上のように、この発明（請求項１）に
かかる半導体記憶装置によれば、ＳＲＡＭで形成される
メモリセルアレイを有してなる半導体記憶装置におい
て、上記メモリセルアレイは、第１の電源と第２の電源
との間にｎ×ｍ個（ｍ，ｎは２以上の整数）の上記メモ
リセルをアレイ状にｎ段配列してなり、上記第１の電源
と第２の電源との間にｎ個の上記メモリセルを相互に直
列に接続してなるものとしたので、各メモリセルの消費
電力を低減させることができ、これにより半導体記憶装
置の消費電力を大幅に低減できる効果がある。
かかる半導体記憶装置によれば、ＳＲＡＭで形成される
メモリセルアレイを有してなる半導体記憶装置におい
て、上記メモリセルアレイは、第１の電源と第２の電源
との間にｎ×ｍ個（ｍ，ｎは２以上の整数）の上記メモ
リセルをアレイ状にｎ段配列してなり、上記第１の電源
と第２の電源との間にｎ個の上記メモリセルを相互に直
列に接続してなるものとしたので、各メモリセルの消費
電力を低減させることができ、これにより半導体記憶装
置の消費電力を大幅に低減できる効果がある。
【００４１】またこの発明（請求項２）にかかる半導体
記憶装置によれば、請求項１に記載の半導体記憶装置に
おいて、上記ｎ×ｍ個のメモリセルは、それぞれ異なる
ビット線対に接続されているものとしたので、全てのメ
モリセルを同時にアクセスすることができる効果があ
る。
記憶装置によれば、請求項１に記載の半導体記憶装置に
おいて、上記ｎ×ｍ個のメモリセルは、それぞれ異なる
ビット線対に接続されているものとしたので、全てのメ
モリセルを同時にアクセスすることができる効果があ
る。
【００４２】またこの発明（請求項３）にかかる半導体
記憶装置によれば、請求項１に記載の半導体記憶装置に
おいて、上記ｎ×ｍ個のメモリセルのうち第１の電源と
第２の電源との間に相互に直列接続されているｎ個のメ
モリセルは、共通のビット線対に接続されているものと
したので、ビット線数を低減させることができ、これに
より半導体記憶装置の集積度を向上，及びセンスアンプ
等の周辺回路の部品点数の低減を図ることができる効果
がある。
記憶装置によれば、請求項１に記載の半導体記憶装置に
おいて、上記ｎ×ｍ個のメモリセルのうち第１の電源と
第２の電源との間に相互に直列接続されているｎ個のメ
モリセルは、共通のビット線対に接続されているものと
したので、ビット線数を低減させることができ、これに
より半導体記憶装置の集積度を向上，及びセンスアンプ
等の周辺回路の部品点数の低減を図ることができる効果
がある。
【００４３】またこの発明（請求項４）にかかる半導体
記憶装置によれば、請求項１に記載の半導体記憶装置に
おいて、上記メモリセルアレイは、上記ｎ段の各段にお
けるｍ個のメモリセルを、各段毎に複数の各メモリ領域
にアレイ状に配列してなるｎ個のサブアレイからなるも
のとしたので、従来のメモリ配列からなるメモリセルア
レイをサブアレイとして適用することができ、より簡易
に消費電力を低減させることができる半導体記憶装置を
得ることができる効果がある。
記憶装置によれば、請求項１に記載の半導体記憶装置に
おいて、上記メモリセルアレイは、上記ｎ段の各段にお
けるｍ個のメモリセルを、各段毎に複数の各メモリ領域
にアレイ状に配列してなるｎ個のサブアレイからなるも
のとしたので、従来のメモリ配列からなるメモリセルア
レイをサブアレイとして適用することができ、より簡易
に消費電力を低減させることができる半導体記憶装置を
得ることができる効果がある。
【００４４】またこの発明（請求項５）にかかる半導体
記憶装置によれば、請求項４に記載の半導体記憶装置に
おいて、上記サブアレイを構成するｍ個のメモリセル
は、それぞれ異なるビット線対に接続されているものと
したので、全てのメモリセルを同時にアクセスすること
ができる効果がある。
記憶装置によれば、請求項４に記載の半導体記憶装置に
おいて、上記サブアレイを構成するｍ個のメモリセル
は、それぞれ異なるビット線対に接続されているものと
したので、全てのメモリセルを同時にアクセスすること
ができる効果がある。
【００４５】またこの発明（請求項６）にかかる半導体
記憶装置によれば、請求項４に記載の半導体記憶装置に
おいて、上記サブアレイを構成するｍ個のメモリセルの
うちワード線と垂直な方向の直線上に配列されているメ
モリセルは、共通のビット線対に接続されているものと
したので、ビット線数を低減させることができ、これに
より半導体記憶装置の集積度を向上，及びセンスアンプ
等の周辺回路の部品点数の低減を図ることができる効果
がある。
記憶装置によれば、請求項４に記載の半導体記憶装置に
おいて、上記サブアレイを構成するｍ個のメモリセルの
うちワード線と垂直な方向の直線上に配列されているメ
モリセルは、共通のビット線対に接続されているものと
したので、ビット線数を低減させることができ、これに
より半導体記憶装置の集積度を向上，及びセンスアンプ
等の周辺回路の部品点数の低減を図ることができる効果
がある。
【００４６】またこの発明（請求項７）にかかる半導体
記憶装置によれば、請求項１に記載の半導体記憶装置に
おいて、上記メモリセルアレイは、上記ｎ段のうちのｌ
段分（ｌは２以上ｎ以下の整数）の電源間メモリ配列の
メモリセルがビット線と垂直な方向の直線上に配列され
ているものとしたので、メモリセルアレイの面積を縮小
させることができ、これにより半導体記憶装置の集積度
を向上させることができる効果がある。
記憶装置によれば、請求項１に記載の半導体記憶装置に
おいて、上記メモリセルアレイは、上記ｎ段のうちのｌ
段分（ｌは２以上ｎ以下の整数）の電源間メモリ配列の
メモリセルがビット線と垂直な方向の直線上に配列され
ているものとしたので、メモリセルアレイの面積を縮小
させることができ、これにより半導体記憶装置の集積度
を向上させることができる効果がある。
【００４７】またこの発明（請求項８）にかかる半導体
記憶装置によれば、請求項７に記載の半導体記憶装置に
おいて、上記各メモリセルは、それぞれ異なるビット線
対に接続されているものとしたので、全てのメモリセル
を同時にアクセスすることができる効果がある。
記憶装置によれば、請求項７に記載の半導体記憶装置に
おいて、上記各メモリセルは、それぞれ異なるビット線
対に接続されているものとしたので、全てのメモリセル
を同時にアクセスすることができる効果がある。
【００４８】またこの発明（請求項９）にかかる半導体
記憶装置によれば、請求項７に記載の半導体記憶装置に
おいて、上記各メモリセルのうちワード線と垂直の方向
に直線上に配列されているメモリセルは、共通のビット
線対に接続されているものとしたので、ビット線数を低
減させることができ、これにより半導体記憶装置の集積
度を向上，及びセンスアンプ等の周辺回路の部品点数の
低減を図ることができる効果がある。
記憶装置によれば、請求項７に記載の半導体記憶装置に
おいて、上記各メモリセルのうちワード線と垂直の方向
に直線上に配列されているメモリセルは、共通のビット
線対に接続されているものとしたので、ビット線数を低
減させることができ、これにより半導体記憶装置の集積
度を向上，及びセンスアンプ等の周辺回路の部品点数の
低減を図ることができる効果がある。
【図１】 本発明の第１の実施例による半導体記憶装置
の模式図（図１(a)），図１(a) におけるＡ部の詳細な
図（図１(b) ）である。
の模式図（図１(a)），図１(a) におけるＡ部の詳細な
図（図１(b) ）である。
【図２】 上記実施例１の半導体記憶装置におけるメモ
リセルの回路図である。
リセルの回路図である。
【図３】 本発明の第２の実施例による半導体記憶装置
の模式図（図３(a)），図３(a) におけるＢ部及びＢ′
部の詳細な図（図３(b) ）である。
の模式図（図３(a)），図３(a) におけるＢ部及びＢ′
部の詳細な図（図３(b) ）である。
【図４】 本発明の第３の実施例による半導体記憶装置
の模式図（図４(a)），図４(a) におけるＣ部及びＣ′
部の詳細な図（図４(b) ）である。
の模式図（図４(a)），図４(a) におけるＣ部及びＣ′
部の詳細な図（図４(b) ）である。
【図５】 本発明の第４の実施例による半導体記憶装置
の模式図（図５(a)），図５(a) におけるＣ部及びＣ′
部の詳細な図（図５(b) ）である。
の模式図（図５(a)），図５(a) におけるＣ部及びＣ′
部の詳細な図（図５(b) ）である。
【図６】 従来のＳＲＡＭを用いた半導体記憶装置のブ
ロック図（図６(a)），電界効果トランジスタを用いて
構成されたＳＲＡＭの回路図（図６(b) ）である。
ロック図（図６(a)），電界効果トランジスタを用いて
構成されたＳＲＡＭの回路図（図６(b) ）である。
ＭＣ メモリセル、ＶＬ 電源間メモリ配列、ＢＬ，／
ＢＬ ビット線対、ＷＬ ワード線、Ｖ1 基準電圧、
Ｖ2 電源電圧、Ｎ1 電圧配線、Ｔr12-1,Ｔr12-2,Ｔ
r22-1,Ｔr22-2 デプレッション型ＦＥＴ、Ｔr12-3 〜
Ｔr12-6,Ｔr22-3 〜Ｔr22-6 エンハンスメント型ＦＥ
Ｔ、ＩＮＶ インバータ。
ＢＬ ビット線対、ＷＬ ワード線、Ｖ1 基準電圧、
Ｖ2 電源電圧、Ｎ1 電圧配線、Ｔr12-1,Ｔr12-2,Ｔ
r22-1,Ｔr22-2 デプレッション型ＦＥＴ、Ｔr12-3 〜
Ｔr12-6,Ｔr22-3 〜Ｔr22-6 エンハンスメント型ＦＥ
Ｔ、ＩＮＶ インバータ。
Claims (9)
- 【請求項１】 スタティック型メモリセル（以下、ＳＲ
ＡＭと言う）で形成されるメモリセルアレイを有してな
る半導体記憶装置において、 上記メモリセルアレイは、第１の電源と第２の電源との
間にｎ×ｍ個（ｍ，ｎは２以上の整数）の上記メモリセ
ルをアレイ状にｎ段配列してなり、 上記第１の電源と第２の電源との間にｎ個の上記メモリ
セルを相互に直列に接続してなるものであることを特徴
とする半導体記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、 上記ｎ×ｍ個のメモリセルは、それぞれ異なるビット線
対に接続されていることを特徴とする半導体記憶装置。 - 【請求項３】 請求項１に記載の半導体記憶装置におい
て、 上記ｎ×ｍ個のメモリセルのうち第１の電源と第２の電
源との間に相互に直列接続されているｎ個のメモリセル
は、共通のビット線対に接続されていることを特徴とす
る半導体記憶装置。 - 【請求項４】 請求項１に記載の半導体記憶装置におい
て、 上記メモリセルアレイは、上記ｎ段の各段におけるｍ個
のメモリセルを、各段毎に複数の各メモリ領域にアレイ
状に配列してなるｎ個のサブアレイからなるものである
ことを特徴とする半導体記憶装置。 - 【請求項５】 請求項４に記載の半導体記憶装置におい
て、 上記サブアレイを構成するｍ個のメモリセルは、それぞ
れ異なるビット線対に接続されていることを特徴とする
半導体記憶装置。 - 【請求項６】 請求項４に記載の半導体記憶装置におい
て、 上記サブアレイを構成するｍ個のメモリセルのうちワー
ド線と垂直な方向の直線上に配列されているメモリセル
は、共通のビット線対に接続されていることを特徴とす
る半導体記憶装置。 - 【請求項７】 請求項１に記載の半導体記憶装置におい
て、 上記メモリセルアレイは、上記ｎ段のうちのｌ段分（ｌ
は２以上ｎ以下の整数）の電源間メモリ配列のメモリセ
ルがビット線と垂直な方向の直線上に配列されているも
のであることを特徴とする半導体記憶装置。 - 【請求項８】 請求項７に記載の半導体記憶装置におい
て、 上記各メモリセルは、それぞれ異なるビット線対に接続
されていることを特徴とする半導体記憶装置。 - 【請求項９】 請求項７に記載の半導体記憶装置におい
て、 上記各メモリセルのうちワード線と垂直の方向に直線上
に配列されているメモリセルは、共通のビット線対に接
続されていることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7164123A JPH0917184A (ja) | 1995-06-29 | 1995-06-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7164123A JPH0917184A (ja) | 1995-06-29 | 1995-06-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0917184A true JPH0917184A (ja) | 1997-01-17 |
Family
ID=15787188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7164123A Pending JPH0917184A (ja) | 1995-06-29 | 1995-06-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0917184A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030054030A (ko) * | 2001-12-24 | 2003-07-02 | 주식회사 하이닉스반도체 | 저전력 마스크롬 및 그를 포함하는 마이크로 컨트롤러 |
| EP1923948A1 (en) | 2006-10-17 | 2008-05-21 | Samsung SDI Co., Ltd. | Electrolyte for high voltage lithium rechargeable battery and battery employing the same |
| US8884397B2 (en) | 2003-11-28 | 2014-11-11 | Sony Corporation | Memory device and storage apparatus |
-
1995
- 1995-06-29 JP JP7164123A patent/JPH0917184A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030054030A (ko) * | 2001-12-24 | 2003-07-02 | 주식회사 하이닉스반도체 | 저전력 마스크롬 및 그를 포함하는 마이크로 컨트롤러 |
| US8884397B2 (en) | 2003-11-28 | 2014-11-11 | Sony Corporation | Memory device and storage apparatus |
| EP1923948A1 (en) | 2006-10-17 | 2008-05-21 | Samsung SDI Co., Ltd. | Electrolyte for high voltage lithium rechargeable battery and battery employing the same |
| US7655361B2 (en) | 2006-10-17 | 2010-02-02 | Samsung Sdi Co., Ltd. | Electrolyte for high voltage lithium rechargeable battery and high voltage lithium rechargeable battery employing the same |
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