JPH09174965A - クロックを逓倍する印刷システム及び印刷方法 - Google Patents
クロックを逓倍する印刷システム及び印刷方法Info
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- JPH09174965A JPH09174965A JP8316798A JP31679896A JPH09174965A JP H09174965 A JPH09174965 A JP H09174965A JP 8316798 A JP8316798 A JP 8316798A JP 31679896 A JP31679896 A JP 31679896A JP H09174965 A JPH09174965 A JP H09174965A
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- Japan
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- signal
- clock
- image
- single bit
- clock signal
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- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K15/00—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers
- G06K15/02—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers
- G06K15/12—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers by photographic printing, e.g. by laser printers
- G06K15/1204—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers by photographic printing, e.g. by laser printers involving the fast moving of an optical beam in the main scanning direction
- G06K15/1219—Detection, control or error compensation of scanning velocity or position, e.g. synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/04—Scanning arrangements, i.e. arrangements for the displacement of active reading or reproducing elements relative to the original or reproducing medium, or vice versa
- H04N1/047—Detection, control or error compensation of scanning velocity or position
- H04N1/053—Detection, control or error compensation of scanning velocity or position in main scanning direction, e.g. synchronisation of line start or picture elements in a line
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N2201/00—Indexing scheme relating to scanning, transmission or reproduction of documents or the like, and to details thereof
- H04N2201/04—Scanning arrangements
- H04N2201/047—Detection, control or error compensation of scanning velocity or position
- H04N2201/04753—Control or error compensation of scanning position or velocity
- H04N2201/04758—Control or error compensation of scanning position or velocity by controlling the position of the scanned image area
- H04N2201/04767—Control or error compensation of scanning position or velocity by controlling the position of the scanned image area by controlling the timing of the signals, e.g. by controlling the frequency o phase of the pixel clock
- H04N2201/04781—Controlling the phase of the signals
-
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- H04N2201/04767—Control or error compensation of scanning position or velocity by controlling the position of the scanned image area by controlling the timing of the signals, e.g. by controlling the frequency o phase of the pixel clock
- H04N2201/04781—Controlling the phase of the signals
- H04N2201/04784—Controlling the phase of the signals using one or more clock signals selected from a number of clock signals of different phases
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- General Physics & Mathematics (AREA)
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- Facsimile Image Signal Circuits (AREA)
- Dot-Matrix Printers And Others (AREA)
- Record Information Processing For Printing (AREA)
Abstract
(57)【要約】
【課題】 画素クロック周波数の２倍、４倍、あるいは
６倍の周波数で信号を供給することによって印刷装置の
解像度を改善する。 【解決手段】 印刷システムは、像が１セットのワード
によって表され、各ワードがＭビットを有し、各ワード
が単一のビット列信号を生成するように変調される。印
刷システムは、第１のクロックレートのクロック信号に
同調してＮ個の位相の異なる信号を発生する同調可能な
多位相クロックの発生器と、Ｎ個の位相の異なる信号及
びワードセットを受信し、各ワードに対してＮ個の異な
る位相を有する信号を用いて処理を行わせて単一のビッ
ト列信号を生成し、第１のクロックレートよりも高いク
ロックレートを有する第２のクロックレートでビット列
信号を出力する直列データ生成装置と、多位相クロック
に応答して、ビット列信号が上記クロック信号の受信と
実質上同時に出力されるように、多位相クロック発生器
の同調を制御する同調回路と、直列データ生成装置と通
信してビット列信号を受信し、上記用紙上に画像をプリ
ントするプリントエンジンとを具備する。
６倍の周波数で信号を供給することによって印刷装置の
解像度を改善する。 【解決手段】 印刷システムは、像が１セットのワード
によって表され、各ワードがＭビットを有し、各ワード
が単一のビット列信号を生成するように変調される。印
刷システムは、第１のクロックレートのクロック信号に
同調してＮ個の位相の異なる信号を発生する同調可能な
多位相クロックの発生器と、Ｎ個の位相の異なる信号及
びワードセットを受信し、各ワードに対してＮ個の異な
る位相を有する信号を用いて処理を行わせて単一のビッ
ト列信号を生成し、第１のクロックレートよりも高いク
ロックレートを有する第２のクロックレートでビット列
信号を出力する直列データ生成装置と、多位相クロック
に応答して、ビット列信号が上記クロック信号の受信と
実質上同時に出力されるように、多位相クロック発生器
の同調を制御する同調回路と、直列データ生成装置と通
信してビット列信号を受信し、上記用紙上に画像をプリ
ントするプリントエンジンとを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にクロック逓
倍器に関し、詳細には、画素クロック周波数の２倍、４
倍、あるいは６倍の周波数で信号を供給することによっ
てレーザプリンタの解像度を改善するのに用いるための
クロック逓倍器に関する。
倍器に関し、詳細には、画素クロック周波数の２倍、４
倍、あるいは６倍の周波数で信号を供給することによっ
てレーザプリンタの解像度を改善するのに用いるための
クロック逓倍器に関する。
【０００２】
【従来の技術】最近の電子プリンターは、非常に複雑な
ページ画像をプリントすることができる。ページ画像に
は、コンピュータが生成したテキストあるいはグラフィ
ックス画像またはスキャナーから読み込んだ画像などが
ある。これらのページ画像は、単純な画像要素（文字、
線、ビットマップ、色）から構成される。すなわち、こ
のような単純な画像要素を多数寄せ集めることによって
複雑なページ画像が作られる。このような、画像要素を
用いてページ画像を生成するには、例えばポストスクリ
プトなどの記述言語が用いられる。電子プリンタは、こ
のような記述言語で表されたページ画像情報を受け取る
と、電子プリンタに備えられたソフトウェアがそれぞれ
の画像要素を解釈して画像を生成する。ページは、まず
電子モデル（画像の電子データ的表現）に変換され、こ
の電子モデルに基づいて実際のプリントが行われる。す
なわち、画像の構成要素を最終的な画像の形に寄せ集め
られて、電子モデルを生成した後に、画像のプリントが
開始される。多くの場合、画像の電子的モデルは画像バ
ッファと呼ばれるデータ構造に形成される。画像データ
は、アレイ状に並んだ画素のそれぞれの色値として与え
られる。それぞれの画素は、実際のページ上に形成され
るドットに対応しており、それぞれの画素の色値データ
は、それぞれのドットに形成すべき色を表している。画
素は、プリンタのドットの幾何学的な配置に対応するよ
うに構成される。画素データは、ページ上にドットをラ
スタパターンとして実際に形成するのが容易なようにそ
の順序が並べられる。
ページ画像をプリントすることができる。ページ画像に
は、コンピュータが生成したテキストあるいはグラフィ
ックス画像またはスキャナーから読み込んだ画像などが
ある。これらのページ画像は、単純な画像要素（文字、
線、ビットマップ、色）から構成される。すなわち、こ
のような単純な画像要素を多数寄せ集めることによって
複雑なページ画像が作られる。このような、画像要素を
用いてページ画像を生成するには、例えばポストスクリ
プトなどの記述言語が用いられる。電子プリンタは、こ
のような記述言語で表されたページ画像情報を受け取る
と、電子プリンタに備えられたソフトウェアがそれぞれ
の画像要素を解釈して画像を生成する。ページは、まず
電子モデル（画像の電子データ的表現）に変換され、こ
の電子モデルに基づいて実際のプリントが行われる。す
なわち、画像の構成要素を最終的な画像の形に寄せ集め
られて、電子モデルを生成した後に、画像のプリントが
開始される。多くの場合、画像の電子的モデルは画像バ
ッファと呼ばれるデータ構造に形成される。画像データ
は、アレイ状に並んだ画素のそれぞれの色値として与え
られる。それぞれの画素は、実際のページ上に形成され
るドットに対応しており、それぞれの画素の色値データ
は、それぞれのドットに形成すべき色を表している。画
素は、プリンタのドットの幾何学的な配置に対応するよ
うに構成される。画素データは、ページ上にドットをラ
スタパターンとして実際に形成するのが容易なようにそ
の順序が並べられる。
【０００３】一般に、高品質のカラー図形画像を得るに
は、多数の色数と適度の高解像度が必要である。人間の
目はおよそ１００の濃度レベル差を識別することができ
る。従って、人間の目の識別能力に見合った品質の画像
を得ようとすると、画像形成装置は、色を三原色に分解
し、それぞれの色の濃度を少なくとも７ビットで表現す
ることが必要である。実際の画像形成装置は、一般には
２５６レベルの階調を表現する能力を有している。２５
６レベルの階調は、それぞれの画素を三原色に分解して
それぞれの色を８ビットで表すことによって、すなわ
ち、全体として１画素を２４ビットで表すことによって
得られる。実際の様々な風景などの画像を高品質で表現
するには、画像形成装置は、人間の識別能力に見合う１
００レベル以上の階調分解能を有し、２００画素／イン
チ以上の空間解像度を有していることが必要である。
は、多数の色数と適度の高解像度が必要である。人間の
目はおよそ１００の濃度レベル差を識別することができ
る。従って、人間の目の識別能力に見合った品質の画像
を得ようとすると、画像形成装置は、色を三原色に分解
し、それぞれの色の濃度を少なくとも７ビットで表現す
ることが必要である。実際の画像形成装置は、一般には
２５６レベルの階調を表現する能力を有している。２５
６レベルの階調は、それぞれの画素を三原色に分解して
それぞれの色を８ビットで表すことによって、すなわ
ち、全体として１画素を２４ビットで表すことによって
得られる。実際の様々な風景などの画像を高品質で表現
するには、画像形成装置は、人間の識別能力に見合う１
００レベル以上の階調分解能を有し、２００画素／イン
チ以上の空間解像度を有していることが必要である。
【０００４】テキスト画像あるいは合成図形をプリント
する場合には、色の精度はそれほど高くなくとも高品質
な画像が得られる。特に、白黒画像の場合には、階調分
解能はそれほど高くなくともよい。一方、空間解像度
（位置的な分解能）は十分に高くないと、境界がはっき
りした鮮明な画像を得ることができる。
する場合には、色の精度はそれほど高くなくとも高品質
な画像が得られる。特に、白黒画像の場合には、階調分
解能はそれほど高くなくともよい。一方、空間解像度
（位置的な分解能）は十分に高くないと、境界がはっき
りした鮮明な画像を得ることができる。
【０００５】このような点でより高品質なプリンタを得
るための開発が進められている。出力装置の物理的解像
度（単位面積当たりのドット数）を変えずにそのままと
し、知覚解像度を向上させることによって、実際的な出
力装置の物理的限界を越えることが可能である。すなわ
ち、本発明は、単位面積当たりのドット数を増加させる
ことなしに解像度を高める技術を提供せんとするもので
ある。実効的な解像度をこのように高めることによって
種々の利点が得られる。最も明白な利点は、互換性に関
するものである。通常のプリンタは、３００ドット／イ
ンチ（ｄｐｉ）の物理的解像度を有している。プリンタ
の物理的解像度を例えば４００ｄｐｉに上げたとする
と、特定の解像度を前提として画像あるいは文字を形成
する装置との整合性がとれなくなってしまう。このよう
な問題を解決する１つの方法は、例えば、ゼロックスイ
ンタプレスやポストスクリプトなどの、特定の装置に依
存しない汎用的なページ記述言語を用いることである。
るための開発が進められている。出力装置の物理的解像
度（単位面積当たりのドット数）を変えずにそのままと
し、知覚解像度を向上させることによって、実際的な出
力装置の物理的限界を越えることが可能である。すなわ
ち、本発明は、単位面積当たりのドット数を増加させる
ことなしに解像度を高める技術を提供せんとするもので
ある。実効的な解像度をこのように高めることによって
種々の利点が得られる。最も明白な利点は、互換性に関
するものである。通常のプリンタは、３００ドット／イ
ンチ（ｄｐｉ）の物理的解像度を有している。プリンタ
の物理的解像度を例えば４００ｄｐｉに上げたとする
と、特定の解像度を前提として画像あるいは文字を形成
する装置との整合性がとれなくなってしまう。このよう
な問題を解決する１つの方法は、例えば、ゼロックスイ
ンタプレスやポストスクリプトなどの、特定の装置に依
存しない汎用的なページ記述言語を用いることである。
【０００６】さらに高い解像度を得ようとするときの他
の問題は、ハードウェアの能力である。すなわち、装置
の解像度を高めるには、メモリ容量を増加することが必
要であり、装置の価格が上昇する。従って、このような
ハードウェアのメモリ容量を増大させる必要なしに、装
置の物理的な解像度の限界を越えるための技術が求めら
れている。
の問題は、ハードウェアの能力である。すなわち、装置
の解像度を高めるには、メモリ容量を増加することが必
要であり、装置の価格が上昇する。従って、このような
ハードウェアのメモリ容量を増大させる必要なしに、装
置の物理的な解像度の限界を越えるための技術が求めら
れている。
【０００７】アドレス分解能向上技術は、レーザ変調あ
るいはパルス幅変調を用いて、プリンタの物理的な構成
を換えることなく、プリンタの解像度を高める技術であ
る。コントローラを用いてレーザ変調を制御し、最終的
な出力画像の解像度を高めるようにするものである。出
力画像のドットの位置を移動させたり、縮めることによ
っていろいろな効果が得られる。アドレス分解能向上技
術では、水平方向の解像度が高められる。垂直方向の解
像度を一定としたままで、水平方向のプリント変調レー
トを例えば２倍にすることによって、水平方向の解像度
を２倍にすることができる。このように画像解像度を高
めることによって、画像の中間調が改善される。プリン
トされた画像の階調あるいは濃度が元の画像の階調ある
いは濃度と実質上同様となるように、元の画像の連続的
な濃度を２値画像で近似的に表現するいろいろなディジ
タル的中間調技術が知られている。
るいはパルス幅変調を用いて、プリンタの物理的な構成
を換えることなく、プリンタの解像度を高める技術であ
る。コントローラを用いてレーザ変調を制御し、最終的
な出力画像の解像度を高めるようにするものである。出
力画像のドットの位置を移動させたり、縮めることによ
っていろいろな効果が得られる。アドレス分解能向上技
術では、水平方向の解像度が高められる。垂直方向の解
像度を一定としたままで、水平方向のプリント変調レー
トを例えば２倍にすることによって、水平方向の解像度
を２倍にすることができる。このように画像解像度を高
めることによって、画像の中間調が改善される。プリン
トされた画像の階調あるいは濃度が元の画像の階調ある
いは濃度と実質上同様となるように、元の画像の連続的
な濃度を２値画像で近似的に表現するいろいろなディジ
タル的中間調技術が知られている。
【０００８】白黒画像情報を内挿によってアドレス分解
能が向上されたバイナリデータに変換し、このデータに
基づいてプリンタやディスプレイなどの出力端末上に高
解像度の画像を出力する技術が米国特許5,２７4,４７２
号（１９９３年１２月２８日付け公布）に開示されてい
る。
能が向上されたバイナリデータに変換し、このデータに
基づいてプリンタやディスプレイなどの出力端末上に高
解像度の画像を出力する技術が米国特許5,２７4,４７２
号（１９９３年１２月２８日付け公布）に開示されてい
る。
【０００９】プリンタのアドレス分解能を向上させる１
つの方法は、以下のようなものである。まず、画像を、
画素単位で画像を表す画像データの形で記憶する。従来
のアドレス分解能向上技術では、各画素をＭ個のサブ画
素に分割する。一方、Ｍ個に分割されたサブ画素をプリ
ントする工程において、上記のＭ個に分割されたサブ画
素は、モジュレータに所定のクロックレートで入力さ
れ、モジュレータは入力クロックレートのＮ倍のクロッ
クレートで、単一のビット列信号を出力する。モジュレ
ータには２種類のクロック信号が印加される。すなわ
ち、画素をモジュレータに入力する際のクロック信号と
して用いられる第１のクロック信号と、このクロックレ
ートのＮ倍のクロックレートでモジュレータからサブ画
像を出力するのに用いる第２のクロック信号とである。
つの方法は、以下のようなものである。まず、画像を、
画素単位で画像を表す画像データの形で記憶する。従来
のアドレス分解能向上技術では、各画素をＭ個のサブ画
素に分割する。一方、Ｍ個に分割されたサブ画素をプリ
ントする工程において、上記のＭ個に分割されたサブ画
素は、モジュレータに所定のクロックレートで入力さ
れ、モジュレータは入力クロックレートのＮ倍のクロッ
クレートで、単一のビット列信号を出力する。モジュレ
ータには２種類のクロック信号が印加される。すなわ
ち、画素をモジュレータに入力する際のクロック信号と
して用いられる第１のクロック信号と、このクロックレ
ートのＮ倍のクロックレートでモジュレータからサブ画
像を出力するのに用いる第２のクロック信号とである。
【００１０】
【発明が解決しようとする課題】このようなシステムに
おいて、上記クロック信号は、ライン同期信号を受けた
後、第１のクロックパルスと同時に高速クロックが開始
され、すべてのサブ画素が同じ幅を有するようにクロッ
ク信号の対称性が保たれていることが望ましい。本発明
は、このような従来技術において望まれている課題を解
決し、与えられたクロック周波数に対して瞬時に自動的
に同調し、入力されたクロックの周波数に対して正確に
整数倍の周波数を有するクロック信号を生成するクロッ
ク逓倍回路を提供することを目的とするものである。
おいて、上記クロック信号は、ライン同期信号を受けた
後、第１のクロックパルスと同時に高速クロックが開始
され、すべてのサブ画素が同じ幅を有するようにクロッ
ク信号の対称性が保たれていることが望ましい。本発明
は、このような従来技術において望まれている課題を解
決し、与えられたクロック周波数に対して瞬時に自動的
に同調し、入力されたクロックの周波数に対して正確に
整数倍の周波数を有するクロック信号を生成するクロッ
ク逓倍回路を提供することを目的とするものである。
【００１１】
【発明を解決するための手段】上記の課題を達成するた
め、本発明は、各ワードがＭビットであるワードの集合
すなわちワードセットによって表された像のデータを単
一（１本）のビット列信号に変換し、この単一のビット
列信号に応じて用紙上に像を形成する印刷システムを提
供する。この印刷システムは、第１のクロックレートを
有するクロック信号に同調してＮ個の位相の異なる信号
を発生する同調可能多位相クロック発生器と：上記多位
相クロック発生器と通信し、Ｎ個の位相の異なる信号及
びワードセットを受信し、該ワードセットの各々のワー
ドに対して上記Ｎ個の異なる位相を有する信号を用いて
処理を行って単一のビット列信号を生成し、第１のクロ
ックレートよりも高いクロックレートを有する第２のク
ロックレートで上記単一ビット列信号を出力する直列デ
ータ生成装置と：上記の多位相クロックに応答して、単
一ビット列信号が上記第２のクロックレートで上記クロ
ック信号の受信と実質上同時に出力されるように、上記
同調可能多位相クロック生成器の同調を制御する同調回
路と：上記直列データ生成装置と通信して上記単一のビ
ット列信号を受信し、上記用紙上に画像をプリントする
プリントエンジンと：を具備していることを特徴とす
る。
め、本発明は、各ワードがＭビットであるワードの集合
すなわちワードセットによって表された像のデータを単
一（１本）のビット列信号に変換し、この単一のビット
列信号に応じて用紙上に像を形成する印刷システムを提
供する。この印刷システムは、第１のクロックレートを
有するクロック信号に同調してＮ個の位相の異なる信号
を発生する同調可能多位相クロック発生器と：上記多位
相クロック発生器と通信し、Ｎ個の位相の異なる信号及
びワードセットを受信し、該ワードセットの各々のワー
ドに対して上記Ｎ個の異なる位相を有する信号を用いて
処理を行って単一のビット列信号を生成し、第１のクロ
ックレートよりも高いクロックレートを有する第２のク
ロックレートで上記単一ビット列信号を出力する直列デ
ータ生成装置と：上記の多位相クロックに応答して、単
一ビット列信号が上記第２のクロックレートで上記クロ
ック信号の受信と実質上同時に出力されるように、上記
同調可能多位相クロック生成器の同調を制御する同調回
路と：上記直列データ生成装置と通信して上記単一のビ
ット列信号を受信し、上記用紙上に画像をプリントする
プリントエンジンと：を具備していることを特徴とす
る。
【００１２】また、本発明は、各ワードがＭビットであ
るワードの集合すなわちワードセットによって表された
像のデータを単一のビット列信号に変換し、この単一ビ
ット列信号に応じて用紙上に像を形成する方法を提供す
る。この方法は、同調可能多位相クロック発生器を用い
て、第１のクロックレートを有するクロック信号に応じ
て、Ｎ個の位相の異なる信号を発生し：Ｎ個の位相の異
なる信号及びワードセットを受信し：該ワードセットの
各々のワードに対して上記Ｎ個の異なる位相を有する信
号を用いて処理を行って単一ビット列信号を生成し：第
１のクロックレートよりも高いクロックレートを有する
第２のクロックレートで上記単一ビット列信号を出力
し：上記第２のクロックレートで出力される上記単一ビ
ット列信号が上記クロック信号の受信と実質上同時に出
力されるように、上記同調可能多位相クロック生成器を
同調させ：上記単一のビット列信号を受信し：用紙上に
像を形成する：諸工程を含んでいることを特徴とする。
るワードの集合すなわちワードセットによって表された
像のデータを単一のビット列信号に変換し、この単一ビ
ット列信号に応じて用紙上に像を形成する方法を提供す
る。この方法は、同調可能多位相クロック発生器を用い
て、第１のクロックレートを有するクロック信号に応じ
て、Ｎ個の位相の異なる信号を発生し：Ｎ個の位相の異
なる信号及びワードセットを受信し：該ワードセットの
各々のワードに対して上記Ｎ個の異なる位相を有する信
号を用いて処理を行って単一ビット列信号を生成し：第
１のクロックレートよりも高いクロックレートを有する
第２のクロックレートで上記単一ビット列信号を出力
し：上記第２のクロックレートで出力される上記単一ビ
ット列信号が上記クロック信号の受信と実質上同時に出
力されるように、上記同調可能多位相クロック生成器を
同調させ：上記単一のビット列信号を受信し：用紙上に
像を形成する：諸工程を含んでいることを特徴とする。
【００１３】
【発明の実施の形態】以下の本発明を具体的な実施例に
ついて、説明するが、これらの実施例はあくまでも例示
のためであって、本発明がこれらに限定されるわけでは
ない。本発明の精神と範囲を逸脱することなしに、いろ
いろな変更、改良、あるいは同等のものとの置き換えが
可能である。
ついて、説明するが、これらの実施例はあくまでも例示
のためであって、本発明がこれらに限定されるわけでは
ない。本発明の精神と範囲を逸脱することなしに、いろ
いろな変更、改良、あるいは同等のものとの置き換えが
可能である。
【００１４】図７において１０は、ネットワーク適応型
多機能印刷システムを示す。印刷システム１０は、ネッ
トワークサービスモジュール１４と連結して動作するよ
うになされた印刷装置１２を有している。この印刷装置
１２には、スキャナー１８およびプリンタ２０と通信を
行う。ビデオ制御モジュール（ＶＣＭ）と呼ばれる電子
サブシステム１６が備えられている。例えば、後にさら
に詳細に説明をするように、ＶＣＭ１６は、スキャナー
１８及びプリンタ２０の動作を制御して、ディジタル複
写を行う。ディジタル複写においては、スキャナー（画
像入力装置とも呼ぶ）１８が、原稿の画像を全幅ＣＣＤ
アレイを用いて読み込み、得られたアナログ信号をディ
ジタル信号に変換する。この信号は、スキャナーと連携
動作する画像処理装置（図示せず）によって、信号補正
が行われ、この補正された信号は多値信号（例えば２値
信号）に変換される。さらにこの多値信号は圧縮され
て、好適に電子画像メモリ２４に保存される。
多機能印刷システムを示す。印刷システム１０は、ネッ
トワークサービスモジュール１４と連結して動作するよ
うになされた印刷装置１２を有している。この印刷装置
１２には、スキャナー１８およびプリンタ２０と通信を
行う。ビデオ制御モジュール（ＶＣＭ）と呼ばれる電子
サブシステム１６が備えられている。例えば、後にさら
に詳細に説明をするように、ＶＣＭ１６は、スキャナー
１８及びプリンタ２０の動作を制御して、ディジタル複
写を行う。ディジタル複写においては、スキャナー（画
像入力装置とも呼ぶ）１８が、原稿の画像を全幅ＣＣＤ
アレイを用いて読み込み、得られたアナログ信号をディ
ジタル信号に変換する。この信号は、スキャナーと連携
動作する画像処理装置（図示せず）によって、信号補正
が行われ、この補正された信号は多値信号（例えば２値
信号）に変換される。さらにこの多値信号は圧縮され
て、好適に電子画像メモリ２４に保存される。
【００１５】図７を再び参照する。プリンタ２０（画像
出力装置とも称する）は、好適にはゼログラフィプリン
トエンジンを有している。例えば、プリントエンジン
は、多ピッチベルト（図示せず）を有しており、レーザ
ラスタースキャン装置などの画像書き込み光源によって
画像が上記の多ピッチベルト上に書き込まれる。プリン
トを行う際に、電子画像メモリ（図示せず）から多値画
像データを読み取り、このデータに従って画像書き込み
光源をオンオフして感光体上に潜像を形成する。潜像は
例えばハイブリッドジャンプ現像技術などによって現像
され、現像された画像はプリント用紙上に転写されて、
さらに定着される。定着が終了したプリント用紙は、裏
面へのプリントを行うために反転されるか、あるいはそ
のまま排出される。上記の実施例においては、プリンタ
がゼログラフィプリントエンジンを有している例につい
て説明したが、本発明はこれに限定されず、プリンタは
その他の構成のものであってもよい。例えば、印刷シス
テム１０として、サーマルインクジェットあるいはイオ
ノグラフィプリンタを用いることができる。
出力装置とも称する）は、好適にはゼログラフィプリン
トエンジンを有している。例えば、プリントエンジン
は、多ピッチベルト（図示せず）を有しており、レーザ
ラスタースキャン装置などの画像書き込み光源によって
画像が上記の多ピッチベルト上に書き込まれる。プリン
トを行う際に、電子画像メモリ（図示せず）から多値画
像データを読み取り、このデータに従って画像書き込み
光源をオンオフして感光体上に潜像を形成する。潜像は
例えばハイブリッドジャンプ現像技術などによって現像
され、現像された画像はプリント用紙上に転写されて、
さらに定着される。定着が終了したプリント用紙は、裏
面へのプリントを行うために反転されるか、あるいはそ
のまま排出される。上記の実施例においては、プリンタ
がゼログラフィプリントエンジンを有している例につい
て説明したが、本発明はこれに限定されず、プリンタは
その他の構成のものであってもよい。例えば、印刷シス
テム１０として、サーマルインクジェットあるいはイオ
ノグラフィプリンタを用いることができる。
【００１６】プリンタ２０はスムージングなどの処理を
行うための画像処理を有している。スムージングは、画
像メモリに記憶されている画像データの画質を画質向上
装置１００によって高めることによって行われる。好適
には、画像データは、画素単位で記憶されており、この
画像データが画質向上装置によって各１画素がＮ個のサ
ブ画素（小画素）に分割される。画質を向上する技術
は、例えば、米国特許5,２８2,０５７号に開示されてい
る。図８の（Ａ）の画質向上装置１００では、４個のサ
ブ画素が出力されるが、サブ画素の数は、これに限定さ
れない。本発明の基本的な概念を変えることなく、４個
より多くすることも、逆に、少なくすることも可能であ
る。図８の（Ｂ）を参照しながら、画質向上に関する技
術を説明する。なお、この画質向上技術は公知である。
行うための画像処理を有している。スムージングは、画
像メモリに記憶されている画像データの画質を画質向上
装置１００によって高めることによって行われる。好適
には、画像データは、画素単位で記憶されており、この
画像データが画質向上装置によって各１画素がＮ個のサ
ブ画素（小画素）に分割される。画質を向上する技術
は、例えば、米国特許5,２８2,０５７号に開示されてい
る。図８の（Ａ）の画質向上装置１００では、４個のサ
ブ画素が出力されるが、サブ画素の数は、これに限定さ
れない。本発明の基本的な概念を変えることなく、４個
より多くすることも、逆に、少なくすることも可能であ
る。図８の（Ｂ）を参照しながら、画質向上に関する技
術を説明する。なお、この画質向上技術は公知である。
【００１７】アドレス分解能向上(high addressabilit
y) モジュレータ１０２は、Ｎビットの伝送能力を有す
るライン１０４を介して、画質向上装置１００からサブ
画素を受け取る。さらに、モジュレータ１０２は、ライ
ン１０６および１０８を介してクロック信号を入力す
る。好適には、ライン１０８から入力されるクロック信
号は、ライン１０６のクロック信号のＮ倍の周波数を有
する。モジュレータ１０２は、次のように動作する。ラ
イン１０４から入力されるビットデータは、ライン１０
６から入力されるクロック信号に対して同期がとられ
る。サブ画素を表すビットデータは、ライン１０４から
入力されるデータのクロックレートのＮ倍のレートを有
するライン１０８からのクロック信号によって同期がと
られて出力される。
y) モジュレータ１０２は、Ｎビットの伝送能力を有す
るライン１０４を介して、画質向上装置１００からサブ
画素を受け取る。さらに、モジュレータ１０２は、ライ
ン１０６および１０８を介してクロック信号を入力す
る。好適には、ライン１０８から入力されるクロック信
号は、ライン１０６のクロック信号のＮ倍の周波数を有
する。モジュレータ１０２は、次のように動作する。ラ
イン１０４から入力されるビットデータは、ライン１０
６から入力されるクロック信号に対して同期がとられ
る。サブ画素を表すビットデータは、ライン１０４から
入力されるデータのクロックレートのＮ倍のレートを有
するライン１０８からのクロック信号によって同期がと
られて出力される。
【００１８】図１を参照し、入力されたクロック信号
は、連続的に接続された８個の遅延回路Ｄ１〜Ｄ８に加
えられる。これらの８個の遅延回路Ｄ１〜Ｄ８の各々の
遅延時間は入力周期のちょうど１／８に等しくなるよう
になされている。入力クロック信号の先端の立ち上がり
と、第１の遅延回路の出力とのＡＮＤ（論理積）をとる
ことによって、複数の遅延回路を構成する単位遅延回路
１個の遅延時間と等しいパルス幅を有するパルスが得ら
れる。同様にして、クロック信号と、第２の遅延回路の
出力とのＡＮＤをとることによって、同じパルス幅を有
する第２の信号位相を有するパルスが得られる。ただ
し、ここで得られるパルスは遅延回路１個の遅延時間の
２倍だけ遅延している。同様にして、第３、第４の位相
のパルスが生成される。これらの第１、第２、第３及び
第４の位相の信号のＯＲ（論理和）をとることによっ
て、入力周波数のちょうど４倍の周波数を有する信号が
生成される（図２を参照）。
は、連続的に接続された８個の遅延回路Ｄ１〜Ｄ８に加
えられる。これらの８個の遅延回路Ｄ１〜Ｄ８の各々の
遅延時間は入力周期のちょうど１／８に等しくなるよう
になされている。入力クロック信号の先端の立ち上がり
と、第１の遅延回路の出力とのＡＮＤ（論理積）をとる
ことによって、複数の遅延回路を構成する単位遅延回路
１個の遅延時間と等しいパルス幅を有するパルスが得ら
れる。同様にして、クロック信号と、第２の遅延回路の
出力とのＡＮＤをとることによって、同じパルス幅を有
する第２の信号位相を有するパルスが得られる。ただ
し、ここで得られるパルスは遅延回路１個の遅延時間の
２倍だけ遅延している。同様にして、第３、第４の位相
のパルスが生成される。これらの第１、第２、第３及び
第４の位相の信号のＯＲ（論理和）をとることによっ
て、入力周波数のちょうど４倍の周波数を有する信号が
生成される（図２を参照）。
【００１９】ここで、上記の８個の遅延回路は、それぞ
れが入力周波数の正確に１／８に相当する遅延時間を有
していることが重要である。もし、遅延時間が正確な値
よりもわずかに小さい場合には、第５のパルスと第４の
パルスとの間の間隙が適切な値よりも大きくなる。逆に
遅延が大き過ぎる場合には、この間隙が小さくなる。ア
ドレス分解能向上モードにおいて、良好な画像形成を行
うためには、このような遅延時間のずれがあってはなら
ない。本発明においては、公知の制御技術を用いてすべ
ての遅延回路が適切な遅延を有するように制御される。
遅延回路の遅延を適切な値に制御する１つの方法は、図
１には示されていないが、ポテンショメータからすべて
の電圧制御遅延回路に共通の電圧を供給し、この電圧に
よって、遅延時間を制御するようにすることである。も
う１つの方法として、図１に示されているように、遅延
時間を自動的に同調させる方法がある。
れが入力周波数の正確に１／８に相当する遅延時間を有
していることが重要である。もし、遅延時間が正確な値
よりもわずかに小さい場合には、第５のパルスと第４の
パルスとの間の間隙が適切な値よりも大きくなる。逆に
遅延が大き過ぎる場合には、この間隙が小さくなる。ア
ドレス分解能向上モードにおいて、良好な画像形成を行
うためには、このような遅延時間のずれがあってはなら
ない。本発明においては、公知の制御技術を用いてすべ
ての遅延回路が適切な遅延を有するように制御される。
遅延回路の遅延を適切な値に制御する１つの方法は、図
１には示されていないが、ポテンショメータからすべて
の電圧制御遅延回路に共通の電圧を供給し、この電圧に
よって、遅延時間を制御するようにすることである。も
う１つの方法として、図１に示されているように、遅延
時間を自動的に同調させる方法がある。
【００２０】図３を参照する。遅延回路の自動同調は、
縦列接続された遅延回路から２つの調節信号を導出する
ことによって行われる。各遅延回路の遅延時間が正確に
クロック周期の１／８であれば、第８番目の遅延回路の
出力の立ち上がりは入力信号の立ち上がりと正確に一致
する。もし、遅延が少さ過ぎるときには、８番目の出力
の立ち上がりは、入力クロック信号よりも先行する。こ
のような場合には図３に示されているように、ＡＮＤゲ
ートから「アップ」信号が生成される。このパルスは、
積分器に供給される。従って、積分器の出力が増大す
る。この増大した出力によって各遅延回路の遅延時間が
大きくなるようにフィードバックがかけられる。この動
作は、遅延時間が正確に所定の値となるまで継続され
る。逆に、遅延回路の遅延時間が長すぎる場合には、
「ダウン」信号が生成され、積分器に供給される。この
場合の「ダウン」信号は負の値を有しているので、上記
の遅延回路が短すぎる場合とは逆に作用する。遅延時間
が正確である場合には「アップ」信号も「ダウン」信号
も生成されない。従って、積分器の出力は、一定電圧に
維持される。第６番目の遅延回路の出力信号は、イネー
ブル信号として「アップ」および「ダウン」信号を生成
するゲートに供給される。これによって、入力クロック
信号の立ち下がりエッジにスプリアスが発生するのが防
がれる。逓倍率Ｎが他の値である場合にも、上記と同様
の技術を用いることが可能である。Ｎ倍の逓倍を行うに
は、２Ｎ個の遅延回路が必要である。しかし、Ｎが非常
に大きくなると、この技術は現実的でなくなる。本実施
例では、実際には、１２個の遅延回路を有しており、基
板上に設けられた選択スイッチによって、２倍、４倍、
６倍の逓倍率のいずれかを選択するようになされてい
る。
縦列接続された遅延回路から２つの調節信号を導出する
ことによって行われる。各遅延回路の遅延時間が正確に
クロック周期の１／８であれば、第８番目の遅延回路の
出力の立ち上がりは入力信号の立ち上がりと正確に一致
する。もし、遅延が少さ過ぎるときには、８番目の出力
の立ち上がりは、入力クロック信号よりも先行する。こ
のような場合には図３に示されているように、ＡＮＤゲ
ートから「アップ」信号が生成される。このパルスは、
積分器に供給される。従って、積分器の出力が増大す
る。この増大した出力によって各遅延回路の遅延時間が
大きくなるようにフィードバックがかけられる。この動
作は、遅延時間が正確に所定の値となるまで継続され
る。逆に、遅延回路の遅延時間が長すぎる場合には、
「ダウン」信号が生成され、積分器に供給される。この
場合の「ダウン」信号は負の値を有しているので、上記
の遅延回路が短すぎる場合とは逆に作用する。遅延時間
が正確である場合には「アップ」信号も「ダウン」信号
も生成されない。従って、積分器の出力は、一定電圧に
維持される。第６番目の遅延回路の出力信号は、イネー
ブル信号として「アップ」および「ダウン」信号を生成
するゲートに供給される。これによって、入力クロック
信号の立ち下がりエッジにスプリアスが発生するのが防
がれる。逓倍率Ｎが他の値である場合にも、上記と同様
の技術を用いることが可能である。Ｎ倍の逓倍を行うに
は、２Ｎ個の遅延回路が必要である。しかし、Ｎが非常
に大きくなると、この技術は現実的でなくなる。本実施
例では、実際には、１２個の遅延回路を有しており、基
板上に設けられた選択スイッチによって、２倍、４倍、
６倍の逓倍率のいずれかを選択するようになされてい
る。
【００２１】本発明の逓倍器は、６２ピンのインタフェ
ースコネクタに直接に差し込むことが可能な小さな基板
上に搭載することが可能である。回路は１００ＭＨｚま
での基本周波数に対して動作が可能であり、基板上のス
イッチによって２倍、４倍、６倍の逓倍率が設定され
る。この回路は、高速論理回路、具体的には、SynergyS
emiconductor 社又は National Semiconductor 社の１
００ＫのシリーズＥＣＬ論理回路を用いて好適に実現で
きる。本発明の可変遅延回路部を図４に示す。この回路
の基本的な部分はＬＣ回路である。インダクタＬには0.
１μＨの標準的なモールドインダクタが用いられる。キ
ャパシタには、可変容量ダイオードＤが用いられる。回
路の「遅延」入力端子に与える電圧を変えることによっ
て、回路の遅延時間を制御することができる。「遅延」
入力端子に与えられた電圧に応じて可変容量ダイオード
の容量が変化し、従って遅延回路の遅延時間が変化す
る。図５は可変容量ダイオートの容量の印加電圧に対す
る依存性の例を示したものである。この印加電圧に対応
する遅延時間が図６に示されている。なお、この遅延時
間の値は、ゲート遅延が５００ピコ秒（ｐｓ）であり、
寄生容量が５ｐＦであるものとして理論的に求めたもの
である。実際の回路には、このような遅延回路が１４個
備えられている。これらは、好適には、Synergy Semico
nductor 社又はNational Semiconductor社の９ビットイ
ンバータチップ１００Ｓ３２１を２個用いて作られる。
図１の論理回路の部分は、National Semiconductor社の
ＥＣＬ ＡＳＰＥＣＴプログラマブルアレイ集積回路を
用いて実現することができる。この集積回路は、遅延回
路のそれぞれのタップからの信号を入力する入力端子
と、逓倍されたクロック信号を出力する出力端子、およ
び「アップ」「ダウン」信号を自動的同調積分器に出力
するための出力端子を有している。積分器はオペアンプ
とキャパシターを用いて簡単に作ることができる。基板
（図示せず）には、２、４、あるいは６倍の逓倍率設定
を行うためのＤＩＰスイッチが設けられる。また、「自
動調節」と「マニュアル調節」を切り替えることも可能
である。マニュアル調節の場合には、積分器が切り離さ
れて、制御電圧は、基板上のトリマポテンショメータか
ら供給される。電源は、コネクタの＋５Ｖおよび−５Ｖ
ピンからとる。これを、基板上のＤＣ−ＤＣコンバータ
によって３０Ｖに変換し、積分器および制御電圧に用い
る。
ースコネクタに直接に差し込むことが可能な小さな基板
上に搭載することが可能である。回路は１００ＭＨｚま
での基本周波数に対して動作が可能であり、基板上のス
イッチによって２倍、４倍、６倍の逓倍率が設定され
る。この回路は、高速論理回路、具体的には、SynergyS
emiconductor 社又は National Semiconductor 社の１
００ＫのシリーズＥＣＬ論理回路を用いて好適に実現で
きる。本発明の可変遅延回路部を図４に示す。この回路
の基本的な部分はＬＣ回路である。インダクタＬには0.
１μＨの標準的なモールドインダクタが用いられる。キ
ャパシタには、可変容量ダイオードＤが用いられる。回
路の「遅延」入力端子に与える電圧を変えることによっ
て、回路の遅延時間を制御することができる。「遅延」
入力端子に与えられた電圧に応じて可変容量ダイオード
の容量が変化し、従って遅延回路の遅延時間が変化す
る。図５は可変容量ダイオートの容量の印加電圧に対す
る依存性の例を示したものである。この印加電圧に対応
する遅延時間が図６に示されている。なお、この遅延時
間の値は、ゲート遅延が５００ピコ秒（ｐｓ）であり、
寄生容量が５ｐＦであるものとして理論的に求めたもの
である。実際の回路には、このような遅延回路が１４個
備えられている。これらは、好適には、Synergy Semico
nductor 社又はNational Semiconductor社の９ビットイ
ンバータチップ１００Ｓ３２１を２個用いて作られる。
図１の論理回路の部分は、National Semiconductor社の
ＥＣＬ ＡＳＰＥＣＴプログラマブルアレイ集積回路を
用いて実現することができる。この集積回路は、遅延回
路のそれぞれのタップからの信号を入力する入力端子
と、逓倍されたクロック信号を出力する出力端子、およ
び「アップ」「ダウン」信号を自動的同調積分器に出力
するための出力端子を有している。積分器はオペアンプ
とキャパシターを用いて簡単に作ることができる。基板
（図示せず）には、２、４、あるいは６倍の逓倍率設定
を行うためのＤＩＰスイッチが設けられる。また、「自
動調節」と「マニュアル調節」を切り替えることも可能
である。マニュアル調節の場合には、積分器が切り離さ
れて、制御電圧は、基板上のトリマポテンショメータか
ら供給される。電源は、コネクタの＋５Ｖおよび−５Ｖ
ピンからとる。これを、基板上のＤＣ−ＤＣコンバータ
によって３０Ｖに変換し、積分器および制御電圧に用い
る。
【００２２】以上に、例えば４倍あるいは６倍などの一
定の整数倍でクロック信号周波数を逓倍するのに適した
クロック逓倍回路を開示した。典型的には、この逓倍器
は、レーザプリンタにおいてアドレス分解能を向上させ
るのに用いられる。例えば、画素の間隔が１／４となる
ように解像度を上げてプリントを行うためには、クロッ
ク信号の周波数を４倍に上げる必要がある。各ラインス
キャンの立ち上がりごとに新たに生成されるパルス列に
おいて、逓倍されるクロック信号は、もとのクロック信
号に直ちに同期がとられることが重要である。上記の実
施例においては、入力クロック信号に対して４倍の周波
数のクロック信号を生成する逓倍器について説明した
が、その他の倍率、例えば２、６、８倍などの倍率につ
いても可能であることは上記の説明から容易に理解でき
るであろう。
定の整数倍でクロック信号周波数を逓倍するのに適した
クロック逓倍回路を開示した。典型的には、この逓倍器
は、レーザプリンタにおいてアドレス分解能を向上させ
るのに用いられる。例えば、画素の間隔が１／４となる
ように解像度を上げてプリントを行うためには、クロッ
ク信号の周波数を４倍に上げる必要がある。各ラインス
キャンの立ち上がりごとに新たに生成されるパルス列に
おいて、逓倍されるクロック信号は、もとのクロック信
号に直ちに同期がとられることが重要である。上記の実
施例においては、入力クロック信号に対して４倍の周波
数のクロック信号を生成する逓倍器について説明した
が、その他の倍率、例えば２、６、８倍などの倍率につ
いても可能であることは上記の説明から容易に理解でき
るであろう。
【００２３】
【発明の効果】以上に説明したように、本発明の回路
は、与えられた現在のクロック周波数に対して自動的に
同調し、入力パルス列に対して瞬時に自動的にロックす
ることを特徴とする。
は、与えられた現在のクロック周波数に対して自動的に
同調し、入力パルス列に対して瞬時に自動的にロックす
ることを特徴とする。
【図１】クロック逓倍器のブロック図である。
【図２】本発明のクロック逓倍器の動作に係わる波形を
示した図である。
示した図である。
【図３】本発明の自動同調波形を示した図である。
【図４】本発明の可変遅延回路の具体的な例を示す図で
ある。
ある。
【図５】同調ダイオートの容量（ｐＦ）対電圧（Ｖ）特
性を示す図である。
性を示す図である。
【図６】タップ遅延時間（縦軸）の電圧（横軸）依存性
を示す図である。
を示す図である。
【図７】ネットワーク適応型多機能印刷システムを表す
ブロック図である。
ブロック図である。
【図８】（Ａ）は２値画像データの画質を向上する装置
のブロック図であり、（Ｂ）は図８（Ａ）の画質向上装
置によって生成された画像データを変調するのに用いら
れるアドレス分解能向上モジュレータのブロック図であ
る。
のブロック図であり、（Ｂ）は図８（Ａ）の画質向上装
置によって生成された画像データを変調するのに用いら
れるアドレス分解能向上モジュレータのブロック図であ
る。
１０ 印刷システム １２ プリント装置 １４ ネットワークサービスモジュール １６ 電子サブシステム １８ スキャナー ２０ プリンタ １０２ アドレス分解能向上モジュレータ １００ 画質向上装置
Claims (2)
- 【請求項１】 用紙に像を印刷する印刷システムであっ
て、前記像が１セットのワードによって表され、各ワー
ドがＭビットを有し、各ワードが単一のビット列信号を
生成するように変調されている、印刷システムにおい
て、 第１のクロックレートを有するクロック信号に同調して
Ｎ個の位相の異なる信号を発生する同調可能な多位相ク
ロックの発生器と、 上記多位相クロック発生器と通信し、Ｎ個の位相の異な
る信号及び上記ワードセットを受信し、該ワードセット
の各々のワードに対して上記Ｎ個の異なる位相を有する
信号を用いて処理を行わせて単一のビット列信号を生成
し、第１のクロックレートよりも高いクロックレートを
有する第２のクロックレートで上記ビット列信号を出力
する直列データ生成装置と、 上記の多位相クロックに応答して、上記第２のクロック
レートで出力される上記単一のビット列信号が上記クロ
ック信号の受信と実質上同時に出力されるように、上記
同調可能多位相クロック発生器の同調を制御する同調回
路と、 上記直列データ生成装置と通信して上記単一のビット列
信号を受信し、上記用紙上に画像をプリントするプリン
トエンジンとを具備していることを特徴とする印刷シス
テム。 - 【請求項２】 各ワードがＭビットであるワードのセッ
トによって表された像のデータを単一のビット列信号に
変換し、この単一のビット列信号に応じて用紙上に像を
形成する方法において、 同調可能多位相クロック発生器を用いて、第１のクロッ
クレートを有するクロック信号に応じて、Ｎ個の位相の
異なる信号を発生し、 Ｎ個の位相の異なる信号と、ワードのセットを受信し、 上記ワードのセットの各々のワードに対して上記Ｎ個の
異なる位相を有する信号を用いて処理を行って単一のビ
ット列信号を生成し、第１のクロックレートよりも高い
クロックレートを有する第２のクロックレートで上記単
一のビット列信号を出力し、 上記クロック信号の受信と実質上同時に、上記第２のク
ロックレートで出力される上記単一のビット列信号が出
力されるように、上記同調可能多位相クロック生成器を
同調させ、 上記単一のビット列信号を受信し、 用紙上に像を形成する工程を含んでいることを特徴とす
る方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/567395 | 1995-12-04 | ||
| US08/567,395 US5784543A (en) | 1995-12-04 | 1995-12-04 | Clock multiplier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09174965A true JPH09174965A (ja) | 1997-07-08 |
Family
ID=24266981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8316798A Abandoned JPH09174965A (ja) | 1995-12-04 | 1996-11-28 | クロックを逓倍する印刷システム及び印刷方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5784543A (ja) |
| JP (1) | JPH09174965A (ja) |
| BR (1) | BR9605830A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6509766B1 (en) | 2001-10-26 | 2003-01-21 | International Business Machines Corporation | Adjustable clock multiplier and method |
| US7460014B2 (en) * | 2004-06-22 | 2008-12-02 | Vubiq Incorporated | RFID system utilizing parametric reflective technology |
| US20060274338A1 (en) * | 2005-06-07 | 2006-12-07 | Monotype Imaging, Inc. | Method and system for inter-channel clock frequency selection with periodic halftoning |
| US7768457B2 (en) * | 2007-06-22 | 2010-08-03 | Vubiq, Inc. | Integrated antenna and chip package and method of manufacturing thereof |
| US8385461B1 (en) | 2009-04-20 | 2013-02-26 | Vubiq, Inc. | On-off keying using vector modulation |
| US9893406B2 (en) | 2009-08-19 | 2018-02-13 | Vubiq Networks, Inc. | Method of forming a waveguide interface by providing a mold to form a support block of the interface |
| US9088058B2 (en) | 2009-08-19 | 2015-07-21 | Vubiq Networks, Inc. | Waveguide interface with a launch transducer and a circular interface plate |
| US10069662B2 (en) * | 2015-11-10 | 2018-09-04 | Infineon Technologies Ag | Mixed analog-digital pulse-width modulator |
| US10818997B2 (en) | 2017-12-29 | 2020-10-27 | Vubiq Networks, Inc. | Waveguide interface and printed circuit board launch transducer assembly and methods of use thereof |
| WO2020118058A1 (en) | 2018-12-05 | 2020-06-11 | Vubiq Networks, Inc. | High bit density millimeter wave rfid systems, devices, and methods of use thereof |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4841551A (en) * | 1987-01-05 | 1989-06-20 | Grumman Aerospace Corporation | High speed data-clock synchronization processor |
| US4955040A (en) * | 1987-10-27 | 1990-09-04 | Siemens Aktiengesellschaft | Method and apparatus for generating a correction signal in a digital clock recovery device |
| US5022057A (en) * | 1988-03-11 | 1991-06-04 | Hitachi, Ltd. | Bit synchronization circuit |
| US4908842A (en) * | 1989-02-14 | 1990-03-13 | Galen Collins | Flash synchronized gated sample clock generator |
| JPH0470057A (ja) * | 1990-07-09 | 1992-03-05 | Mitsubishi Electric Corp | 中間調処理回路 |
| US5495341A (en) * | 1991-03-06 | 1996-02-27 | Canon Kabushiki Kaisha | Image processing apparatus which selects from one of plural generated clock counts |
| US5274472A (en) * | 1992-05-21 | 1993-12-28 | Xerox Corporation | High addressability image generator using pseudo interpolation of video and screen data |
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| BR9605830A (pt) | 1998-08-25 |
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