JPH0917708A - 半導体装置のアラインメントキーパターンの形成方法 - Google Patents

半導体装置のアラインメントキーパターンの形成方法

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JPH0917708A JP8159577A JP15957796A JPH0917708A JP H0917708 A JPH0917708 A JP H0917708A JP 8159577 A JP8159577 A JP 8159577A JP 15957796 A JP15957796 A JP 15957796A JP H0917708 A JPH0917708 A JP H0917708A
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Abstract

(57)【要約】 【課題】 半導体装置のアラインメントキーパターンの
形成方法を提供する。 【解決手段】 半導体基板上のセルアレー及びアライン
メントキーパターン形成領域のフィールド領域を限定す
る第１絶縁膜パターンを形成する段階と、前記第１絶縁
膜パターンをマスクとして前記フィールド領域にトレン
チを形成する段階と、前記半導体基板の全面に前記トレ
ンチを埋込みながら第２絶縁膜を形成する段階と、前記
セルアレー領域の活性領域と前記アラインメントキーパ
ターン形成領域の全面に形成された前記第２絶縁膜を所
定の深さで蝕刻する段階と、前記半導体基板の全面をエ
ッチバックする段階と、前記半導体基板の全面に導電層
を形成する段階と、前記導電層の全面にフォトレジスト
を塗布する段階とを含むことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置のアライ
ンメントキーパターンの形成方法に係り、特に半導体基
板上の相対的に広いアラインメントキーパターンの形成
領域にアラインメントキーパターンを形成する方法に関
する。
【０００２】
【従来の技術】最近の半導体装置の高集積化に伴い、素
子の大きさも段々小型化している。このような情勢によ
りセルアレー領域の素子間の電気的絶縁のための素子隔
離構造もまた小型化しているが、広く用いられているシ
リコンの局所的な酸化（LOCalOxidation Of Silicon
以下、LOCOS と言う）を用いた素子隔離構造は今限界に
至り現在以上の半導体素子の集積化に対応することが不
可能になっている。したがって、このようなLOCOS 方法
による素子分離限界を克服し、高集積化の情勢に適切な
素子隔離構造を具現するための新しい方法が要求されて
おり、その幾つかの方法のうち一つが浅いトレンチ隔離
（Shallow Trench Isoation 以下、STI と言う）構造を
用いる方法である。
【０００３】前記STI 構造を簡単に説明すると次のよう
である。まず、半導体基板上にトレンチを形成する。そ
の次に、ここに絶縁物質、例えば酸化膜を、トレンチを
埋込むのに十分なくらいの厚さで形成する。次いで、化
学機械的ポリシング（Chemical Mechanical Polishing
以下、CMP と言う）方法にて前記酸化膜を隣接した活性
領域の表面が現れるまでにエッチバックする。この結
果、前記トレンチが形成された半導体基板の全面は平坦
化される。このようなSTI 方法はバーズビークが形成さ
れず、素子隔離の微細化においてLOCOS 構造より一層有
利な点はあるが、CMP 工程のうちに後続写真蝕刻工程で
必要とするアラインメントキーパターンが取り除かれ
る。したがって、STI 構造には半導体基板の表面に段差
が形成されないという問題点がある。通常の整列はステ
ッパのアラインメント部にあるレーザーが半導体基板に
形成されているアラインメントキーパターンに照射され
反射される時、アラインメントキーの規則的なパターン
により形成された干渉模様の明暗が検出部から検出され
る。これに基づき、前記半導体基板と写真蝕刻装備との
間の相対的な方向と位置が前記検出された半導体基板の
方向と位置に一致するように調整される。この結果、適
切な整列が行われる。
【０００４】どころが、STI の場合にはLOCOS 工程とは
異なり素子分離酸化膜がCMP 方法などにより形成される
ので、素子分離酸化膜の形成の後に活性領域とフィール
ド領域との間に段差の無い平たい半導体基板が得られ
る。このような平坦化された全面にゲート電極を形成す
る物質として用いられるタングステンシリサイドのよう
な不透明な膜が形成されると反射による干渉模様は形成
されない。したがって、写真蝕刻装備の整列は事実上難
しくなる。
【０００５】このような従来の技術によるLOCOS 及びST
I 構造のアラインメントキーパターン形成方法を添付し
た図面と共に詳細に説明する。図1A及び図1Bは従来の技
術によるLOCOS 及び浅いトレンチ隔離(STI) 構造のアラ
インメントキーパターンの平面図である。図1AはLOCOS
構造のアラインメントキーの平面図である。ここで参照
番号12と10は各々活性領域とフィールド領域である。そ
して、図2Aは図１に示されたLOCOS 型隔離構造の断面構
造図である。
【０００６】図２を参照すると、半導体基板18上には素
子分離酸化膜20と活性領域間の段差が形成される。この
段差は前記半導体基板18の全面に形成された不透明膜22
（例えば、タングステンシリサイド）及び感光膜24に転
写される。したがって、素子分離酸化膜がLOCOS 構造で
ある場合には半導体基板上に活性領域と素子分離酸化膜
の段差によるアラインメントキーパターンが鮮明に形成
される。
【０００７】図1BはSTI 構造のアラインメントキーの平
面図を示したものであり、ここで14は活性領域を表し、
16はフィールド領域を表す。図2Bは図1Bに示されたSTI
構造の断面図である。図2Bに示されたように素子分離酸
化膜がSTI 構造である場合には、フィールド領域と活性
領域との間に段差が形成されない。かつ、前記STI 構造
を有する半導体基板の全面にタングステンシリサイドの
ような不透明物質が形成されるので下部層の段差は感知
されない。したがって、写真蝕刻工程で必要とする鮮明
なアラインメントキーの形成が不可能である。
【０００８】図2A及び図2Bは従来の技術によるLOCOS 及
び浅いトレンチ型隔離（STI ）構造の垂直断面図であ
る。図2AはLOCOS 構造の垂直断面図であり、半導体基板
18上にフィールド酸化膜20が形成されており、フィール
ド酸化膜の形成された半導体基板の全面にタングステン
シリサイド22が形成されている。かつ、前記タングステ
ンシリサイド22の全面にはフォトレジスト24が塗布され
ている。LOCOS 構造はフィールド酸化膜20による段差に
より前述したアラインメントキーが鮮明に形成される。
どころが、LOCOS 構造のフィールド酸化膜にはバーズビ
ークが形成される。このようなバーズビークは活性領域
を減少させる。
【０００９】図2BはSTI 構造を有するアラインメントキ
ーの垂直断面図である。具体的には、半導体基板25上に
トレンチ26を形成した後、このトレンチ26を埋込みなが
ら前記半導体基板25の全面にフィールド酸化膜27を形成
する。次いで、前記結果物の全面を前記活性領域28の界
面が現れるまでにエッチバックする。この結果、前記結
果物の全面は平坦になる。続いて、タングステンシリサ
イド29を前記平坦化された結果物の全面に形成する。タ
ングステンシリサイド29の全面にはフォトレジスト30を
塗布する。前記STI 構造のフィールド酸化膜27は活性領
域28と段差を形成せず、またその全面にタングステンシ
リサイドのような不透明物質を形成するので、LOCOS 構
造のような鮮明なアラインメントキーパターンを得るこ
とは不可能である。
【００１０】前述したように、従来の技術によるSTI 構
造を有する半導体基板上のアラインメントキーパターン
形成方法は、フィールド酸化膜が活性領域との段差を形
成しないのでアラインメントキーを形成することが難し
い。
【００１１】
【発明が解決しようとする課題】本発明は前述した問題
点を解決するために案出されたものであり、STI 構造で
もアラインメントキーパターン形成領域で段差を有する
STI 構造を形成することにより、半導体装置のアライン
メントキーパターンを形成する方法を提供することを目
的とする。
【００１２】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明の半導体装置のアラインメントキーパター
ンの形成方法は、半導体基板上のセルアレー及びアライ
ンメントキーパターン形成領域のフィールド領域を限定
する第１絶縁膜パターンを形成する段階と、前記第１絶
縁膜パターンをマスクとして前記フィールド領域にトレ
ンチを形成する段階と、前記半導体基板の全面に前記ト
レンチを埋込みながら満たしながら第２絶縁膜を形成す
る段階と、前記セルアレー領域の活性領域と前記アライ
ンメントキーパターン形成領域の全面に形成された前記
第２絶縁膜を所定の深さで蝕刻する段階と、前記半導体
基板の全面をエッチバックする段階と、前記半導体基板
の全面に導電層を形成する段階と、前記導電層の全面に
フォトレジストを塗布する段階とを含むことを特徴とす
る。
【００１３】前記導電層はゲート電極であって、多結晶
シリコンに導電性不純物をイオン注入して形成したり、
またはタングステンシリサイドを用いて形成する。か
つ、前記アラインメントキーパターン形成領域に形成す
るトレンチの幅は前記セルアレー領域に形成することよ
り更に広く形成される。本発明によればSTI 構造でもア
ラインメントキーを形成し得るので、フォトリソグラフ
ィの工程時半導体基板と工程装備との整列が容易にな
る。
【００１４】
【発明の実施の形態】以下、本発明の実施例を添付した
図面に基づき更に詳細に説明する。図３、４および５は
本発明による半導体装置のアラインメントキーパターン
の形成方法を段階別に表した図面である。図3Aはトレン
チ34を形成する段階を表す。具体的に半導体基板31上に
フィールド領域を限定するように第１絶縁膜パターン32
を形成する。続いて、前記第１絶縁膜パターン32を蝕刻
マスクとして前記半導体基板31の全面を異方性蝕刻し所
定の深さを有するトレンチ34をフィールド領域に形成す
る。一般的にセルアレー領域とアラインメントキーパタ
ーン形成領域に形成されるトレンチ34,34aの幅は相異な
る。即ち、セルアレー領域に形成されるトレンチ34の幅
はアラインメントキーパターン形成領域のトレンチ34a
の幅より狭い。前記第１絶縁膜パターン32は通常500 〜
2,000OÅ程度の厚さを有する窒化膜（SiN ）または高温
熱酸化膜（HTO ）を用いて形成する。かつ、前記トレン
チ34は通常0.2 〜0.5 μm の深さで形成される。
【００１５】図3Bは第２絶縁膜を形成する段階を表す。
具体的に前記トレンチを埋込みながら前記結果物の全面
に第２絶縁膜36を形成する。前記第２絶縁膜36は酸化膜
より形成するが、その厚さは4,000 〜10,000Åである。
この際、セルアレー領域に形成されたトレンチ幅は周辺
回路領域に形成されたトレンチ幅に比べ遥かに狭い。し
たがって、セルアレー領域での活性領域とフィールド領
域との段差は無視しても良いくらいに小さく形成され
る。どころが、アラインメントキーパターン領域では前
記領域に形成されたものより遥かに広い幅のトレンチが
形成される。したがって、前記第２絶縁膜36はアライン
メントキーパターン形成領域のフィールド領域と活性領
域とがなす段差状をそのまま保ちながら形成される。
【００１６】図4Cはセルアレー領域のフィールド領域を
限定するフォトレジストパターン38を形成する段階を表
す。具体的に説明すると、前記結果物の全面にフォトレ
ジスト膜を塗布した後にパタニングする。この結果、前
記セルアレー領域では前記フィールド領域を限定し、ア
ラインメントキーパターン形成領域では図4Cの左側に示
したようにフィールド領域及び活性領域の全面を露出さ
せるフォトレジストパターン38が形成される。
【００１７】図4Dは第２絶縁膜パターン36a を形成する
段階を表す。具体的に前記フォトレジストパターン（図
4Cの38）を蝕刻マスクとして前記結果物の全面を所定の
深さまで異方性蝕刻する。こうすると、前記セルアレー
領域では前記第２絶縁膜（図4Cの36）の活性領域に当た
る部分の取り除かれた第２絶縁膜パターン36a が形成さ
れる。前記アラインメントキーパターン形成領域のトレ
ンチは前記セルアレー領域に形成されたトレンチと同様
な深さで広く形成され、前記異方性蝕刻課程でアライン
メントキーパターン形成領域は保護されない。結局、前
記異方性蝕刻によりアラインメントキーパターン形成領
域では図4Dに示されたように前記トレンチ34a の底まで
蝕刻される。前記フォトレジストパターン38は通常後続
CMP 工程の進行時に発生するディッシング(dishing) 現
象を抑制するために用いる感光膜パターンの一部を変形
して形成される。したがって、工程が追加されることは
無い。
【００１８】図5Eは前記第２絶縁膜パターン（図4Dの36
a ）をエッチバックする段階である。具体的に説明する
と、前記結果物でセルアレー領域に形成されたフォトレ
ジストパターン38を取り除く。続いて、前記結果物の全
面をCMP にて平坦化する。前記CMP により前記セルアレ
ー領域ではトレンチ34を埋込んだ表面が平坦化され第２
絶縁膜パターン36b が形成される。かつ、前記アライン
メントキーパターン形成領域ではCMP により活性領域で
前記第２絶縁膜パターン（図4Dの36a ）が取り除かれ、
トレンチ34a の表面のみに新しい第２絶縁膜パターン36
b が形成される。
【００１９】図5Fはアラインメントキーパターンを完成
する段階を表す。具体的には、前記第１絶縁層パターン
（図5Eの32）を取り除いた後、続けて平坦化された前記
半導体基板の全面に導電層40を形成した後、再びその全
面にフォトレジスト42を塗布する。この際、セルアレー
領域の表面は平坦化されて段差が形成されない。どころ
が、相対的にトレンチ34a の幅が広いアラインメントキ
ーパターン形成領域ではフィールド領域のトレンチ36b
と活性領域とがなす段差がそのまま現れる。こうして前
記アラインメントキーパターン形成領域に形成された段
差を用いアラインメントキーパターンを形成することが
できる。前記導電層40は半導体基板の全面にドービング
されたポリシリコン層より形成するかタングステンシリ
サイド層より形成する。
【００２０】
【発明の効果】本発明によると、STI 構造を有する半導
体装置でもアラインメントキーパターンを形成しようと
する部分に段差が形成され得て、これを用い写真蝕刻工
程に要るアラインメントキーパターンを得ることが可能
である。本発明は前記実施例に限られず、本発明の技術
的な思想内で当分野において通常の知識を持つ者により
多くの変形や改良が可能である。
【図面の簡単な説明】
【図１】Ａ〜Ｂは従来の技術によるLOCOS 及び浅いトレ
ンチ隔離（STI ）構造のアラインメントキーパターンの
平面図である。
【図２】Ａ〜Ｂは従来の技術によるLOCOS 及び浅いトレ
ンチ隔離（STI ）構造のアラインメントキーパターンの
垂直断面図である。
【図３】Ａ〜Ｂは本発明による半導体装置のアラインメ
ントキーパターンの形成方法をセルアレー部とアライン
メントキーパターン形成領域とに分けて段階別に表した
図面である。
【図４】Ｃ〜Ｄは本発明による半導体装置のアラインメ
ントキーパターンの形成方法をセルアレー部とアライン
メントキーパターン形成領域とに分けて段階別に表した
次の段階の図面である。
【図５】Ｅ〜Ｆは本発明による半導体装置のアラインメ
ントキーパターンの形成方法をセルアレー部とアライン
メントキーパターン形成領域とに分けて段階別に表した
さらにその次の段階の図面である。
【符号の説明】
３１ 半導体基盤 ３２ 第一絶縁膜パターン ３４ トレンチ ３６ 第二絶縁膜 ３８ フォトレジストパターン ４０ 導電層

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上のセルアレー及びアライン
    メントキーパターンの形成領域のフィールド領域を限定
    する第１絶縁膜パターンを形成する段階と、 前記第１絶縁膜パターンをマスクとして前記フィールド
    領域にトレンチを形成する段階と、 前記半導体基板の全面に前記トレンチを埋込みながら第
    ２絶縁膜を形成する段階と、 前記セルアレー領域の活性領域と前記アラインメントキ
    ーパターン形成領域の全面に形成された前記第２絶縁膜
    を所定の深さで蝕刻する段階と、 前記半導体基板の全面をエッチバックする段階と、 前記半導体基板の全面に導電層を形成する段階と、 前記導電層の全面にフォトレジストを塗布する段階とを
    含むことを特徴とする半導体装置のアラインメントキー
    パターンの形成方法。
  2. 【請求項２】 前記第２絶縁膜は酸化膜を用いて形成す
    ることを特徴とする請求項１に記載の半導体装置のアラ
    インメントキーパターンの形成方法。
  3. 【請求項３】 前記導電層はドーピングされた多結晶シ
    リコン及びタングステンシリサイドのうち選択されたい
    ずれか一つを用いて形成することを特徴とする請求項１
    に記載の半導体装置のアラインメントキーパターンの形
    成方法。
  4. 【請求項４】 前記第２絶縁膜を所定の深さで蝕刻する
    時、前記セルアレー領域では活性領域を、アラインメン
    トキーパターン形成領域では全面を露出させるフォトレ
    ジストパターンを用いて蝕刻することを特徴とする請求
    項１に記載の半導体装置のアラインメントキーパターン
    の形成方法。
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