JPH05283531A - 配線基板の形成方法及びその方法に使用される配線基板 - Google Patents

Abstract

(57)【要約】 【目的】 配線技術（マスタースライス方式を採用する
半導体集積回路装置１）において、配線（信号配線１８
Ｓ，２０Ｓ）の良、不良を短時間で検査する。また、配
線技術において、配線の良、不良を検査してから配線基
板のプロセスを修正するまでに要する時間を短縮する。 【構成】 配線技術において、基板（１０）の主面上の
下層の配線層に電源配線（１６Ｇ，１６Ｖ）を配置し、
上層の配線層に信号配線（１８Ｓ，２０Ｓ）を配置する
工程、この後に前記信号配線の外観検査、電気的特性検
査を行い、不良が存在する場合は前段工程に修正を施
す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、配線形成技術に関し、
特に、半導体集積回路装置の多層配線技術に適用して有
効な技術に関するものである。

【０００２】

【従来の技術】ゲートアレイ方式、マスタースライス方
式等の方式で生産される所謂特定用途向けの半導体集積
回路装置（ＡＳＩＣ:Ａpplication Ｓpecific Ｉntegra
ted Ｃircuit）は多品種で少量生産に適し又短期間に開
発できる特徴がある。

【０００３】例えば、マスタースライス方式を採用する
半導体集積回路装置においては、基本的に平面形状が方
形状に形成された半導体基板（半導体ペレット）を主体
に構成される。この半導体基板の主面の中央領域には論
理回路が配置される。この論理回路の周囲にはインター
フェイス回路が、インターフェイス回路の外周には外部
端子が夫々配列される。

【０００４】一般的なマスタースライス方式を採用する
半導体集積回路装置において、前記論理回路は、基本設
計がなされた繰返しパターンの基本単位となるベ−シッ
クセル（基本セル）を行列状に規則的に配列する。論理
回路の規則的に配列されたベ−シックセル内及びベーシ
ックセル間は複数層の配線で結線され、前記ベーシック
セルは用途に応じた所望の論理回路を構成できる。この
種のマスタースライス方式を採用する半導体集積回路装
置は、ベーシックセルの配列を変更せずに、前記結線の
パタ−ンを変更するだけで、種々の論理回路を構成でき
る。

【０００５】また、前記インターフェイス回路は、同様
に、通常、基本設計がなされたインターフェイス用ベー
シックセルが規則的に配列され、このインターフェイス
用ベーシックセルに結線が施される。この結線のパター
ンを種々変えることにより、用途に応じた入力用又は出
力用のインターフェイス回路が構成できる。

【０００６】前記マスタースライス方式を採用する半導
体集積回路装置は論理回路、インターフェイス回路の夫
々に施す結線がコンピュ−タを使用した自動配置配線シ
ステム（ＤＡ:Ｄesign Ａutomation）によりほぼ自動的
に形成される。

【０００７】例えば、アルミニウム配線（結線）が配置
される配線層を３層備える、所謂３層配線構造が採用さ
れる場合、第１層目の配線層、第２層目の配線層の夫々
に、論理回路のベーシックセル内及びベーシックセル
間、インターフェイス回路のベーシックセル内及びベー
シックセル間の夫々を結線する信号配線が配置される。
前記信号配線は、前記ベーシックセルに配置された半導
体素子のサイズや配列寸法に応じて配線幅寸法が小さく
微細加工が施される。また、未結線数が多くなると（ベ
ーシックセルの使用率が低下すると）半導体集積回路装
置の集積度が低下するので、信号配線は、未結線数を減
少する目的においても、微細加工が施され、本数が増加
される。

【０００８】また、第３層目の配線層には、前述の複数
個のベーシックセルに電源を供給する電源配線（特に、
幹線としての電源配線）が配置される。前記電源配線
は、電圧降下や電流密度を考慮し、前述の信号配線に比
べて数〜数百倍の配線幅寸法で形成され、論理回路の領
域及びインターフェイス回路の領域のほぼ全域にわたっ
て配置される。

【０００９】このように、自動配置配線システムでマス
タースライス方式を採用する半導体集積回路装置の設計
開発がなされると、この設計された情報に基づき、製造
用マスクが作成される。この製造用マスクは半導体集積
回路装置の製造プロセスで使用され、製造プロセスが完
了すると、製品としてのマスタースライス方式を採用す
る半導体集積回路装置が完成する。

【００１０】この完成されたマスタースライス方式を採
用する半導体集積回路装置は、すべてのもの若しくは一
部のものに外観検査、電気的特性検査等の検査が行わ
れ、製品としての良品、不良品の選別が行われる。ま
た、特に不良品が発生した場合は、不良原因を解析し、
この結果、製造プロセスの修正や製造用マスクの修正が
行われ、マスタースライス方式を採用する半導体集積回
路装置の歩留りを高める作業が行われる。

【００１１】

【発明が解決しようとする課題】しかしながら、本発明
者は、マスタースライス方式を採用する半導体集積回路
装置の外観検査、電気的特性検査等の検査に際し、以下
の問題点を見出した。

【００１２】（１）前述のマスタースライス方式を採用
する半導体集積回路装置の外観検査や電気的特性検査に
おいては、製造プロセスで使用される最も厳しい加工寸
法で加工される一部分の良、不良を検査すれば、ほぼ全
体の良、不良を判定できる。ところが、第１層目の配線
層、第２層目の配線層の夫々、つまり下層の配線層に微
細加工が施された信号配線が配置され、これらの信号配
線のほぼ全域を被覆して第３層目の配線層である最上層
に電源配線が配置されるので、良、不良を左右する信号
配線のパターンが電源配線で遮蔽され、直接観察するこ
とができない。このため、信号配線の傷や信号配線間に
存在する異物（例えば、信号配線の加工の際に発生する
導電性を有する異物）を見過ごす場合が多く、前記傷に
よる信号配線の断線不良、異物による信号配線間の短絡
不良を検出できない場合が多い。

【００１３】（２）また、前述の信号配線の断線不良や
短絡不良を検査するには、最上層の配線層に配置された
電源配線を剥がす必要がある。このため、この電源配線
を剥がす作業等、検査に要する時間が増大し、製造プロ
セスの修正に要する時間が増大する。

【００１４】本発明の目的は、配線技術において、配線
の良、不良を短時間で検査できることが可能な技術を提
供することにある。

【００１５】本発明の他の目的は、配線技術において、
配線の良、不良を検査してから配線基板のプロセスを修
正するまでに要する時間を短縮することが可能な技術を
提供することにある。

【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１７】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。

【００１８】（１）金属材料若しくは合金材料で形成さ
れる単層構造の配線、又は前記いずれかの材料を複数重
ね合わせ若しくは双方の材料を重ね合わせて形成される
積層構造の配線を配置する配線層が、基板の主面上に複
数層をなす配線基板の形成方法において、前記基板の主
面上の下層の配線層に電源が供給される電源配線を配置
し、この下層の配線層の上層の配線層に、信号が伝達さ
れ、前記電源配線に比べて配線幅が小さくかつ電源配線
に比べて配置本数が多い信号配線を配置する工程、この
基板の上層の配線層に配置された信号配線の良、不良を
検査し、検査の結果、信号配線に不良が検出された場合
にはこの検査工程までの工程に不良を回避する修正を行
う工程の夫々を具備する。

【００１９】（２）金属材料若しくは合金材料で形成さ
れる単層構造の配線、又は前記いずれかの材料を複数重
ね合わせ若しくは双方の材料を重ね合わせて形成される
積層構造の配線を配置する配線層が、基板の主面上に複
数層をなす配線基板において、前記基板の主面上の下層
の配線層に電源が供給される電源配線が配置され、この
下層の配線層の上層の配線層に、信号が伝達され、前記
電源配線に比べて配線幅が小さくかつ電源配線に比べて
配置本数が多い信号配線が配置される。

【００２０】

【作用】上述した手段（１）によれば、以下の作用効果
が得られる。 （１）前記配線基板の形成方法において、基板の主面上
の下層の配線層に電源配線を配置し、上層の配線層に信
号配線を配置した後に、この上層の信号配線を覆う配線
層が存在しないので、外観検査、電気的特性検査等の検
査を短時間（即座）に行うことができ、この上層の配線
層に配置された信号配線の傷による断線不良、信号配線
間の異物の存在による短絡不良等、短時間で検査結果を
出すことができる。

【００２１】（２）前記作用効果（１）により、前記配
線基板の形成プロセスに検査結果に基づく修正を短時間
に施すことができ、配線基板の形成プロセスの修正時間
を短縮できる。

【００２２】上述した手段（２）によれば、前記手段
（１）の作用効果（１）及び作用効果（２）を奏するこ
とができる配線基板を提供できる。

【００２３】以下、本発明の構成について、マスタース
ライス方式を採用する半導体集積回路装置に本発明を適
用した一実施例とともに説明する。

【００２４】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００２５】

【実施例】本発明の一実施例であるマスタースライス方
式を採用する半導体集積回路装置の構成について図１
（レイアウト図）で示す。

【００２６】図１に示すように、マスタースライス方式
を採用する半導体集積回路装置１は平面が方形状の半導
体ペレット（例えば、単結晶珪素基板）を主体に構成さ
れる。マスタースライス方式を採用する半導体集積回路
装置１は方形状の４つの辺の夫々に沿った周辺領域に夫
々複数個のインターフェイス回路（バッファ回路）３及
び複数個の外部端子（ボンディングパッド）２が配列さ
れる。複数個の外部端子２の夫々は複数個のインターフ
ェイス回路３の外周囲に配列される。

【００２７】本実施例において、この配線層数に限定さ
れないが、マスタースライス方式を採用する半導体集積
回路装置１は３層配線構造が採用される。通常、前記外
部端子２は最上層の配線層（第３層目の配線層）に配置
される。各層の配線層に夫々配置される配線はアルミニ
ウム膜（金属材料）若しくはアルミニウム合金膜（合金
材料）の単層構造、又はそれを主体とする積層構造で構
成される。本実施例のマスタースライス方式を採用する
半導体集積回路装置１はアルミニウム合金膜の単層構造
が使用される。アルミニウム合金膜はエレクトロマイグ
レーション耐性を向上するＣｕ、アロイスパイク耐性を
向上するＳｉの少なくともいずれか１つが添加されるア
ルミニウム膜である。積層構造の配線は、例えば、Ｔｉ
Ｗ膜、Ｗ膜若しくはＴｉＮ膜のいずれかの膜をアルミニ
ウム膜若しくはアルミニウム合金膜の下層、上層の少な
くともいずれか一方に重ね合わせた構造で構成される。

【００２８】前記インターフェイス回路３は１つ（又は
複数個）の外部端子２に対応する位置毎に配置される。
インターフェイス回路３はその構成を詳細に示していな
いが入力回路用ベーシックセル及び出力回路用ベーシッ
クセルで構成される。入力回路用ベーシックセルは例え
ば相補型ＭＩＳＦＥＴ（ＣＭＯＳ）を主体に構成され
る。また、入力回路用ベーシックセルは静電気破壊防止
回路を構成する保護抵抗素子やクランプ用ＭＩＳＦＥＴ
が配置される。出力回路用ベーシックセルは相補型ＭＩ
ＳＦＥＴ（及びバイポ−ラトランジスタ）を主体に構成
される。

【００２９】前記入力回路用ベーシックセル、出力回路
用ベーシックセルの夫々の半導体素子は、３層の配線層
のうちの第２層目の配線層、第３層目の配線層（最上層
の配線層）の夫々に配置された信号配線を主体に結線さ
れる。

【００３０】前記複数個のインターフェイス回路３の夫
々の上部には電源幹線１６が配置される。この電源幹線
１６は、複数個のインターフェイス回路３の配列方向と
同一方向に延在し、同図１に示すように、平面形状がリ
ング形状で構成される。電源幹線１６は、インターフェ
イス回路３に電源を供給するとともに、後述する論理回
路に電源を供給する。この電源幹線１６は３層の配線層
のうちの最下層である第１層目の配線層に配置される。
電源幹線１６は、基準電源幹線１６Ｇ及び動作電源幹線
１６Ｖの合計２種類の（２本の）幹線で構成される。こ
の基準電源幹線１６Ｇ、動作電源幹線１６Ｖの夫々は、
配線幅方向において相互に所定間隔だけ離隔し、配線長
方向において相互にほぼ平行に延在する。電源幹線１６
のうち、基準電源幹線１６Ｇは例えば回路の接地電位０
〔Ｖ〕が供給され、動作電源幹線１６Ｖは例えば回路の
動作電位５〔Ｖ〕が供給される。

【００３１】前記信号配線は、インターフェイス回路３
の半導体素子の微細化、微細配列等に対応させ、しかも
配置本数を増加し、未結線率を減少する（集積度を向上
する）目的において、例えば数〔μｍ〕程度の微細な配
線幅寸法で構成される。これに対し、電源幹線１６は、
電圧降下を抑え、電流密度を小さくする目的において、
数十〜数百〔μｍ〕程度の配線幅寸法で構成される。

【００３２】このように、本実施例１のマスタースライ
ス方式を採用する半導体集積回路装置１は、インターフ
ェイス回路３が配置された領域において、最下層である
第１層目の配線層に電源幹線１６を配置し、この電源幹
線１６の上層にインターフェイス回路３の半導体素子間
を結線する信号配線が配置される。

【００３３】前記マスタースライス方式を採用する半導
体集積回路装置１の中央領域、つまりインターフェイス
回路３で周囲を囲まれた領域内は、図１に示すように、
論理回路が配置される領域である。この論理回路が配置
される領域は基本設計がなされたベーシックセル（基本
セル）４が行列状に複数個規則的に配列される。ベーシ
ックセル４は、図１中、横方向に複数個規則的に配列さ
れ、ベーシックセル列５を構成する。このベーシックセ
ル列５は、図１中、縦方向に配線チャネル領域６を介在
し、複数個規則的に配列される。つまり、本実施例のマ
スタースライス方式を採用する半導体集積回路装置１は
固定チャネル方式が採用される。

【００３４】前記配線チャネル領域６は最下層である第
１層目の配線層に配置された電源幹線１６が配置され
る。この電源幹線１６はインターフェイス回路３の領域
を延在する電源幹線１６と同様に基準電源幹線１６Ｇ及
び動作電源幹線１６Ｖを１組として構成され、しかも同
一の第１層目の配線層に配置される。この配線チャネル
領域６に配置された基準電源幹線１６Ｇ、動作電源幹線
１６Ｖの夫々は、夫々の端部において、インターフェイ
ス回路３の領域に配置された基準電源幹線１６Ｇ、動作
電源幹線１６Ｖの夫々に電気的に接続される。基準電源
幹線１６Ｇ同志は相互に一体に構成され、動作電源幹線
１６Ｖ同志は第２層目の配線層若しくは第３層目の配線
層に配置された連結用結線を通して電気的に接続され
る。

【００３５】前記配線チャネル領域６に配置された基準
電源幹線１６Ｇ、動作電源幹線１６Ｖの夫々は、相互に
平行に配置され、ベーシックセル列５のベーシックセル
４の配列方向に沿って延在する。この電源幹線１６は、
ベーシックセル４が配置された領域つまりベーシックセ
ル列５の領域を除き、ほぼ論理回路が配置される領域の
全域にわたって配置される。この配線チャネル領域６に
配置される電源幹線１６は、ベーシックセル４の半導体
素子につまりベーシックセル４で構成された論理回路に
電源を主体的に供給する（電源は半導体基板又はウエル
領域にも供給される）。

【００３６】前記ベーシックセル４は、図１においては
その構成を詳細に示していないが、例えば１つ又は複数
個の相補型ＭＩＳＦＥＴを主体に構成される。１つのベ
ーシックセル４又は複数個のベーシックセル４は、各々
の半導体素子が信号配線で結線され、所定の基本の論理
回路、例えばインバータ回路、ＮＯＲゲート回路、ＮＡ
ＮＤゲート回路、ＡＮＤゲート回路等の論理回路を構成
する。

【００３７】ベーシックセル４の各々の半導体素子を結
線する信号配線（セル内配線）は、本実施例において、
ベーシックセル列５の領域が最下層である第１層目の配
線層に電源幹線１６を配置していないので、この第１層
目の配線層に配置する。ベーシックセル４間つまりベー
シックセル４で構成された論理回路間は第２層目の配線
層に配置される信号配線１８Ｓ及び第３層目の配線層に
配置される信号配線２０Ｓで結線される。第２層目の配
線層に配置される信号配線１８Ｓは、図１中、縦方向に
延在する。第３層目の配線層に配置される信号配線２０
Ｓは、図１中、横方向に延在する。前記セル内配線とな
る第１層目の配線層に配置された信号配線、第２層目の
配線層に配置された信号配線１８Ｓ、第３層目の配線層
に配置された信号配線２０Ｓのいずれも、基本的には配
線チャネル領域６に配置された電源幹線１６に比べて微
細加工が施される。

【００３８】このように構成されるマスタースライス方
式を採用する半導体集積回路装置１の論理回路が配置さ
れる領域の一部分の断面構造を図２（要部断面図）に示
す。

【００３９】同図２に示すように、マスタースライス方
式を採用する半導体集積回路装置１は単結晶珪素からな
る半導体基板１０を主体に構成され、この半導体基板１
０の主面部（素子形成面）の活性領域に半導体素子が構
成される。半導体素子は外周囲を素子分離絶縁膜１１で
囲まれ規定される。半導体素子としてはＭＩＳＦＥＴを
示す。このＭＩＳＦＥＴは、半導体基板１０（チャネル
形成領域として使用され、図示しないが、通常はウエル
領域の場合が多い）、ゲート絶縁膜１２、ゲート電極１
３、ソース領域若しくはドレイン領域である一対の半導
体領域１４を主体に構成される。ゲート電極１３は多結
晶珪素膜、高融点金属珪化膜等、所謂ゲート材料で形成
され、このゲート電極１３と同一ゲート配線層にはゲー
ト材料で形成された配線１３Ｌが配置される（本実施例
において、この配線１３Ｌは、前述の金属材料若しくは
合金材料で形成される３層の配線層の概念に含まな
い）。

【００４０】前述の第１層目の配線層は、図２に示すよ
うに、半導体素子を覆う層間絶縁膜１５の表面上に形成
され、電源幹線１６（１６Ｇ及び１６Ｖ）、セル内配線
としての信号配線１６Ｌが配置される。この電源幹線１
６、信号配線１６Ｌの夫々は層間絶縁膜１５に形成され
た接続孔を通して半導体素子に結線される。

【００４１】第２層目の配線層は、第１層目の配線層を
覆う層間絶縁膜１７の表面上に形成され、主に信号配線
１８Ｓが配置される。信号配線１８Ｓは層間絶縁膜１７
に形成された接続孔を通して下層の信号配線１６Ｓに結
線される。

【００４２】第３層目の配線層は、第２層目の配線層を
覆う層間絶縁膜１９の表面上に形成され、主に信号配線
２０Ｓが配置される。信号配線２０Ｓは層間絶縁膜１９
に形成された接続孔を通して下層の信号配線１８Ｓに結
線される。

【００４３】前記第３層目の配線層の上層には保護膜２
１が構成される。

【００４４】なお、前記第２層目の配線層、第３層目の
配線層の夫々は信号配線１８Ｓ、２０Ｓの夫々が主体に
配置されるが、いずれかの配線層に部分的に電源幹線を
延在してもよい。

【００４５】次に、前述のマスタースライス方式を採用
する半導体集積回路装置１の形成方法について、図３
（プロセスフロー図）を使用し、簡単に説明する。

【００４６】まず、マスタースライス方式を採用する半
導体集積回路装置１に搭載する論理機能を設計し、論理
回路図を作成する〈３０〉。

【００４７】次に、前記論理回路図に基づき、コンピュ
−タを使用する自動配置配線システム（ＤＡ）で論理回
路の配置及び結線を自動的に行う。〈３１〉初めに、前
記論理回路図に基づき、自動配置配線システムで扱える
情報として、この情報を自動配置配線システムに入力す
る。次に、前記自動配置配線システムに入力された情報
に基づき、外部端子２、インターフェイス回路３、ベー
シックセル４、電源幹線１６（１６Ｇ及び１６Ｖ）等、
予じめ固定的に設計されたものを自動的に配置する。次
に、前記自動配置配線システムに入力された情報に基づ
き、前記インターフェイス回路３の入力回路用ベーシッ
クセル内若しくは出力回路用ベーシックセル内、論理回
路が配置された領域のベーシックセル４内の夫々に自動
的に結線（信号配線１６Ｌ）を施すとともに、インター
フェイス回路３とベーシックセル４との間、ベーシック
セル４間の夫々に自動的に結線（信号配線１８Ｓ及び２
０Ｓ）を施す。この結果、自動配置配線システム内にお
いて、マスタースライス方式を採用する半導体集積回路
装置１が完成する。

【００４８】次に、自動配置配線システムで完成された
マスタースライス方式を採用する半導体集積回路装置１
の情報は、この自動配置配線システムにおいてデザイン
ル−ルに基づきマスク作成用デ−タに変換され、このマ
スク作成用デ−タに基づき、電子線描画装置で結線用マ
スク（製造用マスク）を形成する〈３２〉。

【００４９】次に、前記結線用マスクを使用し、デバイ
スプロセスを施し〈３３〉、所定の論理機能を有するマ
スタースライス方式を採用する半導体集積回路装置１が
一応完成する。

【００５０】次に、完成されたマスタースライス方式を
採用する半導体集積回路装置１の全部の製品に又は一部
の製品に外観検査を施す〈３４〉。この外観検査は、主
に、第１層目の配線層に配置された信号配線１６Ｌ、第
２層目の配線層に配置された信号配線１８Ｓ、第３層目
の配線層に配置された信号配線２０Ｓの夫々のパターン
形状や異物の存在の確認を目的として行われる。つま
り、外観検査は、デバイスプロセスにおいて、最も加工
条件が厳しいものについて検査を行い、検査作業の合理
化を図る。マスタースライス方式を採用する半導体集積
回路装置１は、最下層である第１層目の配線層に電源幹
線１６を配置し、第２層目の配線層、第３層目の配線層
の夫々に信号配線１８Ｓ、２０Ｓの夫々を配置している
ので、遮蔽物が存在せず、前述の信号配線１８Ｓ、２０
Ｓの外観検査を短時間で行える。

【００５１】この外観検査において、マスタースライス
方式を採用する半導体集積回路装置１の信号配線１６
Ｌ、１８Ｓ、２０Ｓのいずれかに傷が存在し、断線不良
若しくは断線不良のおそれがあると検出された場合、又
は信号配線１６Ｌ間、１８Ｓ間、２０Ｓ間のいずれかに
異物（導電性）が存在し、短絡不良若しくは短絡不良の
おそれがあると検出された場合は、前段の工程にこれら
の不良を回避する修正を行う。例えば、自動配置配線シ
ステムにおいて、信号配線のパターンを変更する修正、
結線用マスクの製作において、結線用マスクの信号配線
のパターンを変更する修正、デバイスプロセスにおい
て、プロセス条件を変更する修正を行う。

【００５２】また、前述の外観検査の他に若しくはそれ
に変えて、マスタースライス方式を採用する半導体集積
回路装置１に電気的特性検査を行ってもよい。電気的特
性検査としては、例えば、所定の信号配線に選択的電極
層堆積技術（ＦＩＢ技術）で検査用電極を形成し、この
検査用電極に検査用針（プローブ針）を接触し、所定の
論理回路の特性を検査する。

【００５３】次に、組立プロセスを施し、前記完成した
マスタースライス方式を採用する半導体集積回路装置１
をパッケージングする〈３５〉ことにより、本実施例の
マスタースライス方式を採用する半導体集積回路装置１
は完成する。

【００５４】このように、３層の配線層（１６、１８及
び２０）を有するマスタースライス方式を採用する半導
体集積回路装置１の形成方法において、半導体基板１０
の主面上の下層の第１層目の配線層に電源が供給される
電源幹線１６を配置し、この下層の配線層の上層の第２
層目の配線層及び第３層目の配線層に、信号が伝達さ
れ、前記電源幹線１６に比べて配線幅が小さくかつ電源
幹線１６に比べて配置本数が多い信号配線１８Ｓ及び２
０Ｓを配置する工程、この半導体基板１０の上層の第２
層目の配線層及び第３層目の配線層に配置された信号配
線１８Ｓ及び２０Ｓの良、不良を検査し、検査の結果、
信号配線１８Ｓ、２０Ｓのいずれかに不良が検出された
場合にはこの検査工程までの工程に不良を回避する修正
を行う工程の夫々を具備する。

【００５５】この構成により、（１）前記マスタースラ
イス方式を採用する半導体集積回路装置１の形成方法に
おいて、半導体基板１０の主面上の下層の配線層に電源
幹線１６を配置し、上層の配線層に信号配線１８Ｓ及び
２０Ｓを配置した後に、この上層の信号配線１８Ｓ及び
２０Ｓを覆う配線層が存在しないので、外観検査、電気
的特性検査等の検査を短時間（即座）に行うことがで
き、この上層の配線層に配置された信号配線１８Ｓ及び
２０Ｓの傷による断線不良、信号配線１８Ｓ間及び２０
Ｓ間の異物の存在による短絡不良等、短時間で検査結果
を出すことができる。（２）前記作用効果（１）によ
り、前記マスタースライス方式を採用する半導体集積回
路装置１の形成プロセスに検査結果に基づく修正を短時
間に施すことができ、マスタースライス方式を採用する
半導体集積回路装置１の形成プロセスの修正時間を短縮
できる。

【００５６】また、マスタースライス方式を採用する半
導体集積回路装置１において、半導体基板１０の主面上
の下層の第１層目の配線層に電源が供給される電源幹線
１６を配置し、この下層の配線層の上層の第２層目の配
線層及び第３層目の配線層に、信号が伝達され、前記電
源幹線１６に比べて配線幅が小さくかつ電源幹線１６に
比べて配置本数が多い信号配線１８Ｓ及び２０Ｓを配置
する。

【００５７】この構成により、前述の形成方法による作
用効果（１）及び作用効果（２）を奏することができる
マスタースライス方式を採用する半導体集積回路装置１
を提供できる。また、下層の配線層のほぼ全域に電源幹
線１６が配置されるので、この電源幹線１６で形成され
る下地の凹凸形状が緩和され、電源幹線１６の上層の層
間絶縁膜１７の表面の平担化が図れる。特に、層間絶縁
膜１７が石英バイアススパッタ技術（膜の堆積と膜のエ
ッチングとが併存する膜堆積技術）等の平担化技術で形
成される場合、下地の凹凸形状の影響が減少できるの
で、層間絶縁膜１７の表面の平担化を促進できる。

【００５８】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。

【００５９】例えば、本発明は、２層、４層若しくはそ
れ以上の配線層を有するマスタースライス方式を採用す
る半導体集積回路装置に適用できる。また、本発明は、
敷き詰め方式を採用する、マスタースライス方式を採用
する半導体集積回路装置に適用できる。

【００６０】また、本発明は、マスタースライス方式を
採用する半導体集積回路装置以外に、多層配線構造を有
する半導体集積回路装置の配線技術に広く適用できる。

【００６１】また、本発明は、半導体集積回路装置以外
に、樹脂系基板に多層配線構造を具備するプリント配線
基板、珪素基板に多層配線構造を具備する配線基板等、
配線技術に広く適用できる。

【００６２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００６３】配線技術において、配線の良、不良を短時
間で検査できる。

【００６４】配線技術において、配線の良、不良を検査
してから配線基板のプロセスを修正するまでに要する時
間を短縮できる。

【図面の簡単な説明】

【図１】 本発明の一実施例であるマスタースライス方
式を採用する半導体集積回路装置のレイアウト図。

【図２】 前記半導体集積回路装置の一部分の断面図。

【図３】 前記半導体集積回路装置のプロセスフロー
図。

【符号の説明】

１…半導体集積回路装置、２…外部端子、３…インター
フェイス回路、４…ベーシックセル、５…ベーシックセ
ル列、６…配線チャネル領域、１０…半導体基板、１
５，１７，１９…層間絶縁膜、１６Ｇ，１６Ｖ…電源幹
線、１６Ｌ，１８Ｓ，２１Ｓ…信号配線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205 27/04 Ｔ 8427−4Ｍ Ｄ 8427−4Ｍ 7735−4Ｍ Ｈ０１Ｌ 21/88 Ａ (72)発明者 細江 英之 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 金属材料若しくは合金材料で形成される
   単層構造の配線、又は前記いずれかの材料を複数重ね合
   わせ若しくは双方の材料を重ね合わせて形成される積層
   構造の配線を配置する配線層が、基板の主面上に複数層
   をなす配線基板の形成方法において、以下の工程（１）
   及び工程（２）を具備する。 （１）前記基板の主面上の下層の配線層に電源が供給さ
   れる電源配線を配置し、この下層の配線層の上層の配線
   層に、信号が伝達され、前記電源配線に比べて配線幅が
   小さくかつ電源配線に比べて配置本数が多い信号配線を
   配置する工程、 （２）この基板の上層の配線層に配置された信号配線の
   良、不良を検査し、検査の結果、信号配線に不良が検出
   された場合にはこの検査工程までの工程に不良を回避す
   る修正を行う工程。
2. 【請求項２】 金属材料若しくは合金材料で形成される
   単層構造の配線、又は前記いずれかの材料を複数重ね合
   わせ若しくは双方の材料を重ね合わせて形成される積層
   構造の配線を配置する配線層が、基板の主面上に複数層
   をなす配線基板において、前記基板の主面上の下層の配
   線層に電源が供給される電源配線が配置され、この下層
   の配線層の上層の配線層に、信号が伝達され、前記電源
   配線に比べて配線幅が小さくかつ電源配線に比べて配置
   本数が多い信号配線が配置される。
3. 【請求項３】 前記請求項１又は請求項２に記載される
   基板はその主面に複数個の半導体素子が配置された半導
   体基板であり、前記下層の配線層に配置された電源配線
   は前記半導体基板の主面の複数個の半導体素子に電源を
   供給し、前記上層の配線層に配置された信号配線は前記
   半導体基板の主面の複数個の半導体素子間又はこの半導
   体素子を組合わせた回路間を結線する。