JPH09179835A - 並列プロセッサシステム - Google Patents
並列プロセッサシステムInfo
- Publication number
- JPH09179835A JPH09179835A JP7349883A JP34988395A JPH09179835A JP H09179835 A JPH09179835 A JP H09179835A JP 7349883 A JP7349883 A JP 7349883A JP 34988395 A JP34988395 A JP 34988395A JP H09179835 A JPH09179835 A JP H09179835A
- Authority
- JP
- Japan
- Prior art keywords
- sub
- processors
- processor
- main processor
- search program
- Prior art date
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- Granted
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- Detection And Correction Of Errors (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 共有バスの故障部位を特定するために、専用
のトレース回路を設置する必要があった。 【解決手段】 故障部位特定用の探索プログラムを主プ
ロセッサ２から副プロセッサ３〜５へダウンロードす
る。副プロセッサ３〜５側では、探索プログラムにもと
づき、主プロセッサ２から送られてきた同時割込起動信
号により、全副プロセッサの中から順に２つの副プロセ
ッサ３，４を選び、その両副プロセッサ３，４間で相互
にＳＵＭコード付きブロックデータを転送するとともに
受信したデータについてＳＵＭチェックし、その結果に
もとづいて共有バスの故障部位を特定する。
のトレース回路を設置する必要があった。 【解決手段】 故障部位特定用の探索プログラムを主プ
ロセッサ２から副プロセッサ３〜５へダウンロードす
る。副プロセッサ３〜５側では、探索プログラムにもと
づき、主プロセッサ２から送られてきた同時割込起動信
号により、全副プロセッサの中から順に２つの副プロセ
ッサ３，４を選び、その両副プロセッサ３，４間で相互
にＳＵＭコード付きブロックデータを転送するとともに
受信したデータについてＳＵＭチェックし、その結果に
もとづいて共有バスの故障部位を特定する。
Description
【０００１】
【発明の属する技術分野】本発明は、電力制御および計
測などの高速リアルタイム演算が要求されるとともに起
動時前のチェックおよび故障時などに故障部位の特定が
要求される分野に用いられる並列プロセッサシステムに
関する。
測などの高速リアルタイム演算が要求されるとともに起
動時前のチェックおよび故障時などに故障部位の特定が
要求される分野に用いられる並列プロセッサシステムに
関する。
【０００２】
【従来の技術】従来の並列プロセッサシステムでは、複
数のプロセッサがアクセス権（マスターとして駆動する
立場）を持って、共有バスを使用するために、バスの制
御が双方向化し、シングルプロセッサシステムより複雑
な構成となっている。そのため共有バス周辺で発生する
故障には、永久的にシステム停止に至るものと、間欠故
障による一時データ破損になるものとがある。しかし、
前者はリセットにより復帰して間欠故障に移行してしま
うものも多く、最終的には間欠故障となるのが一般的で
ある。そこで、これらの故障を検出するために共有バス
データのパリティチェックやアクセスタイム監視などが
行われている。さらに故障（点）部位特定のために、共
有バスの故障状態を記録する専用のトレース機能回路を
設けている。
数のプロセッサがアクセス権（マスターとして駆動する
立場）を持って、共有バスを使用するために、バスの制
御が双方向化し、シングルプロセッサシステムより複雑
な構成となっている。そのため共有バス周辺で発生する
故障には、永久的にシステム停止に至るものと、間欠故
障による一時データ破損になるものとがある。しかし、
前者はリセットにより復帰して間欠故障に移行してしま
うものも多く、最終的には間欠故障となるのが一般的で
ある。そこで、これらの故障を検出するために共有バス
データのパリティチェックやアクセスタイム監視などが
行われている。さらに故障（点）部位特定のために、共
有バスの故障状態を記録する専用のトレース機能回路を
設けている。
【０００３】
【発明が解決しようとする課題】しかしながら、故障部
位特定のために、専用のトレース回路を設けた場合、そ
の分、コストが増大するという課題があった。
位特定のために、専用のトレース回路を設けた場合、そ
の分、コストが増大するという課題があった。
【０００４】
【課題を解決するための手段】そこで上記課題を解決す
るために、請求項１の発明は、それぞれがアクセス権を
有する複数のプロセッサを共有バスにより接続して構成
された並列プロセッサシステムにおいて、共有バスの故
障部位を特定するための探索プログラムを主プロセッサ
から副プロセッサへダウンロードする。副プロセッサで
は、ダウンロードされた探索プログラムにもとづき、主
プロセッサから副プロセッサへ送られた同時割込起動信
号のタイミングにより、全副プロセッサの中から順に２
つの副プロセッサを選び、その両副プロセッサ間で相互
にＳＵＭコード付きブロックデータを転送するととも
に、副プロセッサが受信したＳＵＭコード付きブロック
データについてＳＵＭチェックをする。次いで、各副プ
ロセッサのＳＵＭチェック結果を主プロセッサに収集し
て故障部位を特定する。それにより、バス監視用のトレ
ース回路を用いることなく故障部位が特定される。
るために、請求項１の発明は、それぞれがアクセス権を
有する複数のプロセッサを共有バスにより接続して構成
された並列プロセッサシステムにおいて、共有バスの故
障部位を特定するための探索プログラムを主プロセッサ
から副プロセッサへダウンロードする。副プロセッサで
は、ダウンロードされた探索プログラムにもとづき、主
プロセッサから副プロセッサへ送られた同時割込起動信
号のタイミングにより、全副プロセッサの中から順に２
つの副プロセッサを選び、その両副プロセッサ間で相互
にＳＵＭコード付きブロックデータを転送するととも
に、副プロセッサが受信したＳＵＭコード付きブロック
データについてＳＵＭチェックをする。次いで、各副プ
ロセッサのＳＵＭチェック結果を主プロセッサに収集し
て故障部位を特定する。それにより、バス監視用のトレ
ース回路を用いることなく故障部位が特定される。
【０００５】請求項２の発明は、請求項１の発明におい
て、主プロセッサから副プロセッサへ送られた同時割込
起動信号の回数にもとづき、全副プロセッサの中から順
に２つの副プロセッサが選ばれる。
て、主プロセッサから副プロセッサへ送られた同時割込
起動信号の回数にもとづき、全副プロセッサの中から順
に２つの副プロセッサが選ばれる。
【０００６】請求項３の発明は、請求項１または請求項
２の発明において、２つの副プロセッサ間で、競合位相
を毎回変化させたタイミングにより双方からアクセスす
る。それにより、副プロセッサの競合制御動作について
も試験される。
２の発明において、２つの副プロセッサ間で、競合位相
を毎回変化させたタイミングにより双方からアクセスす
る。それにより、副プロセッサの競合制御動作について
も試験される。
【０００７】
【発明の実施の形態】以下、図に沿って本発明の実施形
態を説明する。図１は本発明が適用される並列プロセッ
サシステムのブロック図である。図において、１は共有
バスであり、この共有バス１に主プロセッサ２、副プロ
セッサ３〜５が接続されている。この主ブロックセンサ
２は、バスアクセスタイムアウト（解除）検出機能を有
している。また、主プロセッサ２と各副プロセッサ３〜
５は、同時割込起動線６により接続されている。なお、
図中の７〜１０はバスバッファである。
態を説明する。図１は本発明が適用される並列プロセッ
サシステムのブロック図である。図において、１は共有
バスであり、この共有バス１に主プロセッサ２、副プロ
セッサ３〜５が接続されている。この主ブロックセンサ
２は、バスアクセスタイムアウト（解除）検出機能を有
している。また、主プロセッサ２と各副プロセッサ３〜
５は、同時割込起動線６により接続されている。なお、
図中の７〜１０はバスバッファである。
【０００８】図２は、図１のシステムにおいて実行され
る処理の説明図である。以下、図２にもとづいて、故障
部位を特定するための処理を説明する。 （１）先ず、主プロセッサ２から各副プロセッサ３，４
等へ故障再現チェックプログラム（故障探索プログラ
ム）をダウンロードする。 （２）次いで、主プロセッサ２から各副プロセッサ３，
４等へ同時割込起動信号を送る（図ａ）。 （３）同時割込起動を受けた副プロセッサ側では、割込
回数に従って２つの副プロセッサが指定される。指定さ
れた一方の副プロセッサ３をマスターとし、他方の副プ
ロセッサ４をスレーブとしてへＳＵＭコード付きブロッ
クデータ（ライト）を転送する（図ｂ）。
る処理の説明図である。以下、図２にもとづいて、故障
部位を特定するための処理を説明する。 （１）先ず、主プロセッサ２から各副プロセッサ３，４
等へ故障再現チェックプログラム（故障探索プログラ
ム）をダウンロードする。 （２）次いで、主プロセッサ２から各副プロセッサ３，
４等へ同時割込起動信号を送る（図ａ）。 （３）同時割込起動を受けた副プロセッサ側では、割込
回数に従って２つの副プロセッサが指定される。指定さ
れた一方の副プロセッサ３をマスターとし、他方の副プ
ロセッサ４をスレーブとしてへＳＵＭコード付きブロッ
クデータ（ライト）を転送する（図ｂ）。
【０００９】（４）次に、副プロセッサ４に書き込まれ
たブロックデータは、再び副プロセッサ３へリードバッ
クされる（図ｃ）。 （５）ここで、両副プロセッサ３，４は、相互に転送さ
れたブロックデータのＳＵＭチェックをする（図ｄ）。 （６）得られたＳＵＭチェック結果は、主プロセッサ２
からのチェックアクセスにより副プロセッサ３，４から
主プロセッサ２に送られて、 ＳＵＭデータの異常又は
共有バスの異常停止が検出される（図ｅ）。異常が検出
されるとその発生部位が特定される。
たブロックデータは、再び副プロセッサ３へリードバッ
クされる（図ｃ）。 （５）ここで、両副プロセッサ３，４は、相互に転送さ
れたブロックデータのＳＵＭチェックをする（図ｄ）。 （６）得られたＳＵＭチェック結果は、主プロセッサ２
からのチェックアクセスにより副プロセッサ３，４から
主プロセッサ２に送られて、 ＳＵＭデータの異常又は
共有バスの異常停止が検出される（図ｅ）。異常が検出
されるとその発生部位が特定される。
【００１０】なお、主プロセッサ２では、同時割込起動
信号の送出回数から、異常を検出した副プロセッサを特
定することも可能である。次に、異常が検出されなかっ
た場合は、主プロセッサ２から次に送られる同時割込起
動信号により新たに指定される副プロセッサ間で、同様
にＳＵＭコード付きブロックデータのライトおよびリー
ドバックが続行される。それにより、全ての副プロセッ
サの中から２個を取り出した組み合わせの全ての場合に
ついて、双方向のアクセスがチェックされる。
信号の送出回数から、異常を検出した副プロセッサを特
定することも可能である。次に、異常が検出されなかっ
た場合は、主プロセッサ２から次に送られる同時割込起
動信号により新たに指定される副プロセッサ間で、同様
にＳＵＭコード付きブロックデータのライトおよびリー
ドバックが続行される。それにより、全ての副プロセッ
サの中から２個を取り出した組み合わせの全ての場合に
ついて、双方向のアクセスがチェックされる。
【００１１】図３は、図１のシステムにおいて実行され
る他の処理の説明図である。以下、図３にもとづいて、
故障部位を特定するための処理を説明する。 （１）先ず、主プロセッサ２から各副プロセッサ３，４
等へ故障再現チェックプログラム（故障探索プログラ
ム）をダウンロードする。 （２）次いで、主プロセッサ２から各副プロセッサ３，
４等へ同時割込起動信号を送る（図ａ）。
る他の処理の説明図である。以下、図３にもとづいて、
故障部位を特定するための処理を説明する。 （１）先ず、主プロセッサ２から各副プロセッサ３，４
等へ故障再現チェックプログラム（故障探索プログラ
ム）をダウンロードする。 （２）次いで、主プロセッサ２から各副プロセッサ３，
４等へ同時割込起動信号を送る（図ａ）。
【００１２】（３）同時割込起動を受けた副プロセッサ
側では、割込回数に従って２つの副プロセッサが指定さ
れる。指定された副プロセッサ３，４は、マスターアク
セスとして交互にＳＵＭコード付きブロックデータ（ラ
イト）を転送する（図ｂ）。また、ここでは、プログラ
ムのステップ数を予め操作しておくことにより毎回競合
位相を変化させたタイミングで相互にアクセスし副プロ
セッサ３，４の競合制御回路の競合制御機能をチェック
する。
側では、割込回数に従って２つの副プロセッサが指定さ
れる。指定された副プロセッサ３，４は、マスターアク
セスとして交互にＳＵＭコード付きブロックデータ（ラ
イト）を転送する（図ｂ）。また、ここでは、プログラ
ムのステップ数を予め操作しておくことにより毎回競合
位相を変化させたタイミングで相互にアクセスし副プロ
セッサ３，４の競合制御回路の競合制御機能をチェック
する。
【００１３】（４）次に、両副プロセッサ３，４は、相
互に転送されたブロックデータのＳＵＭチェックをする
（図ｃ）。 （５）得られたＳＵＭチェック結果は、主プロセッサ２
からのチェックアクセスにより副プロセッサ３，４から
主プロセッサ２に送られて、 ＳＵＭデータの異常又は
共有バスの異常停止が検出される（図ｄ）。異常が検出
されるとその発生部位が特定される。
互に転送されたブロックデータのＳＵＭチェックをする
（図ｃ）。 （５）得られたＳＵＭチェック結果は、主プロセッサ２
からのチェックアクセスにより副プロセッサ３，４から
主プロセッサ２に送られて、 ＳＵＭデータの異常又は
共有バスの異常停止が検出される（図ｄ）。異常が検出
されるとその発生部位が特定される。
【００１４】なお、主プロセッサ２では、同時割込起動
信号の送出回数から、異常を検出した副プロセッサを特
定することも可能である。異常が検出されなかった場合
は、主プロセッサ２から次に送られる同時割込起動信号
により新たに指定される副プロセッサ間で、同様にＳＵ
Ｍコード付きブロックデータの双方からのライトが続行
される。それにより、全ての副プロセッサの中から２個
を取り出した組み合わせの全ての場合について、双方向
のアクセスおよび競合制御動作の機能がチェックされ
る。
信号の送出回数から、異常を検出した副プロセッサを特
定することも可能である。異常が検出されなかった場合
は、主プロセッサ２から次に送られる同時割込起動信号
により新たに指定される副プロセッサ間で、同様にＳＵ
Ｍコード付きブロックデータの双方からのライトが続行
される。それにより、全ての副プロセッサの中から２個
を取り出した組み合わせの全ての場合について、双方向
のアクセスおよび競合制御動作の機能がチェックされ
る。
【００１５】上述したように、本発明に係る並列プロセ
ッサシステムでは、専用にバス監視をするためのトレー
ス回路を設置することなく、ソフトウェアにより故障部
位を特定することが可能となり、その分、従来よりもコ
ストダウンが可能になる。また、本発明では、副プロセ
ッサ同士で、双方向のアクセスをチェックすることによ
り、従来バス監視だけではわからなかった故障の発生条
件にまで遡って判定することが可能となり、故障発生の
メカニズムを詳細に解明することが可能となる。
ッサシステムでは、専用にバス監視をするためのトレー
ス回路を設置することなく、ソフトウェアにより故障部
位を特定することが可能となり、その分、従来よりもコ
ストダウンが可能になる。また、本発明では、副プロセ
ッサ同士で、双方向のアクセスをチェックすることによ
り、従来バス監視だけではわからなかった故障の発生条
件にまで遡って判定することが可能となり、故障発生の
メカニズムを詳細に解明することが可能となる。
【００１６】
【発明の効果】以上述べたように本発明によれば、主プ
ロセッサから副プロセッサへダウンロードした探索プロ
グラムにもとづいて、副プロセッサ間でＳＵＭコード付
きブロックデータを転送しそのＳＵＭチェック結果を主
プロセッサに収集することにより副プロセッサ間を接続
する共通バスの故障部位が特定される。それにより、故
障部位を特定するための専用のトレース回路が不要とな
り、システムのコストダウンが可能になる。また、２つ
の副プロセッサ間で、競合位相を毎回変化させたタイミ
ングにより双方からアクセスすることにより、各副プロ
セッサの競合制御動作についても試験可能となる。
ロセッサから副プロセッサへダウンロードした探索プロ
グラムにもとづいて、副プロセッサ間でＳＵＭコード付
きブロックデータを転送しそのＳＵＭチェック結果を主
プロセッサに収集することにより副プロセッサ間を接続
する共通バスの故障部位が特定される。それにより、故
障部位を特定するための専用のトレース回路が不要とな
り、システムのコストダウンが可能になる。また、２つ
の副プロセッサ間で、競合位相を毎回変化させたタイミ
ングにより双方からアクセスすることにより、各副プロ
セッサの競合制御動作についても試験可能となる。
【図１】本発明が適用される並列プロセッサシステムの
ブロック図である。
ブロック図である。
【図２】図１のシステムにおいて実行される処理の説明
図である。
図である。
【図３】図１のシステムにおいて実行される他の処理の
説明図である。
説明図である。
１ 共有バス ２ 主プロセッサ ３〜５ 副プロセッサ ６ 同時割込起動線 ７〜１０ バスバッファ
Claims (3)
- 【請求項１】 それぞれがアクセス権を有する複数のプ
ロセッサを共有バスにより接続して構成された並列プロ
セッサシステムにおいて、 共有バスの故障部位を特定するための探索プログラムを
主プロセッサから副プロセッサへダウンロードする手段
と、 探索プログラムにもとづき、主プロセッサから副プロセ
ッサへ送られた同時割込起動信号のタイミングにより、
全副プロセッサの中から順に２つの副プロセッサを選
び、その両副プロセッサ間で相互にＳＵＭコード付きブ
ロックデータを転送する手段と、 探索プログラムにもとづき、副プロセッサが受信したＳ
ＵＭコード付きブロックデータのＳＵＭチェックをする
手段と、 各副プロセッサのＳＵＭチェック結果を主プロセッサに
収集して故障部位を特定する手段と、 を備えたことを特徴とする並列プロセッサシステム。 - 【請求項２】 請求項１記載の並列プロセッサシステム
において、主プロセッサから副プロセッサへ送られた同
時割込起動信号の回数にもとづき、全副プロセッサの中
から順に２つの副プロセッサを選ぶことを特徴とする並
列プロセッサシステム。 - 【請求項３】 請求項１または請求項２記載の並列プロ
セッサシステムにおいて、２つの副プロセッサ間で、競
合位相を毎回変化させたタイミングにより双方からアク
セスすることを特徴とする並列プロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34988395A JP3381756B2 (ja) | 1995-12-21 | 1995-12-21 | 並列プロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34988395A JP3381756B2 (ja) | 1995-12-21 | 1995-12-21 | 並列プロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09179835A true JPH09179835A (ja) | 1997-07-11 |
| JP3381756B2 JP3381756B2 (ja) | 2003-03-04 |
Family
ID=18406765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34988395A Expired - Fee Related JP3381756B2 (ja) | 1995-12-21 | 1995-12-21 | 並列プロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3381756B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006235665A (ja) * | 2005-02-22 | 2006-09-07 | Fujitsu Ltd | コマンドテスタ |
| WO2014118985A1 (ja) * | 2013-02-04 | 2014-08-07 | 三菱電機株式会社 | バスモジュール及びバスシステム |
-
1995
- 1995-12-21 JP JP34988395A patent/JP3381756B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006235665A (ja) * | 2005-02-22 | 2006-09-07 | Fujitsu Ltd | コマンドテスタ |
| WO2014118985A1 (ja) * | 2013-02-04 | 2014-08-07 | 三菱電機株式会社 | バスモジュール及びバスシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3381756B2 (ja) | 2003-03-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20021120 |
|
| LAPS | Cancellation because of no payment of annual fees |