JPH09180498A - 連想メモリ回路のテスト方法及び連想メモリ回路のテスト回路並びに冗長機能付き連想メモリ回路 - Google Patents

連想メモリ回路のテスト方法及び連想メモリ回路のテスト回路並びに冗長機能付き連想メモリ回路

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JPH09180498A
JPH09180498A JP7337064A JP33706495A JPH09180498A JP H09180498 A JPH09180498 A JP H09180498A JP 7337064 A JP7337064 A JP 7337064A JP 33706495 A JP33706495 A JP 33706495A JP H09180498 A JPH09180498 A JP H09180498A
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Abstract

(57)【要約】 【課題】 検査データのテストパターンを自動的に生成
し、ＣＡＭの良否を容易にテストする。 【解決手段】 インバータＩＮＶ１はスキャンパスから
出力されるスキャン信号ＳＯＤＩを反転させてセレクタ
ＳＥＬ１の１−入力端に与える。スキャン入力ＳＩＤＩ
は、スキャンフリップフロップＳＦＦ−ＤＤＩ２のスキ
ャン出力を反転させたものとなっている。従って、ＣＡ
Ｍ１００のテストを行う際にはテスト信号ＣＡＭＴＥＳ
Ｔを“１”とすることにより、入力信号ＤＩ０，ＤＩ
１，ＤＩ２は、保持データの初期値(0,0,0)→(1,0,0)→
(1,1,0)→(1,1,1)→(0,1,1)→(0,0,1)→(0,0,0)→ …と
循環的に発生する。これにより検査データを予め逐一作
成し、これをシフトさせて各スキャンフリップフロップ
に与えるという作業は必要ない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は連想メモリ（ＣＡ
Ｍ:Content Addressable Memory）に関し、特にその故
障を検出する技術に関する。
【０００２】
【従来の技術】図１６３は従来のＣＡＭ２００の構成を
概念的に示す回路図であり、図１６４はＣＡＭ２００の
備える連想メモリセルＣｉｊを示す回路図である。
【０００３】ＣＡＭ２００の連想メモリセルＣｉｊは、
ＲＡＭのメモリセルＭｉｊにイクスクルーシブ・オア回
路ＸＯＲｉｊを付加したものである。
【０００４】イクスクルーシブ・オア回路ＸＯＲｉｊは
メモリセルＭｉｊの保持するデータとサーチ線ＳＬｊの
データとを比較し、両者が一致している場合には“０”
を、不一致の場合は“１”をその結果Ｕｉｊとして出力
する。
【０００５】連想メモリセルＣｉｊは複数個用いられて
２次元アレイを構成している。ここではワード線ＷＬｉ
に沿った方向を「列」、これに直交する方向を「行」と
する。図１６３におおいては連想メモリセルＣｉｊは３
行４列に配列されている場合が例示されている（ｉ＝
０，１，２，３；ｊ＝０，１，２）。
【０００６】ワード線ＷＬｉはワード線ドライバＷＬＤ
によりドライブされる。ワード線ドライバはデコーダＤ
ＣＤＲの出力Ｘｉにより、いずれか一つが選択的に活性
状態になる。なお、ワード線ドライバＷＬＤは省略され
ることもある。
【０００７】ライトイネーブル信号ＷＥがイネーブル状
態の時、ビット線ＢＬｊは書き込みドライバＷＤによ
り、入力信号ＤＩｊに従ってドライブされる。また、ビ
ット線ＢＬｊの状態はセンスアンプＳＡにより検出さ
れ、それぞれデータ出力ＤＯｊに出力される。
【０００８】各列毎に一致出力Ｕｉｊの論理和の反転が
採られ、列一致信号Ｚｉが出力される。この論理和の反
転の生成は、図１６３においてはゲート回路ＮＯＲ０，
ＮＯＲ１，ＮＯＲ２，ＮＯＲ３を用いて表現されてい
る。
【０００９】第ｉ列の連想メモリセルＣｉ０，Ｃｉ１，
Ｃｉ２の保持するデータが、それぞれサーチデータＳＬ
０，ＳＬ１，ＳＬ２と一致した場合には列一致信号Ｚｉ
が１になる。第ｉ列において一つでも不一致があれば、
列一致信号Ｚｉは“０”になる。
【００１０】ヒット信号ＨＩＴは全ての列一致信号Ｚｉ
の論理和をオア回路ＯＲＨに入力して作成する。従っ
て、サーチデータの組（ＳＬ０，ＳＬ１，ＳＬ２）と一
致するデータの組を記憶する、連想メモリセルＣｉｊ列
が１つ以上あればヒット信号ＨＩＴは“１”になる。
【００１１】
【発明が解決しようとする課題】このようなＣＡＭの良
否をテストする際には、ＣＡＭの連想メモリセルＣｉｊ
に予め所定の内容を記憶させ、入力信号ＤＩ０，ＤＩ
１，ＤＩ２として検査データを与え、所定の内容と検査
データとの比較を行う必要があり、しかもこの検査デー
タと所定の内容とを種々のパターンで変化させる必要が
ある。このような、テストの為のパターン（テストパタ
ーン）が膨大となった場合、ＣＡＭの連想メモリセルＣ
ｉｊに記憶させ、また検査データを入力することを逐一
行うのは非常に大きな手間と時間がかかる。
【００１２】この発明は上記の課題を解決するために為
されたものであり、検査データのテストパターンを、更
には連想メモリセルに記憶させるべきパターンをも自動
的に生成し、ＣＡＭの良否を容易にテストすることがで
きる技術を提供することを目的としている。
【００１３】更に、不良と判断された行、列を他の冗長
行、冗長列に代替させる技術を提供することをも目的と
している。
【００１４】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは、第ｉ列（０≦ｉ≦ｎ−１）と第ｊ行
（０≦ｊ≦ｍ−１）の交点にそれぞれ配された連想メモ
リセルを有する連想メモリ回路をテストする、連想メモ
リ回路のテスト方法である。そして、（ａ）前記連想メ
モリセルの全てを初期化する工程と、（ｂ）第０乃至第
（ｍ−１）の入力信号からなるテストパターンを初期化
する工程と、（ｃ）前記テストパターンを、行番号ｊを
更新しつつ前記第ｊの入力信号を論理反転させて更新す
る工程と、（ｄ）前記テストパターンを列番号ｉを更新
しつつ前記第ｉ列に配された前記連想メモリセルに書き
込む工程と、（ｅ）第ｋ列（０≦ｋ≦ｎ−１）毎に、第
ｊ行に配された前記連想メモリセルの保持する内容を、
前記第ｊの入力信号と比較する工程とを備える。
【００１５】この発明のうち請求項２にかかるものは、
請求項１記載の連想メモリ回路のテスト方法であって、
前記工程（ｃ）において行番号ｊが更新される毎に、前
記工程（ｄ），（ｅ）が対となって繰り返される。
【００１６】この発明のうち請求項３にかかるものは、
請求項１記載の連想メモリ回路のテスト方法であって、
前記工程（ｃ），（ｅ）が、また、前記工程（ｄ），
（ｅ）が、それぞれ対となって実行される。
【００１７】この発明のうち請求項４にかかるものは、
請求項１記載の連想メモリ回路のテスト方法であって、
前記工程（ｄ）において列番号ｉが更新される毎に、前
記工程（ｃ），（ｅ）が対となって繰り返される。
【００１８】この発明のうち請求項５にかかるものは、
第ｉ列（０≦ｉ≦ｎ−１）と第ｊ行（０≦ｊ≦ｍ−１）
の交点にそれぞれ配された連想メモリセルを有する連想
メモリ回路をテストする、連想メモリ回路のテスト回路
である。そして、入力端及び出力端を有する第１のイン
バータと、前記第ｊ行に配された前記連想メモリセルに
対応して設けられ、その各々がスキャン入力端とスキャ
ン出力端とを有し、いずれも同一のクロック信号によっ
て制御される第ｊの入力スキャンフリップフロップとを
備える。前記第０の入力スキャンフリップフロップの前
記入力端には前記第１のインバータの前記出力端が接続
され、前記第ｐ（１≦ｐ≦ｍ−１）の入力スキャンフリ
ップフロップの前記入力端には前記第（ｐ−１）の入力
スキャンフリップフロップの前記出力端が接続され、前
記第（ｍ−１）の入力スキャンフリップフロップの前記
出力端には前記第１のインバータの前記入力端が接続さ
れ、前記第ｊの入力スキャンフリップフロップの保持す
る入力信号は、前記第ｊ行に配された前記連想メモリセ
ルに対して、前記第ｉ列に配された前記連想メモリセル
毎に書き込まれ、第ｋ列（０≦ｋ≦ｎ−１）毎に、前記
第ｊ行に配された前記連想メモリセルの保持する内容
が、それぞれ前記第ｊの前記入力スキャンフリップフロ
ップの保持する入力信号と比較される。
【００１９】この発明のうち請求項６にかかるものは、
請求項５記載の連想メモリ回路のテスト回路であって、
前記第（ｎ−１）列に配された前記連想メモリセルが選
択されたことを検出する最終番地検出信号に基づいて、
前記第ｊの入力スキャンフリップフロップの全てに対し
て前記第ｊの入力信号を保持させる入力ホールド信号の
活性／非活性が決定される。そして、アドレスホールド
信号の非活性／活性に対応して、それぞれ前記クロック
信号に基くカウント機能を実行／停止し、前記カウント
機能によって列番号ｉの更新をするカウンタと、前記最
終番地検出信号を、前記クロック信号に基づいて保持
し、１クロックサイクル後に前記アドレスホールド信号
として出力するスキャンフリップフロップと、前記アド
レスホールド信号が非活性である場合に、前記クロック
信号に基づいて、前記連想メモリセルへの前記入力信号
の書き込みを許可する書き込み許可信号を発生する書き
込み許可信号発生部とを更に備える。
【００２０】この発明のうち請求項７にかかるものは、
請求項５記載の連想メモリ回路のテスト回路であって、
アドレスホールド信号の非活性／活性に対応して、それ
ぞれ前記クロック信号に基くカウント機能を実行／停止
し、前記カウント機能によって列番号ｉの更新をし、前
記カウント機能が働く際にはカウント方向信号の非活性
／活性に対応して、それぞれアップカウント／ダウンカ
ウントするカウンタと、第（ｎ−１）列に配された前記
連想メモリセルが選択されたことを検出する最終番地検
出信号が与えられる第１入力端と、第０列に配された前
記連想メモリセルが選択されたことを検出する初期番地
検出信号が与えられる第２入力端と、前記カウント方向
信号の非活性／活性に対応して、それぞれ自身の前記第
１入力端及び自身の前記第２入力端に与えられた値を特
定番地検出信号として出力する出力端とを有するセレク
タと、前記第０の入力信号に基づいて、前記カウント方
向信号を生成する第１の論理回路と、前記第（ｍ−１）
の入力スキャンフリップフロップの前記出力端から得ら
れる論理を反転した値と前記第０の入力信号との排他的
論理和と、前記セレクタの出力との論理積を、前記アド
レスホールド信号として出力する第２の論理回路とを更
に備え、前記特定番地検出信号に基づいて、前記第ｊの
入力スキャンフリップフロップの全てに対して前記第ｊ
の入力信号を保持させる入力ホールド信号の活性／非活
性が決定される。
【００２１】この発明のうち請求項８にかかるものは、
請求項５記載の連想メモリ回路のテスト回路であって、
アドレスホールド信号の非活性／活性に対応して、それ
ぞれ前記クロック信号に基くカウント機能を実行／停止
し、前記カウント機能によって列番号ｉの更新をするカ
ウンタと、入力端と、前記クロック信号に基づいて自身
の前記入力端に与えられた値を保持し、１クロックサイ
クル後にこれを出力するスキャンフリップフロップと、
前記スキャンフリップフロップの前記出力端に接続され
た入力端と、前記スキャンフリップフロップの前記入力
端に接続された出力端とを有する第２のインバータと、
前記スキャンフリップフロップの出力が非活性である場
合に、前記クロック信号に基づいて、前記連想メモリセ
ルへの前記入力信号の書き込みを許可する書き込み許可
信号を発生する書き込み許可信号発生部とを更に備え、
前記アドレスホールド信号は、前記第ｊの入力信号がそ
れぞれ特定の論理値を採り、かつ前記スキャンフリップ
フロップの出力が非活性化し、前記スキャンフリップフ
ロップの出力は、前記第ｊの入力スキャンフリップフロ
ップの全てに対して前記第ｊの入力信号を保持させる入
力ホールド信号として機能する。
【００２２】この発明のうち請求項９にかかるものは、
請求項８記載の連想メモリ回路のテスト回路であって、
前記第０及び前記第（ｍ−１）の入力信号、並びに前記
スキャンフリップフロップの出力を入力し、前記アドレ
スホールド信号を出力する論理回路を更に備える。
【００２３】この発明のうち請求項１０にかかるもの
は、請求項６記載の連想メモリ回路のテスト回路であっ
て、前記連想メモリ回路は、前記カウンタの出力をデコ
ードして前記第ｉ列に配された前記連想メモリセルを選
択する第ｉのデコード出力を出力するデコーダを更に有
し、前記連想メモリ回路のテスト回路は前記スキャンフ
リップフロップの出力と、前記第０乃至第（ｎ−１）の
デコード出力を受け、前記連想メモリセルが正常な場合
に、前記連想メモリセルの保持する内容が前記第ｊの前
記入力スキャンフリップフロップの保持する入力信号と
比較した結果である期待値群を生成する期待値生成回路
を更に備え、前記期待値生成回路は前記第ｑ乃至第（ｎ
−１）のデコード出力（０≦ｑ≦ｎ−２）の論理和を出
力する第ｑのＯＲ回路と、前記第ｑのＯＲ回路の出力
と、前記スキャンフリップフロップの出力の論理反転と
を入力して前記第ｑ列に対応する第ｑの期待値を出力す
る第ｑのＡＮＤ回路と、前記第（ｎ−１）のデコード出
力と、前記スキャンフリップフロップの出力とを入力し
て前記第（ｎ−１）列に対応する第（ｎ−１）の期待値
を出力する第（ｎ−１）のＡＮＤ回路とを有し、前記期
待値群は前記第０乃至第（ｎ−１）の期待値の集合であ
る。
【００２４】この発明のうち請求項１１にかかるもの
は、請求項６記載の連想メモリ回路のテスト回路であっ
て、前記連想メモリ回路は、前記カウンタの出力をデコ
ードして前記第ｉ列に配された前記連想メモリセルを選
択する第ｉのデコード出力を出力するデコーダを更に有
し、前記連想メモリ回路のテスト回路は前記スキャンフ
リップフロップの出力と、前記第０乃至第（ｎ−１）の
デコード出力を受け、前記連想メモリセルが正常な場合
に、前記連想メモリセルの保持する内容が前記第ｊの前
記入力スキャンフリップフロップの保持する入力信号と
比較した結果である期待値群を生成する期待値生成回路
を更に備え、前記期待値生成回路は、前記スキャンフリ
ップフロップの出力が与えられるリセット端と、前記第
ｉのデコード出力が与えられるセット端と、前記第ｉ列
に対応する第ｉの期待値を出力する出力端とをそれぞれ
が含む、第ｉのリセット・セット・フリップフロップを
有し、前記期待値群は前記第０乃至第（ｎ−１）の期待
値の集合である。
【００２５】この発明のうち請求項１２にかかるもの
は、請求項７記載の連想メモリ回路のテスト回路であっ
て、前記連想メモリ回路は、前記カウンタの出力をデコ
ードして前記第ｉ列に配された前記連想メモリセルを選
択する第ｉのデコード出力を出力するデコーダを更に有
し、前記連想メモリ回路のテスト回路は前記特定番地検
出信号と、前記カウント方向信号と、前記第０乃至第
（ｎ−１）のデコード出力とを受け、前記連想メモリセ
ルが正常な場合に、前記連想メモリセルの保持する内容
が前記第ｊの前記入力スキャンフリップフロップの保持
する入力信号と比較した結果である期待値群を生成する
期待値生成回路を更に備え、前記期待値生成回路は前記
特定番地検出信号が与えられ、前記クロック信号に基づ
いて動作するフリップフロップと、前記フリップフロッ
プの出力が与えられるリセット端と、前記第ｉのデコー
ド出力が与えられるセット端と、をそれぞれが含む、第
ｉのリセット・セット・フリップフロップと、前記カウ
ント方向信号の論理反転と、前記第０のリセット・セッ
ト・フリップフロップの出力との論理和を、前記第０列
に対応する第０の期待値として出力する第１のＯＲ回路
と、前記カウント方向信号と、前記第（ｎ−１）のリセ
ット・セット・フリップフロップの出力との論理和を、
前記第（ｎ−１）列に対応する第（ｎ−１）の期待値と
して出力する第２のＯＲ回路とを有し、前記第２乃至第
（ｎ−２）列にそれぞれ対応する第２乃至第（ｎ−２）
の期待値として前記第２乃至第（ｎ−２）のリセット・
セット・フリップフロップの出力が採用され、前記期待
値群は前記第０乃至第（ｎ−１）の期待値の集合であ
る。
【００２６】この発明のうち請求項１３にかかるもの
は、請求項７記載の連想メモリ回路のテスト回路であっ
て、前記連想メモリ回路は、前記カウンタの出力をデコ
ードして前記第ｉ列に配された前記連想メモリセルを選
択する第ｉのデコード出力を出力するデコーダを更に有
し、前記連想メモリ回路のテスト回路は前記特定番地検
出信号と、前記第０乃至第（ｎ−１）のデコード出力と
を受け、前記連想メモリセルが正常な場合に、前記連想
メモリセルの保持する内容が前記第ｊの前記入力スキャ
ンフリップフロップの保持する入力信号と比較した結果
である期待値群を生成する期待値生成回路を更に備え、
前記期待値生成回路は前記特定番地検出信号が与えら
れ、前記クロック信号に基づいて動作するフリップフロ
ップと、前記フリップフロップの出力が与えられるリセ
ット端と、前記第ｉのデコード出力が与えられるセット
端と、非反転出力端と、反転出力端とをそれぞれが含
む、第ｉのリセット・セット・フリップフロップと、前
記第０のリセット・セット・フリップフロップの前記反
転出力端に接続された入力端と、前記第０列に対応する
第０の期待値を出力する出力端とを含む第１のインバー
タと、前記第（ｎ−１）のリセット・セット・フリップ
フロップの前記反転出力端に接続された入力端と、前記
第（ｎ−１）列に対応する第（ｎ−１）の期待値を出力
する出力端とを含む第２のインバータとを有し、前記第
２乃至第（ｎ−２）列にそれぞれ対応する第２乃至第
（ｎ−２）の期待値として前記第２乃至第（ｎ−２）の
リセット・セット・フリップフロップの前記非反転出力
端に出力される値が採用され、前記期待値群は前記第０
乃至第（ｎ−１）の期待値の集合である。
【００２７】この発明のうち請求項１４にかかるもの
は、請求項８記載の連想メモリ回路のテスト回路であっ
て、前記連想メモリ回路は、前記カウンタの出力をデコ
ードして前記第ｉ列に配された前記連想メモリセルを選
択する第ｉのデコード出力を出力するデコーダを更に有
し、前記連想メモリ回路のテスト回路は前記ｊの入力信
号がそれぞれ特定の論理値を採る場合を検出する入力値
検出回路と、前記入力値検出回路の出力と、前記スキャ
ンフリップフロップの出力と、前記第０乃至第（ｎ−
１）のデコード出力とを受け、前記連想メモリセルが正
常な場合に、前記連想メモリセルの保持する内容が前記
第ｊの前記入力スキャンフリップフロップの保持する入
力信号と比較した結果である期待値群を生成する期待値
生成回路を更に備え、前記期待値生成回路は前記入力値
検出回路の出力と前記スキャンフリップフロップの出力
との論理和に基づいてリセット信号を出力するリセット
・パルス発生回路と、前記リセット信号が与えられるリ
セット端と、前記第ｉのデコード出力が与えられるセッ
ト端と、非反転出力端と、反転出力端とをそれぞれが含
む、第ｉのリセット・セット・フリップフロップと、前
記第ｉのリセット・セット・フリップフロップの前記反
転出力端及び前記非反転出力端がそれぞれ接続された第
１及び第２入力端と、前記入力値検出回路の出力に基づ
いて自身の前記第１及び第２入力端に与えられた値を、
前記第ｉ列に対応する第ｉの期待値として出力する出力
端とを、それぞれが含む第ｉのセレクタとを有し、前記
期待値群は前記第０乃至第（ｎ−１）の期待値の集合で
ある。
【００２８】この発明のうち請求項１５にかかるもの
は、請求項１４記載の連想メモリ回路のテスト回路であ
って、前記連想メモリ回路は、前記カウンタの出力をデ
コードして前記第ｉ列に配された前記連想メモリセルを
選択する第ｉのデコード出力を出力するデコーダを更に
有し、前記連想メモリ回路のテスト回路は前記第ｊの入
力信号がそれぞれ特定の論理値を採る場合を検出する入
力検出回路と、前記入力値検出回路の出力と、前記スキ
ャンフリップフロップの出力と、前記第０乃至第（ｎ−
１）のデコード出力とを受け、前記連想メモリセルが正
常な場合に、前記連想メモリセルの保持する内容が前記
第ｊの前記入力スキャンフリップフロップの保持する入
力信号と比較した結果である期待値群を生成する期待値
生成回路を更に備え、前記期待値生成回路は前記入力値
検出回路の出力と前記スキャンフリップフロップの出力
とを入力するイクスクルーシブ・オア回路と、前記イク
スクルーシブ・オア回路の出力と、前記第ｉのデコード
出力とをそれぞれが入力する、第ｉのＡＮＤ回路と、前
記第ｉのＡＮＤ回路の出力と、前記入力値検出回路の出
力とをそれぞれ入力し、前記第ｉ列に対応する第ｉの期
待値として出力する第ｉのイクスクルーシブ・ノア回路
とを有し、前記期待値群は前記第０乃至第（ｎ−１）の
期待値の集合である。
【００２９】この発明のうち請求項１６にかかるもの
は、それぞれｍ行に配された連想メモリセルを含む第０
乃至第（ｎ−１）列の連想メモリセル群と、ｍ行に配さ
れた連想メモリセルを有する第ｎ列の連想メモリセル群
とを有し、外部から与えられた検査データと前記第０乃
至第ｎ列の連想メモリセル群が記憶する比較データと一
致するか否かを判断する冗長機能付き連想メモリ回路で
ある。そして、（ａ）前記第ｉ列（０≦ｉ≦ｎ−１）の
連想メモリセル群の良／否に応じて活性／非活性を示す
第ｉの良否データを記憶し、前記第ｉ列の連想メモリセ
ル群が記憶する前記比較データと、前記検査データとが
一致するか否かを示す第ｉの一致判定信号候補と、前記
第ｎ列の連想メモリセル群が記憶する前記比較データ
と、前記検査データとが一致するか否かを示す第ｎの一
致判定信号候補とを出力する出力部と、（ｂ）前記第０
乃至第（ｎ−１）の良否データと、前記第０乃至第ｎの
一致判定信号候補とを受け、（ｂ−１）第０乃至第（ｎ
−１）の制御信号を出力するゲート群と、（ｂ−２）前
記第ｉの制御信号の活性／非活性に対応して、前記第ｉ
の一致判定信号候補または前記第（ｉ＋１）の一致判定
信号候補を第ｉの一致判定信号として出力するセレクタ
群とを有する第１の制御回路と、（ｃ）前記第０乃至第
（ｎ−１）列の連想メモリセル群のそれぞれに対応し、
択一的に活性化する第１乃至第ｎの列指定原信号と、前
記第２乃至第ｎの制御信号と、前記第１乃至第ｎの良否
データとを受け、（ｃ−１）前記第ｔ（０≦ｔ≦ｎ−
２）の制御信号の活性／非活性に対応して、前記第ｔの
列指定原信号及び前記第（ｔ＋１）の列指定原信号をそ
れぞれ第（ｔ＋１）の列指定信号候補として出力し、前
記第（ｎ−１）の制御信号の非活性／活性に対応して前
記第（ｎ−１）の列指定原信号及び“０”をそれぞれ第
ｎの列信号指定候補として出力するセレクタ群と（ｃ−
２）前記第ｉの列指定信号候補と前記第ｉの良否データ
の論理積を採って第ｉの列指定信号を出力するゲート群
とを有する第２の制御回路とを備える。前記第１の制御
回路の前記ゲート群は前記第０の良否データを第０の制
御信号として、前記第ｋ（１≦ｋ≦ｎ−１）の良否デー
タと、前記第（ｋ−１）の制御信号との論理積を第ｋの
制御信号として、それぞれ出力し、前記第０の列指定信
号候補は前記第０の列指定原信号であり、前記第ｎの列
指定信号候補は前記第ｎの列指定信号であり、前記第０
乃至第ｎ列の連想メモリセル群のそれぞれは、前記第０
乃至第ｎ列の列指定信号によって選択される。
【００３０】この発明のうち請求項１７にかかるもの
は、請求項１６記載の冗長機能付き連想メモリ回路であ
って、前記第２の制御回路の前記セレクタ群は、前記第
（ｎ−１）の制御信号の論理反転と前記第（ｎ−１）の
列指定原信号との論理積を前記第ｎの列信号指定候補と
して出力する論理ゲートを有する。
【００３１】この発明のうち請求項１８にかかるもの
は、請求項１７記載の冗長機能付き連想メモリ回路であ
って、前記出力部は第０乃至第ｎの出力要素からなり、
前記第ｓ（０≦ｓ≦ｎ）の出力要素は（ａ−１）前記第
ｓの良否データを記憶するフリップフロップと、（ａ−
２）前記フリップフロップの入力端に接続された出力端
と、前記第ｓの一致判定信号候補が入力される第１入力
端と、前記第ｓの一致判定信号候補と、これに対応する
期待値との比較結果が与えられる第２入力端と、シフト
モード信号が与えられる制御端とを有し、前記シフトモ
ード信号の非活性／活性に対応して前記出力端には前記
第１入力端及び前記第２入力端がそれぞれ接続される第
１のセレクタとを含む。
【００３２】この発明のうち請求項１９にかかるもの
は、それぞれｎ列に配された連想メモリセルを含む第０
乃至第（ｍ−１）行の連想メモリセル群と、ｎ列に配さ
れた連想メモリセルを有する第ｍ行の連想メモリセル群
とを有し、外部から与えられた検査データと前記第０乃
至第ｎ列の連想メモリセル群が記憶する比較データと一
致するか否かを判断する冗長機能付き連想メモリ回路で
ある。そして、（ａ）前記第０行乃至第ｍ行の連想メモ
リセル群からのそれぞれの出力と、それぞれに対応する
期待値とを受け、前記第０行乃至第ｍ行の連想メモリセ
ル群の良／否に応じてそれぞれ活性／非活性を示す第０
行乃至第ｍの良否データを、前記第０行乃至第ｍ行の連
想メモリセル群からの出力をそれぞれ第０乃至第ｍの出
力信号候補として、それぞれ出力する出力部と、（ｂ）
それぞれが（ｂ−１）スキャン入力端子と、（ｂ−２）
フリップフロップと、（ｂ−３）前記スキャン入力端子
に接続された第１入力端と、前記フリップフロップを介
して前記スキャン入力端子に接続された第２入力端と、
前記第ｊの良否データの活性／非活性に対応してそれぞ
れ第１及び第２入力端と接続される出力端とを備えるス
キャン出力端子とを含むセレクタとを有し、順次直列に
接続される第ｊ（０≦ｊ≦ｍ）の入力スキャンフリップ
フロップと、（ｃ）前記第ｍのスキャン出力端子に接続
された入力端と、前記第０のスキャン入力端子に接続さ
れた出力端とを有するインバータとを備える。
【００３３】この発明のうち請求項２０にかかるもの
は、請求項１９記載の冗長機能付き連想メモリ回路であ
って、（ｄ）前記第０乃至第ｍの良否データを受け、第
０乃至第ｍの制御信号を出力するゲート群と、（ｅ）第
０乃至第（ｍ−１）の入力信号候補を受け、前記第０の
制御信号が活性の場合に前記第０の入力信号候補を第０
の原入力信号として、前記第ｐ（１≦ｐ≦ｍ−１）の制
御信号の非活性／活性に対応して、前記第（ｐ−１）の
入力信号候補または前記第ｐの入力信号候補を第ｐの原
入力信号として、前記第ｍの制御信号が非活性の場合に
前記第（ｍ−１）の入力信号候補を第ｍの原入力信号と
して、それぞれ採用し、前記第０乃至第ｍの原入力信号
をそれぞれ前記第０乃至第ｍの入力スキャンフリップフ
ロップに与える第１のセレクタ群と、（ｆ）それぞれ前
記第０行乃至第ｍ行の連想メモリセル群の出力である、
第０乃至第ｍの出力信号候補を受け、前記第ｕ（０≦ｕ
≦ｍ−１）の制御信号の非活性／活性に対応して、前記
第ｕの出力信号候補または前記第（ｕ＋１）の出力信号
候補を第ｕの出力信号として出力する第２のセレクタ群
と、を更に備える。そして、前記第０の良否データが前
記第０の制御信号として採用され、前記第ｊの入力スキ
ャンフリップフロップは、自身の前記フリップフロップ
を介して前記第ｊの原入力信号を前記第ｊ行の連想メモ
リセル群へ与える。
【００３４】
【発明の実施の形態】
Ａ．本発明の前駆的思想． 本発明の具体的な説明に入る前にその前駆的思想を説明
する。
【００３５】図１はＣＡＭのテスト回路を示す回路図で
ある。通常のＬＳＩ設計でも用いられているように、Ｃ
ＡＭに対しても単純なスキャンパス方式のテスト回路を
付加することができる。
【００３６】アドレス用のスキャンパスを構成するスキ
ャンフリップフロップＳＦＦ−Ａ０，ＳＦＦ−Ａ１は、
それぞれ外部からのアドレス信号ＤＡ０，ＤＡ１を、或
いはスキャン信号ＳＩＡを、ＣＡＭのアドレス信号Ａ
０，Ａ１として出力する。データ入力用のスキャンパス
を構成するスキャンフリップフロップＳＦＦ−ＤＩ０，
ＳＦＦ−ＤＩ１，ＳＦＦ−ＤＩ２は、それぞれ外部から
の入力信号ＤＤＩ０，ＤＤＩ１，ＤＤＩ２を、或いはス
キャン入力信号ＳＩＤＩを、ＣＡＭへの入力信号ＤＩ
０，ＤＩ１，ＤＩ２として出力する。列一致信号用のス
キャンパスを構成するスキャンフリップフロップＳＦＦ
−Ｚ０，ＳＦＦ−Ｚ１，ＳＦＦ−Ｚ２，ＳＦＦ−Ｚ３
は、それぞれＣＡＭの列一致信号Ｚ０，Ｚ１，Ｚ２，Ｚ
３を、或いはスキャン信号ＳＩＺを入力し、スキャン信
号ＳＯＺを出力する。これらのスキャンフリップフロッ
プの全てにはシフトモード信号ＳＭが与えられており、
その値が“０”を採る場合にはスキャンフリップフロッ
プは通常のフリップフロップとして機能し、“１”を採
る場合にはスキャンパスを構成してスキャン信号を伝達
する。
【００３７】本図ではアドレス用のスキャンパスの出力
するスキャン信号ＳＯＡは、データ入力用のスキャンパ
スの入力するスキャン入力信号ＳＩＤＩとなり、データ
入力用のスキャンパスの出力するスキャン信号ＳＯＤＩ
は列一致信号用のスキャンパスの入力するスキャン入力
信号ＳＩＤＩとなっている。つまり、アドレス用のスキ
ャンパス、データ入力用のスキャンパス、列一致信号用
のスキャンパスは直列に接続されているが、必ずしもこ
のような接続に限定されない。
【００３８】図２は上記のいずれのスキャンパスにも用
いることができるスキャンフリップフロップの構成を示
す回路図である。シフトモード信号ＳＭが“１”のとき
はスキャン入力端子ＳＩからの入力を、シフトモード信
号ＳＭが“０”のときはＤ端子からの入力を、それぞれ
出力するセレクタと、このセレクタの出力が与えられる
フリップフロップとから構成されている。このフリップ
フロップは端子Ｔに与えられるクロック信号によって動
作する。
【００３９】スキャンパス方式のテスト回路では、シフ
トモード信号ＳＭを“１”にしてシフト動作を行い、被
テスト回路であるＣＡＭの入力としてテストパターンを
与える。具体的には、スキャン信号ＳＩＡをスキャンフ
リップフロップＳＦＦ−Ａ０，ＳＦＦ−Ａ１へ順次伝達
し、伝達された内容をアドレス信号Ａ０，Ａ１として与
える。その一方、スキャン入力信号ＳＩＤＩをスキャン
フリップフロップＳＦＦ−ＤＩ０，ＳＦＦ−ＤＩ１，Ｓ
ＦＦ−ＤＩ２へ順次伝達し、伝達された内容を入力信号
ＤＩ０，ＤＩ１，ＤＩ２として与える。
【００４０】既にＣＡＭの連想メモリセルＣｉｊには所
定の内容が記憶されており、これと比較されるべき検査
データである入力信号ＤＩ０，ＤＩ１，ＤＩ２との一致
／不一致が判断される。
【００４１】シフトモード信号を“０”にして通常動作
モードになり、この検査データに対する応答出力である
列一致信号ＺｉをスキャンフリップフロップＳＦＦ−Ｚ
０，ＳＦＦ−Ｚ１，ＳＦＦ−Ｚ２，ＳＦＦ−Ｚ３に取り
込む。その後、再度シフトモードでシフト動作を行い、
列一致信号Ｚｉが読み出される。
【００４２】このようにＣＡＭのテストにおいてスキャ
ンパス方式を適用することで、検査データをスキャンデ
ータからＣＡＭへと取り込むことができる。しかし、こ
の前駆的思想では、スキャン入力信号ＳＩＤＩとしての
膨大な検査データのパターン（テストパターン）を逐一
作成しなければならない。
【００４３】Ｂ．本発明の基本的な考え方（実施の形態
１）． 図３は本発明の基本的な考え方を示す回路図である。Ｃ
ＡＭ１００の検査データのテストパターンを自動的に作
成する技術を示すため、入力信号ＤＩ０，ＤＩ１，ＤＩ
２を与える構成の近傍のみが示されている。
【００４４】図４及び図５はそれぞれ図１６３及び図１
６４に対応しており、ＣＡＭ１００及び連想メモリセル
Ｃｉｊの構成を示す回路図である。ＣＡＭ１００はＣＡ
Ｍ２００と同等の機能のものをより具体的に示したもの
である。ただし、ヒット信号ＨＩＴを作成するオア回路
ＯＲＨは省略している。
【００４５】図５ではＲＡＭのメモリセルＭｉｊとして
一般的なスタティックＲＡＭで用いられている回路を示
している。即ちメモリセルＭｉｊは互いに逆並列に接続
されたインバータＩＮＶＡ，ＩＮＶＢと、非反転ビット
線ＢＬｊとインバータＩＮＶＡの入力端とを接続するＮ
ＭＯＳトランジスタＮ１と、反転ビット線ＢＬｊＢとイ
ンバータＩＮＶＢの入力端とを接続するＮＭＯＳトラン
ジスタＮ２とから構成されている。ＲＡＭのメモリセル
の動作については説明を省略する。
【００４６】ＣＡＭの連想メモリセルＣｉｊは、ＲＡＭ
のメモリセルＭｉｊにＮＭＯＳトランジスタＮ３，Ｎ
４，Ｎ５，Ｎ６を付加することにより構成されている。
トランジスタＮ３，Ｎ４はインバータＩＮＶＡの入力端
と接地との間で直列に接続され、トランジスタＮ５，Ｎ
６はインバータＩＮＶＢの入力端と接地との間で直列に
接続されている。トランジスタＮ３，Ｎ５のゲートはそ
れぞれインバータＩＮＶＡの入力端及びインバータＩＮ
ＶＢの入力端に接続され、トランジスタＮ６，Ｎ４のゲ
ートはそれぞれ非反転サーチ線ＳＬｊと反転サーチ線Ｓ
ＬｊＢに接続されている。
【００４７】メモリセルＭｉｊの保持データはインバー
タＩＮＶＡの入力端とインバータＩＮＶＢの出力端との
接続点において保持される値である。また、検査データ
は非反転サーチ線ＳＬｊに載るサーチデータの組からな
る。例えば、非反転サーチ線ＳＬ０，ＳＬ１，ＳＬ２に
載るサーチデータがそれぞれ“０”，“１”，“１”で
あれば、検査データは“０１１”となる。
【００４８】列一致信号Ｚｉが伝達される伝達線（以降
では、簡単のため、この伝達線もＺｉとして示すことが
ある）は、それぞれ抵抗Ｒｉにより“Ｈ”レベル（電位
ＶＤＤ、ここでは“１”に相当する）にプルアップされ
ている。
【００４９】第ｉ列の連想メモリセルＣｉ０，Ｃｉ１，
Ｃｉ２内のトランジスタＮ３，Ｎ４，Ｎ５，Ｎ６及び抵
抗Ｒｉにより、図１６４における各列のイクスクルーシ
ブ・オア回路ＸＯＲｉ０，ＸＯＲｉ１，ＸＯＲｉ２およ
び図１６３におけるゲート回路ＮＯＲｉに相当する機能
が実現されている。
【００５０】入力信号ＤＩｉに基づいて、その反転した
信号ＤＩｉＢが生成される。これらの信号の対（ＤＩ
ｉ，ＤＩｉＢ）はいずれも書き込みドライバＷＤ及びサ
ーチドライバＳＤに与えられる。
【００５１】図６はサーチドライバＳＤの構成を示す回
路図である。サーチドライバＳＤは、サーチイネーブル
信号ＳＥが“１”の場合には、非反転サーチ線ＳＬｊ及
び反転サーチ線ＳＬｊＢにそれぞれ信号ＤＩｉ，ＤＩｉ
Ｂを与える。これによって検査データと第ｉ列の連想メ
モリセルＣｉ０，Ｃｉ１，Ｃｉ２（Ｍｉ０，Ｍｉ１，Ｍ
ｉ２）の保持するデータとの比較、即ちサーチ動作が行
われる。一方、サーチイネーブル信号ＳＥが“０”の時
には、サーチドライバＳＤは非反転サーチ線ＳＬｊと反
転サーチ線ＳＬｊＢのいずれにも論理“０”を与える。
これによってトランジスタＮ４，Ｎ６がＯＦＦとなり、
サーチ動作は行われない。
【００５２】今、ある一つの連想メモリセルＣｉｊの保
持データが例えば“０”であれば、トランジスタＮ３，
Ｎ５はそれぞれＯＦＦ、ＯＮしている。この時、第ｊ行
のサーチデータ、即ち非反転サーチ線ＳＬｊに載る信号
が“０”の場合には、トランジスタＮ４，Ｎ６はそれぞ
れＯＮ、ＯＦＦする。よってこの連想メモリセルＣｉｊ
においては、伝達線Ｚｉを接地することがない。
【００５３】同様にして、保持データが“１”、サーチ
データが“１”の場合にも、トランジスタＮ３，Ｎ４，
Ｎ５，Ｎ６はそれぞれＯＮ、ＯＦＦ、ＯＦＦ、ＯＮし、
この連想メモリセルＣｉｊにおいては、伝達線Ｚｉを接
地することがない。
【００５４】従って、ある列において記憶されるデータ
が検査データと一致する場合には、列一致信号Ｚｉは抵
抗Ｒｉによってプルアップされる以外に電位を決定する
要因がないので、その値は“１”（“Ｈ”レベル；電位
ＶＤＤ）となる。
【００５５】一方、連想メモリセルＣｉｊの保持データ
が“０”であり、サーチデータが“１”の場合には、ト
ランジスタＮ３，Ｎ４，Ｎ５，Ｎ６はそれぞれＯＦＦ、
ＯＦＦ、ＯＮ、ＯＮし、この連想メモリセルＣｉｊにお
いて伝達線Ｚｉを接地する。同様にして、連想メモリセ
ルＣｉｊの保持データが“１”であり、サーチデータが
“０”の場合にも伝達線Ｚｉが接地される。
【００５６】従って、ある列において記憶されるデータ
と検査データとが、その一部でも一致しない場合には、
列一致信号Ｚｉは“０”となる。
【００５７】なお、抵抗Ｒｉの代わりにプリチャージ用
のトランジスタを用いることもできるし、非反転ビット
線ＢＬｉ及び反転ビット線ＢＬｉＢにはビット線負荷や
プリチャージ用トランジスタが接続される事もある。
【００５８】図３に戻って説明を続ける。特に断らない
限り、セレクタにおいて“０”と記載された入力端（以
降「０−入力端」と称す）に与えられる信号はセレクタ
の制御端に与えられる値が“０”の場合に出力され、
“１”と記載された入力端（以降「１−入力端」と称
す）に与えられる信号はセレクタの制御端に与えられる
値が“１”の場合に出力される。
【００５９】セレクタＳＥＬ１の０−入力端にはスキャ
ンパスへ入力するスキャン信号（以降「スキャン入力」
と称す）ＳＩＤＩが、１−入力端にはインバータＩＮＶ
１の出力が、それぞれ与えられる。セレクタＳＥＬ１の
制御端にはテスト信号ＣＡＭＴＥＳＴが与えられ、その
値が“０”である場合にはスキャン入力ＳＩＤＩを、
“１”である場合にはインバータＩＮＶ１の出力を、そ
れぞれ出力する。
【００６０】インバータＩＮＶ１はスキャンパスから出
力されるスキャン信号（以降「スキャン出力」と称す）
ＳＯＤＩを反転させてセレクタＳＥＬ１の１−入力端に
与える。従って、テスト信号ＣＡＭＴＥＳＴが“１”で
あれば、スキャンフリップフロップＳＦＦ−ＤＤＩ０，
ＳＦＦ−ＤＤ１，ＳＦＦ−ＤＤ２及びインバータＩＮＶ
１はこの順に循環的に直列に接続されていることにな
る。そしてスキャン入力ＳＩＤＩは、スキャンフリップ
フロップＳＦＦ−ＤＤＩ２のスキャン出力を反転させた
ものとなっている。
【００６１】従って、ＣＡＭ１００のテストを行う際に
はテスト信号ＣＡＭＴＥＳＴを“１”とすることによ
り、スキャンフリップフロップＳＦＦ−ＤＩ０，ＳＦＦ
−ＤＩ１，ＳＦＦ−ＤＩ２の保持するデータ（入力信号
ＤＩ０，ＤＩ１，ＤＩ２）は、図示されないが共通に与
えられるクロック信号と同期して以下のように変化する
（但し、保持データの初期値を（０，０，０）とす
る）。
【００６２】(0,0,0)→(1,0,0)→(1,1,0)→(1,1,1)→
(0,1,1)→(0,0,1)→(0,0,0)→…※ これにより上記の検査データを予め逐一作成し、これを
シフトさせて各スキャンフリップフロップに与えるとい
う作業は必要ない。一旦、各スキャンフリップフロップ
の保持データの初期値を設定することのみで、データ入
力ＤＩに対する上記のテストパターンを自己発生でき
る。
【００６３】テスト信号ＣＡＭＴＥＳＴを“０”にする
ことにより、通常のスキャンパスを構成することもでき
る。
【００６４】図７は図３で用いられるスキャンフリップ
フロップＳＦＦ−ＤＩｊの構成例を示す回路図である。
同図（ａ），（ｂ），（ｃ）に示された回路のいずれ
も、シフトモード信号ＳＭのみならず、クロック信号Ｔ
及びホールド信号をも入力する。ホールド信号は端子Ｈ
ＬＤに与えられる。
【００６５】クロック信号Ｔはスキャンフリップフロッ
プの動作に必須であるが、更にホールド信号を入力する
ことにより、ＣＡＭのテスト時に、クロック信号Ｔに関
わらずにデータを保持することができるという利点があ
る。この利点は、スキャンフリップフロップＳＦＦ−Ｄ
ＤＩ０，ＳＦＦ−ＤＤ１，ＳＦＦ−ＤＤ２の保持するデ
ータを入力信号ＤＩ０，ＤＩ１，ＤＩ２としてＣＡＭ１
００に与える際に、保持するデータの更新と錯綜しない
ようにする為に必要である。
【００６６】図７（ａ）に示されたスキャンフリップフ
ロップＳＦＦ−ＤＩｊは、セレクタ９１と、フリップフ
ロップ９２と、オア回路９３とで構成されている。セレ
クタ９１はＤ端子とスキャン入力端子ＳＩにそれぞれ接
続された０−入力端及び１−入力端とを有し、シフトモ
ード信号ＳＭで制御される。オア回路９３はホールド信
号とクロック信号Ｔとの論理和を生成する。フリップフ
ロップ９２は、オア回路９３の出力に同期してセレクタ
９１の出力を保持・伝達する。オア回路９３は複数のス
キャンフリップフロップで共有することも可能である。
ホールド信号を“１”にすることによりオア回路９３の
出力を“１”に固定し、フリップフロップ９２をデータ
保持状態にできる。
【００６７】図７（ｂ）に示されたスキャンフリップフ
ロップＳＦＦ−ＤＩｊは、セレクタ９０，９１と、フリ
ップフロップ９２とで構成されている。セレクタ９０の
０−入力端にはスキャン入力端子ＳＩが接続され、１−
入力端にはフリップフロップ９２の出力端が接続され、
ホールド信号によって動作が制御される。セレクタ９１
の０−入力端にはＤ端子が、１−入力端にはセレクタ９
０の出力端が、それぞれ与えられ、シフトモード信号Ｓ
Ｍによって動作が制御される。フリップフロップ９２は
クロック信号Ｔによって制御され、セレクタ９１の出力
を保持・伝達する。ホールド信号及びシフトモード信号
ＳＭを“１”に設定することにより、フリップフロップ
９２の保持するデータがクロック信号Ｔに同期してセレ
クタ９０に取り込まれる。その結果、データは保持され
る。
【００６８】ホールド信号を“０”にすればセレクタ９
１の１−入力端にはスキャン入力端子ＳＩが接続され、
図２に示された回路と等価になる。従って、データ保持
が必要な時にクロック信号Ｔを止める等の適切な制御が
行われれば、図２に示された回路を図３に示された回路
に適用することができる。
【００６９】図７（ｃ）に示されたスキャンフリップフ
ロップＳＦＦ−ＤＩｊは、図７（ｂ）に示された構成に
対し、セレクタ９０の０−入力端をＤ端子に、セレクタ
９１の０−入力端をセレクタ９０の出力端に、セレクタ
９１の１−入力端をスキャン入力端子ＳＩにそれぞれ接
続し直した構成となっている。発揮される機能は図７
（ｂ）に示された構成と同様である。
【００７０】Ｃ．ＣＡＭ１００への書き込み． 以下で説明する第１乃至第３の手法においては、ＣＡＭ
１００において記憶されるべき所定の内容を更新しつ
つ、上記テストパターンを用いて検査データとの一致／
不一致を判断し、ＣＡＭ１００の良否を判定する。
【００７１】連想メモリセルＣｉｊ（或いはＭｉｊ）の
記憶内容が“０”の時に故障が発見されるのか、“１”
の時に故障が発見されるのかは予見できない。これとは
別に、一致するときに故障が発見されるのか、不一致の
ときに故障が発見されるのかも予見できない。よって故
障診断に際しては、連想メモリセルＣｉｊの記憶内容が
“０”から“１”へと変化した場合、もしくはその逆に
“１”から“０”に変化した場合に対して、またはサー
チデータが変化した場合に対して、故障が生じているか
否かを調べる必要がある。従って、ＣＡＭ１００におい
て記憶されるべき所定の内容を更新してテストを行う必
要がある。
【００７２】なお、上記※で示されたテストパターンの
変化は、入力信号ＤＩｊの値をｊを更新しつつ反転させ
ることに対応する。例えば保持データの初期値を（０，
０，０）とすると、このときの入力信号ＤＩ０，ＤＩ
１，ＤＩ２の値の組（テストパターン）はそれぞれ
（０，０，０）である。そして入力信号ＤＩ０の値を反
転させることによりテストパターンは（１，０，０）と
なる。次に入力信号ＤＩ１の値を反転させることにより
テストパターンは（１，０，０）となり、更に入力信号
ＤＩ２の値を反転させることによりテストパターンは
（１，１，０）となる。再び入力信号ＤＩ０の値を反転
させることによりテストパターンは（１，１，１）とな
り、次に入力信号ＤＩ１の値を反転させることによりテ
ストパターンは（０，１，１）となる。このような考え
方は、第１乃至第３の手法において示されるアルゴリズ
ムの全てにおいて共通して採用されている。
【００７３】（ｃ−１）第１の手法． 実施の形態２．図８及び図９はこの発明の第１の手法を
示すフローチャートである。両図は接続子Ｊ１を介して
連続する。
【００７４】図１０乃至図３９は第１の手法が施された
場合の、スキャンフリップフロップＳＦＦ−ＤＩｊの記
憶内容（入力信号ＤＩｊ）と、ＣＡＭ１００の連想メモ
リセルＣｉｊ（ｉ＝０，１，２，３；ｊ＝０，１，２）
の記憶する内容を時系列に示す概念図であり、順次「Ｓ
ＴＡＴＥ−Ａ−ｐ」（ｐ＝０〜２９）の状態が示されて
いる。これらの図において、スキャンフリップフロップ
ＳＦＦ−ＤＩｊを表す四角の中に記載されている
“０”，“１”は入力信号ＤＩｊを、連想メモリセルＣ
ｉｊを表す四角の中で２段目に記載されている“０”，
“１”は、１段目に記載された連想メモリセルＣｉｊに
おいて記憶されている内容を、それぞれ示している。
【００７５】まず、ステップ８０１において、全てのｊ
について入力信号ＤＩｊに初期値として“０”を設定す
る。そしてステップ８０２において、全てのｉ，ｊにつ
いて、連想メモリセルＣｉｊの記憶内容を初期値として
“０”に設定する。これは“０”に設定された入力信号
ＤＩｊを第ｉ列の連想メモリセルＣｉｊに書き込むこと
によって実現することができる。図１０はここまでのス
テップが実行された状態を示す。
【００７６】次にステップ８０３に移り、ｊ＝０にす
る。つまりここでスキャンフリップフロップＳＦＦ−Ｄ
Ｉｊに対する処理のための初期化を行う。
【００７７】そしてステップ８０４において、入力信号
ＤＩｊを反転する。ステップ８０３が実行された直後で
はｊ＝０なので、ステップ８０４の処理は入力信号ＤＩ
０を反転することとなる。既述のように、これは図３を
用いて示されたインバータＩＮＶ１による帰還を行うこ
とに対応している。つまり値“１”がシフトインされた
ことと等価である。図１１はここまでのステップが実行
された状態を示す。
【００７８】但し、ステップ８０４，８０６，８１２，
８１４のように太枠で示されたステップでは、そのステ
ップが実行されることによって確定した列一致信号Ｚｉ
をテストすることも行われる。
【００７９】図１１に即してみれば、ステップ８０２に
おいて入力信号ＤＩ１，ＤＩ２が第０列乃至第３列の連
想メモリセルＣ０１〜Ｃ３１，Ｃ０２〜Ｃ３２にそれぞ
れ書き込まれており、しかもその後のステップの実行に
よっても入力信号ＤＩ１，ＤＩ２の値、連想メモリセル
Ｃ０１〜Ｃ３１，Ｃ０２〜Ｃ３２の記憶内容は変化しな
いので、連想メモリセルＣ０１〜Ｃ３１，Ｃ０２〜Ｃ３
２はサーチデータとして機能する入力信号ＤＩ１，ＤＩ
２（図４において示された様に、入力信号ＤＩｊは書き
込みの為のデータとしてビット線へ与えられるのみなら
ず、サーチ線へも与えられる）に対して「一致」との判
断を下す。つまりこれらのメモリセルにおいては伝達線
Ｚｉが接地することはなく、故障発見という意義はな
い。
【００８０】しかし第１行の連想メモリセルＣ００〜Ｃ
３０に関しては、ステップ８０４において入力信号ＤＩ
０の値が“０”から“１”へと変化したので、既にステ
ップ８０２において“０”が書き込まれた連想メモリセ
ルＣ００〜Ｃ３０は、サーチデータとして機能する入力
信号ＤＩ０に対して不一致であるとの判断を下すべきで
あり、そうでなければ連想メモリセルＣ００〜Ｃ３０に
故障があると診断される。
【００８１】しかも、各列毎に列一致信号Ｚｉが得ら
れ、連想メモリセルＣ０１〜Ｃ３１，Ｃ０２〜Ｃ３２に
おいては伝達線Ｚｉが接地されることがないので、連想
メモリセルＣ００〜Ｃ３０の各々についての故障を発見
することができる。図１０乃至図３９において示されて
いる列一致信号Ｚｉの値は、全てのメモリセルにおいて
故障がない場合に得られるべき値（期待値）である。
【００８２】次にステップ８０５へ移り、ｉ＝０に設定
される。これはステップ８０６において行われる処理の
初期化である。
【００８３】そしてステップ８０６では全てのｊについ
て第ｉ列の連想メモリセルＣｉｊへ入力信号ＤＩｊが書
き込まれる。ステップ８０５の直後では、第０列の連想
メモリセルＣ００〜Ｃ０２への書き込みが為される。図
１２は図１１の状態からステップ８０６の処理が為され
た場合の状態を示している。入力信号ＤＩ０，ＤＩ１，
ＤＩ２の値の組は（１，０，０）となっているので、連
想メモリセルＣ００，Ｃ０１，Ｃ０２へはそれぞれ
“１”，“０”，“０”が書き込まれる。
【００８４】そして入力信号ＤＩ０，ＤＩ１，ＤＩ２の
値はサーチデータとして機能し、列一致信号Ｚｉが調べ
られる。図１２に示された状態においては、ステップ８
０６における書き込みによって変化したのは連想メモリ
セルＣ００のみであり、この連想メモリセルＣ００に故
障が生じているか否かを診断することができる。
【００８５】連想メモリセルＣ００は図１１に示された
状態において既に一度故障診断が為されている。しかし
その際に診断されたのは連想メモリセルＣ００の記憶内
容が“０”へと更新され、サーチデータたる入力信号Ｄ
Ｉ０が“１”へ更新された場合に不一致と判断できるか
否かである。そして図１２に示された状態において診断
されるのは連想メモリセルＣ００の記憶内容が“１”へ
と更新され、サーチデータたる入力信号ＤＩ０が“１”
へと更新された場合に一致と判断できるか否かである。
【００８６】このように、連想メモリセルＣｉｊの記憶
内容及びサーチデータがそれぞれ複数の状態を取り得る
ことに鑑みれば、連想メモリセルＣｉｊの記憶内容を更
新する必要があることは本節の冒頭で述べた通りであ
り、その更新はステップ８０６によって自動的に行うこ
とができる。
【００８７】ステップ８０７はある入力信号ＤＩ０，Ｄ
Ｉ１，ＤＩ２の値の組が書き込まれていない列が未だ存
在するか否かを判断する。ここで値ｎは列の数であり、
ここでは４に等しい。ステップ８０８では列番号ｉを一
つ増やし、一つ右となりの列への書き込みの準備を行
う。そしてステップ８０６に戻る。
【００８８】図１３は図１２の状態から更にステップ８
０６が実行された状態を示している。つまり第１列の連
想メモリセルＣ１０，Ｃ１１，Ｃ１２にそれぞれ
“１”，“０”，“０”が書き込まれ、列一致信号Ｚｉ
が得られる。この状態では、連想メモリセルＣ１０が故
障しているか否かを診断することができる。
【００８９】図１４は図１３の状態から更にステップ８
０６が実行された状態を示している。つまり第２列の連
想メモリセルＣ２０，Ｃ２１，Ｃ２２にそれぞれ
“１”，“０”，“０”が書き込まれ、列一致信号Ｚｉ
が得られる。この状態では、連想メモリセルＣ２０が故
障しているか否かを診断することができる。
【００９０】図１５は図１４の状態から更にステップ８
０６が実行された状態を示している。つまり第３列の連
想メモリセルＣ３０，Ｃ３１，Ｃ３２にそれぞれ
“１”，“０”，“０”が書き込まれ、列一致信号Ｚｉ
が得られる。この状態では、連想メモリセルＣ３０が故
障しているか否かを診断することができる。
【００９１】以上の様にして、第０行の連想メモリセル
Ｃ００〜Ｃ３０に対し、以下の場合に故障が存在するか
否かを診断することができる。
【００９２】ケース１：各メモリセルの記憶内容が
“０”、サーチデータが“１”の場合 ケース２：各メモリセルの記憶内容が“１”、サーチ
データが“１”の場合 その後ステップ８０７において列番号ｉがｎ−１（ここ
では４−１＝３）であると判断され、ステップ８０９へ
進む。ステップ８０９では行番号ｊがｍ−１であるか否
かが判断される。ここで値ｍは行の数であり、ここでは
値３に等しい。ステップ８１０では行番号ｊを一つ増や
し、新たなテストパターンの生成の準備を行う。そして
ステップ８０４に戻る。
【００９３】図１６は図１５に示された状態からステッ
プ８０４を実行した状態を示している。行番号ｊの値が
０から１へ更新されたので、ステップ８０４によって入
力信号ＤＩ１を反転する処理が行われる。これは入力信
号ＤＩ３の値“０”を反転して入力信号ＤＩ０としてシ
フトインし、かつて入力信号ＤＩ０であった値“１”を
入力信号ＤＩ１が採ることと等価である。
【００９４】図１６に示された状態では、第０行の連想
メモリセルＣ００〜Ｃ３０は既に“１”を記憶してお
り、しかもステップ８０４の実行によっても入力信号Ｄ
Ｉ０は“１”のまま変化しない。従って、この状態は第
０行の連想メモリセルＣ００〜Ｃ３０の故障を発見する
という意義を持たない。
【００９５】また、第２行の連想メモリセルＣ０２〜Ｃ
３２及び入力信号ＤＩ２はいままで全く状態が変化して
おらず、やはりこの状態は第２行の連想メモリセルＣ０
２〜Ｃ３２の故障を発見するという意義を持たない。
【００９６】この状態では、図１１の状態において第０
行の連想メモリセルＣ００〜Ｃ３０がそうであったよう
に、第１行の連想メモリセルＣ０１〜Ｃ３１に関してケ
ース１の故障を発見できる。以下同様にしてステップ８
０６が繰り返されることにより、状態は順次図１７乃至
図２０に示されるように更新され（第０列乃至第３列へ
の書き込み及び列一致信号Ｚｉの読み出しが行われ）、
それぞれ第１行の連想メモリセルＣ０１〜Ｃ３１に関し
てケース２の故障を発見できる。
【００９７】同様にして、図２１の状態において第２行
の連想メモリセルＣ０２〜Ｃ３２に関してケース１の故
障を発見でき、図２２乃至図２５に示されるよう状態に
おいて、それぞれ第２行の連想メモリセルＣ０２〜Ｃ３
２に関してケース２の故障を発見できる。
【００９８】図２５で示された状態の後は、ステップ８
０７，８０９のいずれにおいても“Ｙｅｓ”と判断さ
れ、接続子Ｊ１へと進む。換言すれば、接続子Ｊ１に到
達した状態においては全ての連想メモリセルＣｉｊに対
してケース１，２の場合における故障発見の処理が終了
している。
【００９９】図９に示されたステップ８１１〜８１８
は、見かけ上、図８に示されたステップ８０３〜８１０
と同一の処理を行う。しかしその内実はケース１，２と
は逆のケースを生じさせる。これはステップ８０３〜８
１０の初期状態が図１０で示された状態であるのに対
し、ステップ８１１〜８１８の初期状態が図２５で示さ
れた状態であるためである。図１０において“０”であ
った値は図２５において“１”となっている。
【０１００】そして、ステップ８０３〜８１８において
入力信号ＤＩｊの採る値、連想メモリセルＣｉｊの記憶
内容為に対して為される処理が、論理の反転（或いはシ
フトイン；ステップ８０４，８１２）及び書き込み（列
一致信号Ｚｉの読み出しも含む；ステップ８０６，８１
４）である。従って、ステップ８１１〜８１８を実行す
ることによって得られる状態は、図１０乃至図２４で示
された“０”と“１”とを全て交換して得られる状態で
ある。そのような交換によって図１０乃至図２４に対応
して図２５乃至図３９で示される状態が得られる。
【０１０１】従って、ステップ８１１〜８１８によって
故障発見が行われるケースも、ケース１，２の“０”と
“１”とを交換したケースとなる。即ち次の２つのケー
スである。
【０１０２】ケース３：各メモリセルの記憶内容が
“１”、サーチデータが“０”の場合 ケース４：各メモリセルの記憶内容が“０”、サーチ
データが“０”の場合 図３９は、ｉ＝２，ｊ＝３であってステップ８１４が実
行された状態を示している。この後、ステップ８１５，
８１６によってｉ＝３となり、第３列の連想メモリセル
Ｃ３０，Ｃ３１，Ｃ３２への書き込みが行われ、図１０
に示された状態に戻る。その後ステップ８１５，８１７
を経て全ての処理が終了する。
【０１０３】このようにしてメモリセルの記憶内容とサ
ーチデータのそれぞれの変化に基づく全ての場合に対し
て、全てのメモリセルの故障発見を行うことができる。
しかもＣＡＭへの書き込みを行うことにより、必要なテ
ストパターン数を減少させることができる。第１の手法
において必要なのは※で示された６つのパターンであ
り、（１，０，１），（０，１，０）という、両端の値
が等しく、かつそれ以外の値が両端の値とは異なるとい
うパターンは必要ない。従って、シフトインという手法
によって入力信号ＤＩｊを更新しても、全ケース１〜４
の故障発見を行うことができる。
【０１０４】（ｃ−１−１）第１の手法を実行するため
の回路． 前駆的思想において図１及び図２で示された回路でも、
スキャン入力信号ＳＩＤＩが適切なテストパターンを採
り、シフトインすることによっても図８及び図９に示さ
れた第１の手法を行うこともできる。しかし、入力信号
ＤＩｊの内容をＣＡＭ１００に書き込む際にはその値を
保持する必要があり、スキャンフリップフロップとして
は図７に示されたホールド機能付きのものを用いること
が望ましい。さもないと、ホールド動作を行うためには
クロック信号Ｔを適切に制御する必要がある。
【０１０５】以下に示すのは、第１の手法を、適切なテ
ストパターンを自動的に生成することで実行する回路の
例である。
【０１０６】実施の形態３．図４０は第１の手法を実現
するＣＡＭテスト回路の構成を示す回路図である。ここ
ではテストされるべきＣＡＭ１００が、入力信号のビッ
ト数（行の数）ｍが３、列の数ｎが４の場合を例示して
いる。但し、ＣＡＭのテスト以外に用いられる部分、例
えば通常動作において与えられるべき入力信号ＤＤＩ
０，ＤＤＩ１，ＤＤＩ２やシフトモード信号ＳＭがどの
ように入力されるか等は省略されている。また、動作タ
イミングを司るクロック信号Ｔも省略されている。な
お、以下ではＣＡＭ１００のテストを行う場合を説明す
るので、シフトモード信号ＳＭは常に“１”であるとし
て説明されている。
【０１０７】ＣＡＭ１００にはアドレス信号Ａ０，Ａ
１、ライトイネーブル信号ＷＥ、入力信号ＤＩ０，ＤＩ
１，ＤＩ２が与えられる。
【０１０８】アドレス信号Ａ０，Ａ１はアドレスカウン
タＣＮＴＲによって発生される。このアドレスカウンタ
は少なくともＣＡＭテスト時においてはカウント動作を
行う。但し、カウント動作中であっても図示されないク
ロック信号Ｔの遷移に依らず、アドレスホールド信号Ｈ
ＯＬＤ−ＡはアドレスカウンタＣＮＴＲの値を保持させ
る。アドレスホールド信号ＨＯＬＤ−Ａとしては、アド
レスホールド原信号ＨＬＤＡまたは書き込み原信号ＷＥ
ＣＤが、セレクタＳＥＬ４によって採用される。
【０１０９】また、ここで例示されたアドレスカウンタ
ＣＮＴＲはスキャンアドレス入力ＳＩＡＡによってその
保持する値を更新する事ができる。スキャンアドレス入
力ＳＩＡＡとしてはスキャンアドレス入力原信号ＳＩＡ
または書き込み原信号ＷＥＣＤが、セレクタＳＥＬ７に
よって採用される。
【０１１０】最終番地検出回路ＬＡＤＥＴは、アドレス
信号Ａ０，Ａ１を入力し、これらがアルゴリズム上の最
終番地を示している場合には最終番地検出信号ＬＡを
“１”にする。例えば最終番地としてＡ０＝Ａ１＝１が
指定される。
【０１１１】ライトイネーブル信号ＷＥはライトパルス
ジェネレータＷＰＧによって生成される。ライトイネー
ブル信号ＷＥはスキャンフリップフロップＳＦＦＷから
出力される書き込み原信号ＷＥＣＤが“Ｌ”である場合
に、クロック信号Ｔに同期して遷移する。
【０１１２】スキャンフリップフロップＳＦＦＷにはセ
レクタＳＥＬ６を介してセレクタＳＥＬ２の出力または
統一スキャン入力ＳＩＣＡＭが与えられる。スキャンフ
リップフロップＳＦＦＷとしては例えば図２の回路を用
いる。そして、スキャン入力端子ＳＩにセレクタＳＥＬ
６の出力を与える。
【０１１３】スキャンフリップフロップＳＦＦ−ＤＩ
０，ＳＦＦ−ＤＩ１，ＳＦＦ−ＤＩ２はこの順に、スキ
ャン出力端ＳＯとスキャン入力端ＳＩとが直列に接続さ
れている。スキャンフリップフロップＳＦＦ−ＤＩ２の
スキャン出力端ＳＯはインバータＩＮＶ１の入力端に接
続され、スキャンフリップフロップＳＦＦ−ＤＩ０のス
キャン入力端ＳＩはセレクタＳＥＬ１，ＳＥＬ８を介し
てインバータＩＮＶ１の出力端に接続されている。
【０１１４】スキャンフリップフロップＳＦＦ−ＤＩｊ
のいずれの端子ＨＬＤにも入力ホールド信号ＨＯＬＤ−
ＤＩが与えられており、これが“１”となることによっ
てスキャンフリップフロップＳＦＦ−ＤＩｊはその記憶
内容がクロック信号Ｔの遷移に依らずに保持される。
【０１１５】入力ホールド信号ＨＯＬＤ−ＤＩとして
は、セレクタＳＥＬ３を介して入力ホールド原信号ＨＬ
ＤＤＩ、または最終番地検出信号ＬＡを反転した信号の
いずれかが採用される。最終番地検出信号ＬＡの反転は
インバータＩＮＶ２によって行われる。
【０１１６】セレクタＳＥＬ１〜ＳＥＬ４の制御はテス
ト信号ＣＡＭＴＥＳＴによって、セレクタＳＥＬ６〜Ｓ
ＥＬ８の制御はスキャンパス制御信号ＭＥＭＴによって
それぞれ行われる。
【０１１７】テスト信号ＣＡＭＴＥＳＴは、ＣＡＭ１０
０のテストを行う場合には“１”をとる。従って、その
場合にはセレクタＳＥＬ８の１−入力端にはインバータ
ＩＮＶ１の出力が、セレクタＳＥＬ６の１−入力端には
最終番地検出信号ＬＡが、入力ホールド信号ＨＯＬＤ−
ＤＩとしてインバータＩＮＶ２の出力が、アドレスホー
ルド信号ＨＯＬＤ−Ａとしては書き込み原信号ＷＥＣＤ
が、それぞれ与えられる。
【０１１８】また、スキャンパス制御信号ＭＥＭＴが
“１”の場合には、スキャンフリップフロップＳＦＦＷ
にはセレクタＳＥＬ２の出力が、スキャンアドレス入力
ＳＩＡＡとしてはスキャンアドレス入力原信号ＳＩＡ
が、スキャンフリップフロップＳＦＦ−ＤＩ０のスキャ
ン入力端ＳＩにはセレクタＳＥＬ１の出力が、それぞれ
与えられる。
【０１１９】説明の便宜上、スキャンパス制御信号ＭＥ
ＭＴが“１”であるとして説明を進めるが、スキャンパ
ス制御信号ＭＥＭＴが“０”の場合については後述す
る。
【０１２０】表１及び表２は図４０に示された回路動作
をクロック信号Ｔの周期毎に示す各信号の論理値表であ
る。“ｘ”は値を特定する必要がない（don't care）を
表している。表１及び表２には図４で示されたデータ出
力ＤＯｊ、列一致信号Ｚｉも併記されている。
【０１２１】
【表１】
【０１２２】
【表２】
【０１２３】図４１はクロック信号Ｔの遷移のタイミン
グと、外部から設定される信号群（テスト信号ＣＡＭＴ
ＥＳＴ、スキャン入力信号ＳＩＤＩ、スキャンアドレス
入力信号ＳＩＡ、スキャン書き込み信号ＳＩＷ、入力ホ
ールド原信号ＨＬＤＤＩ、アドレスホールド原信号ＨＬ
ＤＡ）の遷移のタイミングと、図４０の内部において伝
達される信号群（入力ホールド信号ＨＯＬＤ−ＤＩ、ア
ドレスホールド信号ＨＯＬＤ−Ａ、アドレス信号Ａ１，
Ａ０、入力信号ＤＩｊ、書き込み原信号ＷＥＣＤ、ライ
トイネーブル信号ＷＥ、列一致信号Ｚｉ、データ出力Ｄ
Ｏｊ）のタイミングとの関係を示すタイミングチャート
である。
【０１２４】第０周期においては各信号の値は与えられ
ていない。そして第１乃至第１１周期において、ステッ
プ８０１乃至ステップ８０３が実行される。この期間で
はテスト信号ＣＡＭＴＥＳＴは“０”に設定される。
【０１２５】第１乃至第３周期においてステップ８０１
が実行される。この期間ではスキャン入力信号ＳＩＤＩ
が“０”に設定される。セレクタＳＥＬ１，ＳＥＬ８は
スキャン入力信号ＳＩＤＩをスキャンフリップフロップ
ＳＦＦ−ＤＩ０のスキャン入力端ＳＩに与える。
【０１２６】スキャンフリップフロップＳＦＦ−ＤＩｊ
の保持する内容を更新するのであるから入力ホールド信
号ＨＯＬＤ−ＤＩを強制的に“０”にする必要がある。
そのために入力ホールド原信号ＨＬＤＤＩを“０”に設
定する。既述のように、図示しないが（図７参照）シフ
トモード信号ＳＭは“１”に設定されているので、クロ
ック信号Ｔが新たな周期を迎える毎にスキャン入力信号
ＳＩＤＩは順次スキャンフリップフロップＳＦＦ−ＤＩ
１，ＳＦＦ−ＤＩ２のスキャン入力端ＳＩに伝達され
る。第１周期においてまず入力信号ＤＩ０が“０”とな
り、第２周期において入力信号ＤＩ１も“０”となり、
第３周期において全ての入力信号ＤＩｊが“０”とな
る。
【０１２７】なお、この第１乃至第３周期においてはＣ
ＡＭ１００に対する（連想メモリセルＣｉｊに対する）
書き込みは行わないので、ライトイネーブル信号ＷＥを
“０”にするため（書き込み原信号ＷＥＣＤを“１”に
するため）、セレクタＳＥＬ２の０−入力端に与えられ
るスキャン書き込み信号ＳＩＷの値を“１”に設定して
いる。また、アドレスホールド信号ＨＯＬＤ−Ａとして
はセレクタＳＥＬ４によってアドレスホールド原信号Ｈ
ＬＤＡが採用されるが、書き込みが行われないので、ア
ドレス信号を必ずしも固定する必要がなく、アドレスホ
ールド原信号ＨＬＤＡの値は特に設定されない。但し、
以下に示す第５周期乃至第８周期において全ての連想メ
モリセルＣｉｊへの初期値設定がなされるので、必ずし
もスキャン書き込み信号ＳＩＷの値を特定する必要はな
い。
【０１２８】スキャンパス制御信号ＭＥＭＴが“０”の
場合には統一スキャン入力ＳＩＣＡＭがセレクタＳＥＬ
６、スキャンフリップフロップＳＦＦＷ、セレクタＳＥ
Ｌ７、アドレスカウンタＣＮＴＲ、セレクタＳＥＬ１を
経由して、上記の初期状態の設定のための値を伝達させ
ることができる。
【０１２９】第４周期乃至第８周期においてステップ８
０２が実行される。アドレス信号Ａ１，Ａ０に従って、
入力信号ＤＩｊを各列の連想メモリセルＣｉｊに書き込
むので、アドレス信号Ａ１，Ａ０を順次更新する必要が
ある。この更新のために、ここではスキャンアドレス入
力ＳＩＡＡを用いてアドレスカウンタＣＮＴＲの保持す
る値を更新している。セレクタＳＥＬ７はスキャンアド
レス入力原信号ＳＩＡをスキャンアドレス入力ＳＩＡＡ
として出力するので、スキャンアドレス入力原信号ＳＩ
Ａの値が更新される。第４周期乃至第８周期において
は、アドレスホールド原信号ＨＬＤＡが“０”に設定さ
れ、アドレスホールド信号ＨＯＬＤ−Ａが“０”となっ
ておりアドレスカウンタＣＮＴＲのホールド機能は禁止
されている。スキャンアドレス入力信号ＳＩＡによるア
ドレス信号Ａ１，Ａ０の更新を許可するためである。
【０１３０】また第４乃至第８期間において、入力ホー
ルド原信号ＨＬＤＤＩを“１”に設定することによって
入力ホールド信号ＨＯＬＤ−ＤＩを“１”にし、入力信
号ＤＩｊの値を固定する。従って、スキャン入力信号Ｓ
ＩＤＩの値は特定されない。
【０１３１】第４周期において、まずスキャンアドレス
入力原信号ＳＩＡの値として“０”が設定される。スキ
ャンアドレス入力ＳＩＡＡが与えられれば、これが順次
アドレス信号Ａ１，Ａ０として伝達・保持されるので、
アドレス信号Ａ１の値は“０”に確定するが、アドレス
信号Ａ０は未確定である。従って、まだＣＡＭ１００へ
の書き込みを行う必要がないので、第４周期ではスキャ
ン書き込み信号ＳＩＷの値を“１”に設定している。但
し上述のように第５周期乃至第８周期において全ての連
想メモリセルＣｉｊへの初期値設定がなされるので、必
ずしもスキャン書き込み信号ＳＩＷの値を特定する必要
はない。
【０１３２】第５周期において、再びスキャンアドレス
入力原信号ＳＩＡの値として“０”が設定される。これ
によってアドレス信号Ａ１，Ａ０が“０”，“０”に確
定し、デコーダＤＣＤＲによってデコードされて一つの
ワード線ＷＬｊが選択される。ここでは簡単のためにア
ドレス信号Ａ１，Ａ０の組が（０，０），（０，１），
（１，０），（１，１）であることに対応して、それぞ
れワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３が選択され
るとして説明を行うが、後述するように、デコーダＤＣ
ＤＲのデコードの仕方によって上記対応以外の対応関係
が設定されても良い。
【０１３３】第５周期乃至第８周期においては順次ワー
ド線ＷＬ０，ＷＬ２，ＷＬ３，ＷＬ１が選択され、スキ
ャン書き込み信号ＳＩＷの値を“０”に設定して書き込
み原信号ＷＥＣＤを“０”にし、ライトイネーブル信号
ＷＥが“１”となって書き込みが行われる。以上のよう
にして得られた状態は図１０で示された「ＳＴＡＴＥ−
Ａ−０」に対応している。
【０１３４】第９乃至第１１周期においてはステップ８
０４の為の準備が行われる。ステップ８０６において最
終番地の列のメモリセルに対する処理が為された後はス
テップ８０７を経由してステップ８０９へ進む。ステッ
プ８１０を介してステップ８０４の処理が為されるにし
ても、ステップ８１１を介してステップ８１２の処理が
為されるにしても、クロック信号Ｔのある周期において
入力信号ＤＩｊの更新を行わなければならない。
【０１３５】従って、詳しくは後述するが、図４０に示
された回路では、最終番地の列のメモリセルに対するス
テップ８０６の処理が行われた後に入力信号ＤＩｊの更
新が行われるように構成されている。換言すれば、最終
番地の列のメモリセルに対して書き込み処理がなされな
ければ入力信号ＤＩｊの更新が行われないため、最初に
ステップ８０４を実行する場合には、仮に最終番地の列
のメモリセルに対して書き込み処理を行う必要がある。
【０１３６】第９乃至第１０周期においては列番号を最
終番地に設定する処理が行われ、第１１周期においては
書き込みが行われる。第９乃至第１１期間においても、
入力ホールド原信号ＨＬＤＤＩを“１”に設定すること
によって入力信号ＤＩｊの値を固定するので、スキャン
入力信号ＳＩＤＩの値は特定されない。
【０１３７】第９乃至第１０周期においては上記目的の
ために最終番地がアドレス信号Ａ１，Ａ０に設定され
る。第９周期乃至第１０周期においても、アドレスホー
ルド信号ＨＯＬＤ−Ａが“０”となっており、スキャン
アドレス入力信号ＳＩＡによってアドレス信号Ａ１，Ａ
０の値の更新を許可している。第９乃至第１０周期にお
いては第８周期においてそれぞれ“０”，“１”となっ
たアドレス信号Ａ１，Ａ０の値をいずれも“１”へ変更
するために、スキャンアドレス入力信号ＳＩＡの値を
“１”に設定している。
【０１３８】この際、既にＣＡＭ１００の連想メモリセ
ルＣｉｊは初期化が終了しているので、これらに対して
新たな書き込みが行われないようにスキャン書き込み信
号ＳＩＷの値を“１”に設定して書き込み原信号ＷＥＣ
Ｄを“１”にし、ライトイネーブル信号ＷＥを“０”に
して書き込みを禁止している。しかし第９乃至第１０周
期においても第５乃至第８周期においてと同様に、入力
信号ＤＩｊは全て値“０”を採っているので、書き込み
を行っても連想メモリセルＣｉｊの記憶内容が変更され
ることもなく、必ずしも書き込みを禁止する必要はな
い。
【０１３９】第１１周期においてはアドレスホールド原
信号ＨＬＤＡが“１”に設定され、既にいずれも“１”
に設定されたアドレス信号Ａ１，Ａ０の値が保持され
る。従って、スキャンアドレス入力信号ＳＩＡの値は特
定されない。スキャン書き込み信号ＳＩＷの値が“０”
に設定され、スキャンフリップフロップＳＦＦＷには値
“０”が記憶される。
【０１４０】第１２周期乃至第４２周期においてはＣＡ
Ｍテストが実行される。この周期においてはテスト信号
ＣＡＭＴＥＳＴは“１”に設定される。よってテスト信
号ＣＡＭＴＥＳＴによって制御されるセレクタＳＥＬ１
〜ＳＥＬ４の０−入力端に与えられていたスキャン入力
信号ＳＩＤＩ、スキャン書き込み信号ＳＩＷ、入力ホー
ルド原信号ＨＬＤＤＩ、アドレスホールド原信号ＨＬＤ
Ａの値は特定される必要がない。更に、テスト信号ＣＡ
ＭＴＥＳＴが“１”となることにより、アドレスカウン
タＣＮＴＲはカウント機能を発揮するので、スキャンア
ドレス入力信号ＳＩＡの値も特定されない。
【０１４１】既に第１１周期においてセレクタＳＥＬ４
の１−入力端には“０”が与えられているので、第１２
周期の開始となるクロック信号Ｔの遷移においてアドレ
スホールド信号ＨＯＬＤ−Ａも“０”となり、アドレス
カウンタＣＮＴＲのカウント動作が許可される。よっ
て、アドレス信号Ａ１，Ａ０の値が（１，１）から
（０，０）へと更新される。しかし、第１２周期におい
ては連想メモリセルＣ００，Ｃ０１，Ｃ０２への書き込
みは禁止される。入力信号ＤＩｊの更新と錯綜しないた
めであり、最終番地検出信号ＬＡがセレクタＳＥＬ２，
ＳＥＬ６を経由して書き込み原信号ＷＥＣＤを“１”に
しており、ライトイネーブル信号ＷＥが“０”となって
いる。
【０１４２】インバータＩＮＶ１が第１１周期において
“０”であった入力信号ＤＩ２の値を反転して、値
“１”をセレクタＳＥＬ１，ＳＥＬ８を介してスキャン
フリップフロップＳＦＦ−ＤＩ０のスキャン入力端ＳＩ
に与える。また、第１１周期においてセレクタＳＥＬ３
の１−入力端には最終番地検出信号ＬＡが反転されて
“０”が与えられているので、テスト信号ＣＡＭＴＥＳ
Ｔが“１”になれば入力ホールド信号ＨＯＬＤ−ＤＩは
“０”となり、スキャンフリップフロップＳＦＦ−ＤＩ
ｊの記憶内容の変更は許可される。図４１に示されるよ
うに、テスト信号ＣＡＭＴＥＳＴの値はクロック信号Ｔ
の遷移の前に既に確定しているので、第１２周期の開始
となるクロック信号Ｔの遷移によって、即ちアドレス信
号Ａ１，Ａ０の値が（１，１）から（０，０）へ更新さ
れる（この更新はクロック信号Ｔによってアドレスカウ
ンタＣＮＴＲが動作した後に行われる）よりも以前にス
キャンフリップフロップＳＦＦ−ＤＩｊの記憶内容が更
新される。従ってテストパターンは（０，０，０）から
（１，０，０）へと更新され、図１１に示された状態を
実現することができる。
【０１４３】但し、第１２周期の開始となるクロック信
号Ｔの遷移によってアドレス信号Ａ１，Ａ０の値が
（１，１）から（０，０）に更新された後は、最終番地
検出信号ＬＡが“０”となり、入力ホールド信号ＨＯＬ
Ｄ−ＤＩは“１”となって、スキャンフリップフロップ
ＳＦＦ−ＤＩｊの記憶内容の変更は禁止される。
【０１４４】その後、第１３周期乃至第１５周期におい
ては、アドレス信号Ａ１，Ａ０の値が（１，１）以外で
あるので、最終番地検出信号ＬＡが“０”であり、アド
レスホールド信号ＨＯＬＤ−Ａが“０”となってアドレ
スカウンタＣＮＴＲのカウント動作が許可される一方、
スキャンフリップフロップＳＦＦ−ＤＩｊの記憶内容の
変更は禁止され続ける。よって、アドレスカウンタＣＮ
ＴＲによってアドレス信号Ａ１，Ａ０が順次更新され、
それぞれ図１２乃至図１４に示された状態を得ることが
できる。
【０１４５】第１６周期においてはアドレス信号Ａ１，
Ａ０の値が（１，１）となり、図１５に示されるように
第３列の連想メモリセルＣ３０，Ｃ３１，Ｃ３２へのテ
ストパターン（１，０，０）の書き込みが行われる一
方、最終番地検出信号ＬＡが“１”となってスキャンフ
リップフロップＳＦＦＷのスキャン入力端ＳＩに値
“１”を与える。
【０１４６】しかし、第１７周期の開始となるクロック
信号Ｔの遷移においてスキャンフリップフロップＳＦＦ
Ｗから出力される書き込み原信号ＷＥＣＤは、第１５周
期においてスキャンフリップフロップＳＦＦＷに記憶さ
れていた値“０”を採っているので、アドレスホールド
信号ＨＯＬＤ−Ａが“０”である。よって第１７周期の
開始となるクロック信号Ｔの遷移によってアドレスカウ
ンタＣＮＴＲはカウント動作を行い、アドレス信号Ａ
１，Ａ０の値が（０，０）となる。一方、第１６周期に
おいてスキャンフリップフロップＳＦＦＷに与えられた
値“１”がセレクタＳＥＬ４を介してアドレスホールド
信号ＨＯＬＤ−ＡとしてアドレスカウンタＣＮＴＲに与
えれられる。
【０１４７】アドレス信号Ａ１，Ａ０の値が（０，０）
へと更新されて最終番地検出信号ＬＡが“０”となるの
は、第１７周期の開始となるクロック信号Ｔの遷移に基
づいてアドレスカウンタＣＮＴＲがカウント動作を行っ
てからである。第１７周期の開始となるクロック信号Ｔ
の遷移よりも以前にセレクタ３の１−入力端には“０”
が与えられている。よって入力ホールド信号ＨＯＬＤ−
ＤＩは“０”とであってスキャンフリップフロップＳＦ
Ｆ−ＤＩｊの記憶内容の更新が許可されており、第１７
周期の開始となるクロック信号Ｔの遷移によってテスト
パターンは更新される（図１６）。
【０１４８】第１８周期の開始となるクロック信号Ｔの
遷移においてはアドレスホールド信号ＨＯＬＤ−Ａの値
が“１”を採っているので、アドレス信号Ａ１，Ａ０の
値は更新されない。そして第１８周期乃至第２１周期に
おいてそれぞれ第０列乃至第３列の連想メモリセルＣｉ
ｊへのテストパターンの書き込みが行われる（図１７乃
至図２０）。
【０１４９】以下、同様にして第２２周期、第２７周
期、第３２周期、第３７周期においてテストパターンの
更新が行われ（図２１、図２６、図３１、図３６）、第
２３周期乃至第２６周期、第２８周期乃至第３１周期、
第３３周期乃至第３６周期、第３８周期乃至第４１周期
においてそれぞれ第０列乃至第３列の連想メモリセルＣ
ｉｊへのテストパターンの書き込みが行われる（図２２
乃至図２５、図２７乃至図３０、図３２乃至図３５、図
３７乃至図３９及び図１０）。
【０１５０】第２６周期においてステップ８０９から接
続子Ｊ１へと処理が進み、第２７周期乃至第４１周期に
おいてステップ８１１〜８１７が実行される。第４１周
期以降もテストを続行しても、第１２周期と同じ状態が
繰り返されるに過ぎない。
【０１５１】図４２は第１の手法を実現するＣＡＭテス
ト回路の他の構成を示す回路図である。ここでは最終番
地検出信号ＬＡを、最終番地検出回路ＬＡＤＥＴを用い
て得るのではなく、最終番地に相当する列、ここでは第
３列のワード線ＷＬ３に与えられる値から得ている。こ
のようにしても図４０に示された回路と同様の動作を行
うことは明白である。
【０１５２】アドレスカウンタＣＮＴＲとしてはバイナ
リカウンタやフィードバックシフトレジスタ型カウンタ
を用いることができる。またグレイコードカウンタを用
いることもできる。
【０１５３】図４３はアドレスカウンタＣＮＴＲとして
バイナリカウンタを採用した場合の構成を例示する回路
図である。セレクタ８１，８３はテスト信号ＣＡＭＴＥ
ＳＴによって制御され、テスト信号ＣＡＭＴＥＳＴが
“０”の場合にはこれらを介してスキャンフリップフロ
ップ８２，８４をスキャンアドレス入力ＳＩＡＡがクロ
ック信号Ｔに同期して伝達される。スキャンフリップフ
ロップ８２，８４としては図７（ｂ）に示されたものを
用いることができる。シフトモード信号ＳＭが“０”の
場合には、通常のフリップフロップとしてスキャンフリ
ップフロップ８２，８４が動作し、例えば入力信号ＡＡ
０，ＡＡ１をそれぞれアドレス信号Ａ０，Ａ１として採
用することができる。
【０１５４】テスト信号ＣＡＭＴＥＳＴが“１”の場合
には増加回路８５へとスキャンフリップフロップ８２，
８４から経路が開かれ、クロック信号Ｔに同期してアド
レスが増加する。ここでアドレスＸｉ（ｉ＝２・Ａ１＋
Ａ０）として順次デコーダＤＣＤＲの出力Ｘ０，Ｘ１，
Ｘ２，Ｘ３が得られる。したがって、デコーダＤＣＤＲ
からの出力Ｘｉはそれぞれワード線ＷＬｉと接続すれば
よい。図４４はそのような場合のデコーダＤＣＤＲとワ
ード線ＷＬｉとの接続関係を示している。
【０１５５】図４２と同様にして、最終番地検出信号Ｌ
Ａはワード線ＷＬ３に与えられる信号から得ている。そ
してそれはアドレスカウンタＣＮＴＲとして図４３に示
されるようなバイナリカウンタを用いる場合には出力Ｘ
３から得られる。ここで、最終番地検出信号ＬＡをワー
ド線ＷＬ３に与えられている信号そのものではなく、ワ
ード線ドライバＷＬＤに関してデコーダＤＣＤＲ側にあ
る出力Ｘ３から採っているのは、ワード線ＷＬ３におい
て故障が生じていても、正常な最終番地検出信号ＬＡを
得ることができるようにするためである。
【０１５６】図４５はアドレスカウンタＣＮＴＲとして
２ビットのフィードバックシフトレジスタ型カウンタを
採用した場合の構成を例示する回路図である。セレクタ
８１と、スキャンフリップフロップ８２，８４と、増加
回路８６とから構成されている。
【０１５７】テスト信号ＣＡＭＴＥＳＴが“１”の場合
には増加回路８６へとスキャンフリップフロップ８２，
８４から経路が開かれ、クロック信号Ｔに同期してアド
レスが発生する。ここでアドレスＸｉ（ｉ＝２・Ａ１＋
Ａ０）として順次デコーダＤＣＤＲの出力Ｘ０，Ｘ２，
Ｘ３，Ｘ１が択一的に活性化する。第１の手法におい
て、どの列のメモリセルから順にアクセスしなければな
らないということはない。したがって、図４４のように
してデコーダＤＣＤＲとワード線ＷＬｉとを接続しても
良い。しかし、第０乃至第３列へとこの順にアクセスす
るのであれば、図４４のような接続はその要求を満足し
ない。このように隣接するワード線ＷＬｉが順次活性化
されることは、後述する期待値生成回路を構成する際に
望ましい。
【０１５８】図４６は上記要求を満足させるためのデコ
ーダＤＣＤＲとワード線ＷＬｉとの接続関係を示す。デ
コーダＤＣＤＲの出力は順次Ｘ０，Ｘ２，Ｘ３，Ｘ１と
択一的に活性化するのであるから、これらがそれぞれワ
ード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３をドライブする
ように接続すればよい。この場合、最終番地は“１”で
あり、これが第３列に対応する。
【０１５９】図８及び図９に示された第１の手法は、図
４０に示されたような、４列のメモリセルを有するＣＡ
Ｍにおいてのみ適用可能なのではなく、例えば１６列の
メモリセルを有するＣＡＭにおいても適用することがで
きる。その際にはデコーダＤＣＤＲには４ビットのアド
レス信号Ａ３，Ａ２，Ａ１，Ａ０が与えられる。
【０１６０】図４７は４ビットのアドレス信号Ａ３，Ａ
２，Ａ１，Ａ０を生成するフィードバックシフトレジス
タ型カウンタの構成を例示する回路図である。セレクタ
８１、スキャンフリップフロップ７１，７２，７３，７
４及び増加回路７５が図のように接続されている。スキ
ャンフリップフロップ７１，７２，７３，７４はいずれ
も図７（ｂ）に示された構成を採ることができる。セレ
クタ８１はテスト信号ＣＡＭＴＥＳＴによって制御さ
れ、テスト信号ＣＡＭＴＥＳＴが“１”となるとスキャ
ンフリップフロップ７１，７２，７３，７４及び増加回
路７５がループを形成する。
【０１６１】このように構成されたフィードバックシフ
トレジスタ型カウンタから得られたアドレス信号Ａ３，
Ａ２，Ａ１，Ａ０に基づき、デコーダＤＣＤＲからは出
力Ｘ０，Ｘ８，Ｘ１２，Ｘ１４，Ｘ１５，Ｘ７，Ｘ１
１，Ｘ５，Ｘ１０，Ｘ１３，Ｘ６，Ｘ３，Ｘ９，Ｘ４，
Ｘ２，Ｘ１（Ｘｋ：ｋ＝８・Ａ３＋４・Ａ２＋２・Ａ１
＋Ａ０）が順次に択一的に活性化する。
【０１６２】このような場合においても隣接するワード
線ＷＬｉが順次活性化するためには、図４８に示すよう
にデコーダＤＣＤＲとワード線ＷＬｉとの接続する。デ
コーダＤＣＤＲの出力は順次出力Ｘ０，Ｘ８，Ｘ１２，
Ｘ１４，Ｘ１５，Ｘ７，Ｘ１１，Ｘ５，Ｘ１０，Ｘ１
３，Ｘ６，Ｘ３，Ｘ９，Ｘ４，Ｘ２，Ｘ１と択一的に活
性化するのであるから、これらがそれぞれワード線ＷＬ
０，ＷＬ１，ＷＬ２，…ＷＬ１５をドライブするように
接続すればよい。この場合、最終番地は“１”であり、
これが第１５列に対応する。
【０１６３】（ｃ−１−２）期待値の生成． 実施の形態４．第１の手法によって得られた列一致信号
Ｚｉから故障を判断するためには、ＣＡＭが正常な場合
に得られるべき列一致信号Ｚｉの値、即ち期待値を得る
ことが必要である。実施の形態４ではかかる期待値を列
一致信号Ｚｉの生成と同期して得るための技術を説明す
る。実施の形態３と同様、列数ｎが４の場合を例に採っ
て説明する。
【０１６４】表３は各状態における期待値Ｅ０，Ｅ１，
Ｅ２，Ｅ３を時系列に纏めた論理値表である。これらの
内容は列一致信号Ｚ０，Ｚ１，Ｚ２，Ｚ３として図１０
乃至図３９に既に示されている。表中の矢印は、状態が
循環する事を示している。
【０１６５】
【表３】
【０１６６】図４９は期待値Ｅ０，Ｅ１，Ｅ２，Ｅ３を
生成する期待値生成回路６０の構成を図示している。こ
こでは図４０に示されたライトパルスジェネレータＷＰ
Ｇ及びこれに入力する書き込み原信号ＷＥＣＤも併せて
示している。また、期待値Ｅ０，Ｅ１，Ｅ２，Ｅ３と列
一致信号Ｚ０，Ｚ１，Ｚ２，Ｚ３とを比較するための比
較回路７０も示している。
【０１６７】期待値生成回路６０はインバータＩＮＶ５
と、オア回路ＯＲＪ０，ＯＲＪ１，ＯＲＪ２と、アンド
回路ＡＮＤ０，ＡＮＤ１，ＡＮＤ２，ＡＮＤ３とから構
成されている。オア回路ＯＲＪ０，ＯＲＪ１，ＯＲＪ２
のそれぞれの一方の入力端には、ワード線ＷＬ０，ＷＬ
１，ＷＬ２をドライブするデコーダＤＣＤＲの出力が与
えられる。例えば、アドレスカウンタＣＮＴＲとして図
４３に記載されたものを用いれば、オア回路ＯＲＪ０，
ＯＲＪ１，ＯＲＪ２のそれぞれの一方の入力端にはそれ
ぞれ出力Ｘ０，Ｘ１，Ｘ２が与えられる。
【０１６８】しかし、期待値生成回路６０の構成上、ワ
ード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３はこの順に択一
的に活性化することが望ましいので、アドレスカウンタ
ＣＮＴＲとして図４５に記載されたものを用いる場合に
は、オア回路ＯＲＪ０，ＯＲＪ１，ＯＲＪ２のそれぞれ
の一方の入力端にはそれぞれ出力Ｘ０，Ｘ２，Ｘ３が与
えられる。以下では簡単のため、アドレスカウンタＣＮ
ＴＲとしては図４３に記載されたものを用いるとして説
明するが、上記のようにアドレスカウンタＣＮＴＲとし
て図４５に記載されたものを用いても、ワード線ＷＬｉ
の接続を適切に行えばよい。
【０１６９】オア回路ＯＲＪ０，ＯＲＪ１，ＯＲＪ２の
それぞれの他方の入力端には、それぞれオア回路ＯＲＪ
１の出力Ｊ１、ＯＲＪ０の出力Ｊ２、出力Ｘ３（一般的
にはワード線ＷＬ３をドライブする出力；もしもアドレ
スカウンタＣＮＴＲとして図４５に記載されたものを用
いるのであれば、Ｘ１）が与えられる。
【０１７０】アンド回路ＡＮＤ０，ＡＮＤ１，ＡＮＤ
２，ＡＮＤ３のそれぞれの一方の入力端にはいずれにも
インバータＩＮＶ５の出力が与えられている。インバー
タＩＮＶ５の入力としては書き込み原信号ＷＥＣＤが与
えられている。また、アンド回路ＡＮＤ０，ＡＮＤ１，
ＡＮＤ２，ＡＮＤ３のそれぞれの一方の入力端にはそれ
ぞれオア回路ＯＲＪ０の出力Ｊ０、ＯＲＪ１の出力Ｊ
１、ＯＲＪ２のＪ２、出力Ｘ３がそれぞれ与えられる。
そして期待値Ｅ０，Ｅ１，Ｅ２，Ｅ３はそれぞれアンド
回路ＡＮＤ０，ＡＮＤ１，ＡＮＤ２，ＡＮＤ３から出力
される。
【０１７１】書き込みを行う周期では書き込み原信号Ｗ
ＥＣＤが“０”であり、期待値Ｅ０，Ｅ１，Ｅ２，Ｅ３
はそれぞれＪ１，Ｊ１，Ｊ２，Ｘ３となる。よって、ワ
ード線ＷＬｉが活性化している場合にはＥｐ（ｉ≧ｐ）
＝１、Ｅｑ（ｉ＜ｑ）＝０となる。
【０１７２】一方、書き込みを行わない周期では書き込
み原信号ＷＥＣＤが“１”であり、ワード線ＷＬｉのい
ずれが活性化しているかに依らず、期待値Ｅ０，Ｅ１，
Ｅ２，Ｅ３は全て“０”になる。
【０１７３】以上のようにして表３に示された期待値Ｅ
０，Ｅ１，Ｅ２，Ｅ３を自動的に発生させることができ
る。
【０１７４】比較回路７０はイクスクルーシブ・オア回
路ＸＯＲＨ０，ＸＯＲＨ１，ＸＯＲＨ２，ＸＯＲＨ３か
ら構成されている。イクスクルーシブ・オア回路ＸＯＲ
Ｈｉは列一致信号Ｚｉと期待値Ｅｉとを比較して、不一
致／一致に対応してそれぞれ“１”／“０”を採る判定
信号Ｈｉを出力する。
【０１７５】比較回路７０はイクスクルーシブ・オア回
路を用いることなく、図４及び図５で示されるようにＮ
ＭＯＳトランジスタＮ３，Ｎ４，Ｎ５，Ｎ６及び抵抗Ｒ
ｉからなる比較手段を用いて構成することもできる。
【０１７６】図５０は期待値Ｅ０，Ｅ１，Ｅ２，Ｅ３を
生成する他の期待値生成回路６１の構成を図示してい
る。期待値生成回路６１はリセット・セット・フリップ
フロップＲＳｉから構成されており、リセット・セット
・フリップフロップＲＳｉのセット端Ｓは出力Ｘｉが与
えられる（既述のようにアドレスカウンタＣＮＴＲとし
て図４５に記載されたものを用いるのであれば、図４６
に示されるように出力Ｘｉとワード線ＷＬｉとの接続関
係を変更する）。また、全てのリセット・セット・フリ
ップフロップＲＳｉのリセット端Ｒにはリセット信号Ｒ
ＳＴとして書き込み原信号ＷＥＣＤが与えられる。期待
値Ｅｉはリセット・セット・フリップフロップＲＳｉの
Ｑ出力として得られる。
【０１７７】書き込みを行う周期では書き込み原信号Ｗ
ＥＣＤが“０”であり、リセット・セット・フリップフ
ロップＲＳｉは全てリセットはされていない。よって、
リセット・セット・フリップフロップＲＳｉの出力たる
期待値Ｅｉはデコーダ出力Ｘｉと一致する。これは書き
込みを行わない周期に至って書き込み原信号ＷＥＣＤが
“１”となるまで保持される。そして書き込み原信号Ｗ
ＥＣＤが“１”となることによってリセット・セット・
フリップフロップＲＳｉは全てリセットされる。
【０１７８】したがって、例えばワード線ＷＬ０，ＷＬ
１，ＷＬ２，ＷＬ３がこの順に選択されれば、期待値Ｅ
０，Ｅ１，Ｅ２，Ｅ３の組は、（１，０，０，０）→
（１，１，０，０）→（１，１，１，０）→（１，１，
１，１）の順に変化し、表３に示された期待値Ｅｉが自
動的に生成される。
【０１７９】（ｃ−２）第２の手法． 実施の形態５．第１の手法は、第１乃至第４のケースに
ついて全てのメモリセルの故障を診断することができる
点で優れているが、ＣＡＭのテスト手法には他の変形も
可能である。
【０１８０】図５１及び図５２はこの発明の第２の手法
を示すフローチャートである。両図は接続子Ｊ２を介し
て連続する。
【０１８１】図５３乃至図７６は第２の手法が施された
場合の、スキャンフリップフロップＳＦＦ−ＤＩｊの記
憶内容（入力信号ＤＩｊ）と、ＣＡＭ１００の連想メモ
リセルＣｉｊ（ｉ＝０，１，２，３；ｊ＝０，１，２）
の記憶する内容を時系列に示す概念図であり、順次「Ｓ
ＴＡＴＥ−Ｂ−ｐ」（ｐ＝０〜２３）の状態が示されて
いる。これらの図における数字の表し方は図１０乃至図
３９に示されたものと同様である。
【０１８２】ステップ９０１，９０２，９０３において
はそれぞれ第１の手法のステップ８０１，８０２，８０
３と同じ処理がなされる。つまり全ての入力信号ＤＩｊ
に初期値として“０”を設定し、全てのｉ，ｊについ
て、連想メモリセルＣｉｊの記憶内容を初期値として
“０”に設定する。図５３はここまでのステップ９０
１，９０２が実行された状態を示す。そしてステップ９
０３においてｊ＝０にし、スキャンフリップフロップＳ
ＦＦ−ＤＩｊに対する処理のための初期化を行う。
【０１８３】ステップ９０４において、入力信号ＤＩｊ
を反転する。既述のように、これは図３を用いて示され
たインバータＩＮＶ１による帰還を行うことに対応して
いる。よって、図５３の状態に対してステップ９０４を
実行することは値“１”をシフトインすることと等価で
ある。
【０１８４】第１の手法とは異なり、第２の手法におい
てはステップ９０４において、第０列の連想メモリセル
Ｃ０ｊへ入力信号ＤＩｊの書き込みもが行われる。図８
及び図９においてと同様に、図５１及び図５２において
も、太枠で示されたステップ９０４，９０６，９１２，
９１４では、そのステップが実行されることによって確
定した列一致信号Ｚｉをテストすることも行われる。図
５４はステップ９０４が実行された状態を示す。
【０１８５】その後ステップ９０５によってｉ＝１とし
（列番号ｉの値を１増加させ）、ステップ９０６へと進
む。ステップ９０６〜９０８の処理は第１の手法のステ
ップ８０６〜８０８と同じであり、ある固定されたテス
トパターンＤＩｊを第１列から第３列に対応するメモリ
セルへ順次書き込んでゆき、列一致信号Ｚｉを得る。従
って、図５５乃至図５７はそれぞれ図１３乃至図１５と
同一の状態を呈している。
【０１８６】その後、ステップ９０７において、ある固
定されたテストパターンＤＩｊが最後の列に対応するメ
モリセルへ書き込まれたと判断されれば、ステップ９０
９に進む。
【０１８７】ステップ９０９において、最終行に対応す
るＤＩ（ｍ−１）（ここではＤＩ２）が更新の対象とな
ったか否かが判断され、「否」と判断されればステップ
９１０において列番号ｉの値を１増加させ、ステップ９
０４へと戻る。
【０１８８】ステップ９０４の実行によって図５８、図
６２に示された状態が得られる。また、ステップ９０６
の実行によって図５９乃至図６１、図６３乃至図６５に
示された状態が得られる。図５９乃至図６１、図６３乃
至図６５はそれぞれ図１８乃至図２０、図２３乃至図２
５と同一の状態を呈している。
【０１８９】ステップ９０４が実行された場合、第０列
において入力信号ＤＩｊの更新と連想メモリセルＣ０ｊ
への書き込みとが同じクロックサイクルで行われ、この
ときの列一致信号Ｚ０は必ず“１”となる。よって第０
列においてケース２，４における診断はなされても、ケ
ース１，３における診断がなされることはない。他の第
１乃至第３列においてはケース１，２における診断がな
される。
【０１９０】ステップ９１１〜９１８においては、ある
固定されたテストパターンＤＩｊを第３列から第０列に
対応するメモリセルへ順次書き込んでゆく。まずステッ
プ９１１においてｊ＝０にし、スキャンフリップフロッ
プＳＦＦ−ＤＩｊに対する処理のための初期化を行う。
但し、このときテストパターン（ＤＩｊの組）は（１，
１，１）である。
【０１９１】その後、ステップ９１２において、テスト
パターンの更新を行うと共に、最終列（ｉ＝ｎ−１；こ
こでは３）に対応するメモリセルへその更新されたテス
トパターンを書き込む。ステップ９１２の実行によって
図６６、図７０、図７４に示された状態が得られる。
【０１９２】その後、ステップ９１３によってｉ＝ｎ−
２とし（列番号ｉの値を１減少させ）、ステップ９１４
へと進む。ステップ９１４の処理はステップ９０６と同
じであり、ある固定されたテストパターンＤＩｊを選択
された列に対応するメモリセルへ順次書き込んでゆき、
列一致信号Ｚｉを得る。但し、ステップ９１５，９１６
によって、選択される列の順序はステップ９０６〜９０
８のそれとは逆になる。ステップ９１４の実行によって
図６７乃至図６９、図７１乃至図７３、図７５及び図７
６並びに図５３に示された状態が得られる。
【０１９３】ステップ９１１〜９１８においては、第３
列において入力信号ＤＩｊの更新と連想メモリセルＣ０
ｊへの書き込みとが、同じクロックサイクルで行われる
ので、このときの列一致信号Ｚ３は必ず“１”となる。
従って、第３列においてケース２，４は診断されても、
ケース１，３における診断がなされることはない。しか
し他の第０乃至第２列においてはケース３，４における
診断がなされる。また、ステップ９０３〜９１０におい
ては第３列においてケース１，２における診断がなされ
ている。
【０１９４】このように第２の手法においては、テスト
パターンの更新とともにメモリセルへの書き込みを行う
ことで、第１の手法に比べて少ないクロックサイクルで
診断を行うことができるが、第０列に対してケース１に
おける診断はされず、第３列に対してケース４における
診断はされない。
【０１９５】そのようなケースについても診断を行う場
合には、ステップ９０１，９０２において与えられる初
期値を“１”にし、或いはテストパターンの更新ととも
に書き込まれるメモリセルがどの列に対応するかという
ことを変更して、図５１及び図５２に示された処理を再
度繰り返す必要がある。
【０１９６】（ｃ−２−１）第２の手法を実行するため
の回路． 前駆的思想において図１及び図２で示された回路でも、
スキャン入力信号ＳＩＤＩが適切なテストパターンを採
り、シフトインすることによっても図５１及び図５２に
示された第２の手法を行うこともできる。しかし、入力
信号ＤＩｊの内容をＣＡＭ１００に書き込む際にはその
値を保持する必要があり、スキャンフリップフロップと
しては図７に示されたホールド機能付きのものを用いる
ことが望ましい。さもないと、ホールド動作を行うため
にはクロック信号Ｔを適切に制御する必要がある。
【０１９７】以下に示すのは、第２の手法を、適切なテ
ストパターンを自動的に生成することで実行する回路の
例である。
【０１９８】実施の形態６．図７７は第２の手法を実現
するＣＡＭテスト回路の構成を示す回路図である。ここ
ではテストされるべきＣＡＭ１００が、入力信号のビッ
ト数（行の数）ｍが３、列の数ｎが４の場合を例示して
いる。図４０で示された回路と同様に、ＣＡＭ１００の
テストに直接関係のない部分は省略されている。
【０１９９】アドレス信号Ａ０，Ａ１はアドレスカウン
タＵＤＣＮＴＲによって発生される。このアドレスカウ
ンタは少なくともＣＡＭテスト時においてはアップダウ
ンカウント動作を行う。アドレスカウンタＵＤＣＮＴＲ
にはダウン信号ＤＭＯＤＥが与えられ、これが“０”，
“１”の値を採ることに対応して、それぞれアップカウ
ント、ダウンカウントを行う。但し、カウント動作中で
あっても図示されないクロック信号Ｔの遷移に依らず、
アドレスホールド信号ＨＯＬＤ−Ａはアドレスカウンタ
ＣＮＴＲの値を保持させる。アドレスホールド信号ＨＯ
ＬＤ−Ａとしては、アドレスホールド原信号ＨＬＤＡま
たはアンド回路ＡＮＤ−ＨＡの出力が、セレクタＳＥＬ
４によって採用される。
【０２００】また、ここで例示されたアドレスカウンタ
ＵＤＣＮＴＲはスキャンアドレス入力ＳＩＡＡによって
その保持する値を更新する事ができる。スキャンアドレ
ス入力ＳＩＡＡとしてはスキャンアドレス入力原信号Ｓ
ＩＡまたは書き込み原信号ＷＥＣＤが、セレクタＳＥＬ
７によって採用される。
【０２０１】最終番地検出回路ＬＡＤＥＴ、初期番地検
出回路ＦＡＤＥＴは、アドレス信号Ａ０，Ａ１を入力す
る。アルゴリズム上の最終番地が検出された場合には最
終番地検出信号ＬＡを“１”にし、アルゴリズム上の初
期番地が検出された場合には初期番地検出信号ＦＡを
“１”にする。例えば最終番地としてＡ０＝Ａ１＝１
が、初期番地としてＡ０＝Ａ１＝０がそれぞれ指定され
る。
【０２０２】ライトイネーブル信号ＷＥはライトパルス
ジェネレータＷＰＧによって生成される。ライトイネー
ブル信号ＷＥはスキャンフリップフロップＳＦＦＷから
出力される書き込み原信号ＷＥＣＤが“Ｌ”である場合
に、クロック信号Ｔに同期して遷移する。
【０２０３】スキャンフリップフロップＳＦＦＷにはセ
レクタＳＥＬ６を介してスキャン書き込み信号ＳＩＷ、
または統一スキャン入力ＳＩＣＡＭが与えられる。
【０２０４】図４０に示された回路と同様に、スキャン
フリップフロップＳＦＦ−ＤＩ０，ＳＦＦ−ＤＩ１，Ｓ
ＦＦ−ＤＩ２はこの順に、スキャン出力端ＳＯとスキャ
ン入力端ＳＩとが直列に接続されている。スキャンフリ
ップフロップＳＦＦ−ＤＩ２のスキャン出力端ＳＯはイ
ンバータＩＮＶ１の入力端に接続され、スキャンフリッ
プフロップＳＦＦ−ＤＩ０のスキャン入力端ＳＩはセレ
クタＳＥＬ１，ＳＥＬ８を介してインバータＩＮＶ１の
出力端に接続されている。
【０２０５】スキャンフリップフロップＳＦＦ−ＤＩｊ
のいずれの端子ＨＬＤにも入力ホールド信号ＨＯＬＤ−
ＤＩが与えられており、これが“１”となることによっ
てスキャンフリップフロップＳＦＦ−ＤＩｊはその記憶
内容がクロック信号Ｔの遷移に依らずに保持される。
【０２０６】入力ホールド信号ＨＯＬＤ−ＤＩとして
は、セレクタＳＥＬ３を介して入力ホールド原信号ＨＬ
ＤＤＩ、または特定番地検出信号ＤＥＴを反転した信号
のいずれかが採用される。特定番地検出信号ＤＥＴの反
転はインバータＩＮＶ３によって行われる。
【０２０７】特定番地検出信号ＤＥＴはセレクタ５から
出力される。セレクタ５の０−入力端には最終番地検出
信号ＬＡが、１−入力端には初期番地検出信号ＦＡが、
それぞれ与えられている。
【０２０８】セレクタＳＥＬ１，ＳＥＬ３，ＳＥＬ４は
テスト信号ＣＡＭＴＥＳＴによって、セレクタ５はダウ
ン信号ＤＭＯＤＥによって、セレクタＳＥＬ６〜ＳＥＬ
８はスキャンパス制御信号ＭＥＭＴによって、それぞれ
制御される。
【０２０９】ダウン信号ＤＭＯＤＥはイクスクルーシブ
・オア回路ＸＯＲ１，ＸＯＲ２、アンド回路ＡＮＤ−Ｕ
Ｐによって、テスト信号ＣＡＭＴＥＳＴ、入力信号ＤＩ
０、セレクタＳＥＬ１の出力、リバース信号ＲＥＶに基
づいて生成される。
【０２１０】イクスクルーシブ・オア回路ＸＯＲ１には
入力信号ＤＩ０、セレクタＳＥＬ１の出力とが与えら
れ、これらの排他的論理和がアンド回路ＡＮＤ−ＨＡの
一方の入力端に与えられる。
【０２１１】アンド回路ＡＮＤ−ＨＡの他方の入力端に
は特定番地検出信号ＤＥＴが与えられ、イクスクルーシ
ブ・オア回路ＸＯＲ１の出力と、特定番地検出信号ＤＥ
Ｔの論理積が、セレクタＳＥＬ４の１−入力端に与えら
れる。
【０２１２】アンド回路ＡＮＤ−ＵＰにはテスト信号Ｃ
ＡＭＴＥＳＴと入力信号ＤＩ０とが与えられ、これらの
論理積がイクスクルーシブ・オア回路ＸＯＲ２の一方の
入力端に与えられる。
【０２１３】イクスクルーシブ・オア回路ＸＯＲ２の他
方の入力端にはリバース信号ＲＥＶが与えられる。そし
てイクスクルーシブ・オア回路ＸＯＲ２の出力がダウン
信号ＤＭＯＤＥとしてセレクタＳＥＬ５及びアドレスカ
ウンタＵＤＣＮＴＲに与えられる。
【０２１４】リバース信号ＲＥＶは、第２の手法におい
て、列番号を増加させる手順と、列番号を減少させる手
順とのいずれを先に行うかを決定するものであり、以下
の説明では“１”を採るものとする。“０”を採る場合
には列番号を減少させる手順が列番号を増加させる手順
に先行する。
【０２１５】表４は図７７に示された回路動作をクロッ
ク信号Ｔの周期毎に示す各信号の論理値表である。表４
には図４で示されたデータ出力ＤＯｊ、列一致信号Ｚｉ
も併記されている。
【０２１６】
【表４】
【０２１７】図７７に示された回路においても、図４１
に示されたタイミングチャートに基づいて動作する。
【０２１８】ステップ９０１，９０２における動作はス
テップ８０１，８０２と同様である。そしてテスト信号
ＣＡＭＴＥＳＴが“０”を採る場合には、スキャンパス
制御信号ＭＥＭＴが“１”であればアドレスカウンタＵ
ＤＣＮＴＲはスキャンアドレス入力ＳＩＡＡによって決
定されるアドレス信号Ａ１，Ａ０を出力し、書き込み原
信号ＷＥＣＤとしてはセレクタＳＥＬ６、スキャンフリ
ップフロップＳＦＦＷを介してスキャン書き込み信号Ｓ
ＩＷが採用され、スキャンフリップフロップＳＦＦ−Ｄ
Ｉ０へのシフト入力にはセレクタＳＥＬ１を介してスキ
ャン入力信号ＳＩＤＩが採用される。従って、第０周期
乃至第８周期までの信号の論理値は、表１のそれと同一
である。ステップ９０１，９０２が実行された後の状態
が図５３に示されている。
【０２１９】勿論、図７７に示された回路においても、
図４０に示された回路と同様にして、スキャンパス制御
信号ＭＥＭＴが“０”である場合に一つのスキャンパス
が形成され、統一スキャン入力ＳＩＣＡＭによって必要
な論理値を伝達させることができる。
【０２２０】次にステップ９０３の準備が第９及び第１
０周期において行われる。まだテスト信号ＣＡＭＴＥＳ
Ｔは“０”であり、スキャン書き込み信号ＳＩＷとして
“１”が設定され、ライトイネーブル信号ＷＥが“０”
であってＣＡＭ１００への書き込みが禁止されている。
入力ホールド原信号ＨＬＤＤＩがセレクタＳＥＬ３によ
って入力ホールド信号ＨＯＬＤ−ＤＩとして各スキャン
フリップフロップＳＦＦ−ＤＩｊに与えられており、そ
の値は“１”に設定されてテストパターンの更新は許可
されていない。このような状態で、スキャン信号ＳＩＡ
として順次“１”（第９周期），“０”（第１０周期）
を与え、第１列目のワード線ＷＬ１を選択する。
【０２２１】このように、初期番地とすべき値（ステッ
プ９０３にいう、ｊ＝０）よりも１だけ大きな番地を予
め指定するのは以下の理由による。
【０２２２】ステップ９０３〜９１０では列番号ｉを順
次増加させるフローであり、ステップ９１１〜９１８で
は列番号ｉを順次減少させるフローである。従って、こ
れらのフローを回路の動作によって実現する場合、列番
号ｉを増加させるフローと、減少させるフローとを交互
に実行するように当該回路が構成される。換言すれば、
列番号ｉを増加させるフローの直前においては（初期状
態を設定する時点では）列番号ｉを減少させる回路動作
が行われる。このような事情に鑑みて第９及び第１０周
期においてはアドレス信号Ａ１，Ａ０をそれぞれ
“０”，“１”に設定している。
【０２２３】第１１周期乃至第３５周期においてＣＡＭ
１００のテストが行われる。テスト信号ＣＡＭＴＥＳＴ
は、ＣＡＭ１００のテストを行う場合には“１”をと
る。第２の手法においては全てのクロックサイクルにお
いてＣＡＭ１００への書き込みが行われるので、スキャ
ン書き込み信号ＳＩＷは常に“０”を採っている。
【０２２４】今リバース信号ＲＥＶの値を“１”として
いるので、イクスクルーシブ・オア回路ＸＯＲ２の出力
であるダウン信号ＤＭＯＤＥは、アンド回路ＡＮＤ−Ｕ
Ｐの出力とは逆の論理値を採る。アンド回路ＡＮＤ−Ｕ
Ｐの出力は、テスト信号ＣＡＭＴＥＳＴが“１”の場合
においては入力信号ＤＩ０の値を伝達する。よって、第
１１周期乃至第３５周期の全てにおいて、ダウン信号Ｄ
ＭＯＤＥは入力信号ＤＩ０とは逆の論理値を採る。つま
り、入力信号ＤＩ０が“１”であればアドレスカウンタ
ＵＤＣＮＴＲはアップカウンタとして機能して列番号ｉ
を増加させ、入力信号ＤＩ０が“０”であればアドレス
カウンタＵＤＣＮＴＲはダウンカウンタとして機能して
列番号ｉを減少させる。
【０２２５】そして、セレクタＳＥＬ５の選択により、
列番号ｉが増加している際には初期番地検出信号ＦＡが
検出されたか、列番号ｉが減少している際には最終番地
検出信号ＬＡが検出されたかが、特定番地検出信号ＤＥ
Ｔによって判断される。よって特定番地検出信号ＤＥＴ
が“１”になったということは、ある特定のテストパタ
ーンが全ての列に対応するメモリセルに書き込まれたこ
とを意味している。
【０２２６】ある特定のテストパターンが全てのメモリ
セルに書き込まれたのであれば、テストパターンの更新
を行う（第１１周期、第１５期、第１９周期、第２３周
期、第２７周期、第３１周期、第３５周期）。スキャン
フリップフロップＳＦＦ−ＤＩｊの更新の許可／禁止を
決定すべく、特定番地検出信号ＤＥＴをインバータＩＮ
Ｖ３によって論理を反転した入力ホールド信号ＨＯＬＤ
−ＤＩがスキャンフリップフロップＳＦＦ−ＤＩｊに与
えられる。
【０２２７】イクスクルーシブ・オア回路ＸＯＲ１の出
力は、入力信号ＤＩ０のある時点での値と、次に更新さ
れるべき値とが一致していない場合において“１”とな
る。換言すれば、ある時点におけるテストパターンの値
が（１，ｘ，１）または（０，ｘ，０）である場合に
“１”となる。アンド回路ＡＮＤ−ＨＡの出力は特定番
地検出信号ＤＥＴとイクスクルーシブ・オア回路ＸＯＲ
１の出力との論理積を採り、これがアドレスホールド信
号ＨＯＬＤ−ＡとしてセレクタＳＥＬ４において選択さ
れるので、以下の２つの場合においてのみ、アドレスカ
ウンタＵＤＣＮＴＲのアドレス信号Ａ１，Ａ０の更新が
禁止される。
【０２２８】・“１”がスキャンフリップフロップＳＦ
Ｆ−ＤＩｊにシフトインされる場合において、テストパ
ターンが（１，１，１）となり、且つ最終番地ＬＡが検
出された場合（第２３周期）。
【０２２９】・“０”がスキャンフリップフロップＳＦ
Ｆ−ＤＩｊにシフトインされる場合において、テストパ
ターンが（０，０，０）となり、且つ初期番地ＦＡが検
出された場合（第３５周期）。
【０２３０】このようなアドレス信号Ａ１，Ａ０の更新
の禁止によって、ステップ９０７においてｉ＝ｎ−１と
判断された後、引き続いてステップ９１２において第
（ｎ−１）列に対する書き込みを行うことができる。
【０２３１】第１２周期乃至第１５周期はステップ９０
４及び図５４乃至図５７に、第１６周期乃至第２３周期
はステップ９０６及び図５８乃至図６５に、第２４周期
乃至第２７周期はステップ９１２及び図６６乃至図６９
に、第２８周期乃至第３５周期はステップ９１４並びに
図７０乃至図７６及び図５３に、それぞれ対応してい
る。第１１周期は第３５周期と同一である。
【０２３２】図７８は第２の手法を実現するＣＡＭテス
ト回路の他の構成を示す回路図である。ここでは最終番
地検出信号ＬＡを、最終番地検出回路ＬＡＤＥＴを用い
て得るのではなく、最終番地に相当する列、ここでは第
３列のワード線ＷＬ３に与えられる値から得ている。ま
た初期番地検出信号ＦＡを、初期番地検出回路ＦＡＤＥ
Ｔを用いて得るのではなく、初期番地に相当する列、こ
こでは第０列のワード線ＷＬ３に与えられる値から得て
いる。またこのようにしても図７７に示された回路と同
様の動作を行うことは明白である。
【０２３３】第１の手法の場合と類似して、アドレスカ
ウンタＵＤＣＮＴＲとしてはバイナリアップダウンカウ
ンタやフィードバックシフトレジスタ型アップダウンカ
ウンタを用いることができる。またグレイコードカウン
タを用いることもできる。
【０２３４】図７９はアドレスカウンタＵＤＣＮＴＲと
してバイナリアップダウンカウンタを採用した場合の構
成を例示する回路図である。図７９に示された構成は、
図４３で示されたバイナリカウンタの増加回路８５を増
減回路４１に置換した構成を有しており、増減回路４１
は増加回路８５にイクスクルーシブ・オア回路を追加し
た構成を有している。このイクスクルーシブ・オア回路
の一方の入力端にはダウン信号ＤＭＯＤＥが与えられ
る。
【０２３５】テスト信号ＣＡＭＴＥＳＴが“１”の場合
には増加回路８５へとスキャンフリップフロップ８２，
８４から経路が開かれる。ダウン信号ＤＭＯＤＥが
“０”の場合には増減回路４１は増加回路８５と同様に
動作し、クロック信号Ｔに同期してアドレスが増加す
る。ここでアドレスＸｉ（ｉ＝２・Ａ１＋Ａ０）として
は、順次デコーダＤＣＤＲの出力Ｘ０，Ｘ１，Ｘ２，Ｘ
３が得られる。
【０２３６】ダウン信号ＤＭＯＤＥが“１”の場合には
増減回路４１のイクスクルーシブ・オア回路はインバー
タとして機能するので、クロック信号Ｔに同期してアド
レスが減少し、順次デコーダＤＣＤＲの出力Ｘ３，Ｘ
２，Ｘ１，Ｘ０が得られる。
【０２３７】従って、デコーダＤＣＤＲからの出力Ｘｉ
はそれぞれワード線ＷＬｉと接続すればよい。図８０は
そのような場合のデコーダＤＣＤＲとワード線ＷＬｉと
の接続関係を示している。
【０２３８】図７８と同様にして、最終番地検出信号Ｌ
Ａはワード線ＷＬ３に与えられる信号から得ている。ま
た、初期番地検出信号ＦＡはワード線ＷＬ０に与えられ
る信号から得ている。図４４において示されたのと同様
に、最終番地検出信号ＬＡをワード線ＷＬ３に与えられ
ている信号そのものではなく、ワード線ドライバＷＬＤ
に関してデコーダＤＣＤＲ側にある出力Ｘ３から採って
いる。また、これと類似して初期番地検出信号ＦＡをワ
ード線ＷＬ０に与えられている信号そのものではなく、
ワード線ドライバＷＬＤに関してデコーダＤＣＤＲ側に
ある出力Ｘ０から採っている。このような信号の採取の
理由は、各ワード線ＷＬ０，ＷＬ３において故障が生じ
ていても、正常な最終番地検出信号ＬＡ、初期番地検出
信号ＦＡを得ることができるようにするためである。
【０２３９】図８１はアドレスカウンタＵＤＣＮＴＲと
して２ビットのフィードバックシフトレジスタ型カウン
タを採用した場合の構成を例示する回路図である。図８
１に示された構成は、図７９で示されたバイナリカウン
タの増減回路４１を増減回路４２に置換した構成を有し
ている。増減回路４２は、いずれもダウン信号ＤＭＯＤ
Ｅによって制御される２つのセレクタと、２つのインバ
ータとから構成されている。
【０２４０】ダウン信号ＤＭＯＤＥが“０”を採る場合
にはテスト信号ＣＡＭＴＥＳＴの採る値に拘らず、スキ
ャンフリップフロップ８２のスキャン出力端ＳＯがスキ
ャンフリップフロップ８４のスキャン入力端ＳＩに接続
される。よって、この場合には増減回路４２は増加回路
８６と同様に動作する。即ち、テスト信号ＣＡＭＴＥＳ
Ｔが“１”の場合にはクロック信号Ｔに同期して順次デ
コーダＤＣＤＲの出力Ｘ０，Ｘ２，Ｘ３，Ｘ１が択一的
に活性化する。
【０２４１】逆にダウン信号ＤＭＯＤＥが“１”を採る
場合、テスト信号ＣＡＭＴＥＳＴが“１”であればクロ
ック信号Ｔに同期して順次デコーダＤＣＤＲの出力Ｘ
０，Ｘ２，Ｘ３，Ｘ１が択一的に活性化する。
【０２４２】第２の手法においても第１の手法と同様
に、どの列のメモリセルから順にアクセスしなければな
らないということはない。しかし、第０乃至第３列へと
この順にアクセスするのであれば、図８２に示されるよ
うに、デコーダＤＣＤＲの出力Ｘ０，Ｘ２，Ｘ３，Ｘ１
が、それぞれワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３
をドライブするように接続すればよい。この場合、最終
番地は“１”であり、これが第３列に対応する。また、
初期番地の次に増加する番地は“２”である。従って、
アドレスカウンタＵＤＣＮＴＲとして図８１のフィード
バックシフトレジスタ型カウンタを採用した場合、表４
の第９及び第１０周期においてはアドレス信号Ａ１，Ａ
０としてそれぞれ“１”，“０”を与える必要がある。
【０２４３】第２の手法においても、第３の手法と同様
に、１６列のメモリセルを有するＣＡＭにおいても適用
することができる。その際にはデコーダＤＣＤＲには４
ビットのアドレス信号Ａ３，Ａ２，Ａ１，Ａ０が与えら
れる。
【０２４４】図８３は４ビットのアドレス信号Ａ３，Ａ
２，Ａ１，Ａ０を生成するフィードバックシフトレジス
タ型カウンタの構成を例示する回路図である。セレクタ
８１，３１，３２，３３，３４、スキャンフリップフロ
ップ５１，５２，５３，５４及び増減回路４３が図のよ
うに接続されている。スキャンフリップフロップ５１，
５２，５３，５４はいずれも図７（ｂ）に示された構成
を採ることができる。セレクタ８１はテスト信号ＣＡＭ
ＴＥＳＴによって制御され、テスト信号ＣＡＭＴＥＳＴ
が“１”となるとスキャンフリップフロップ５１，５
２，５３，５４及び増減回路４３がセレクタ３１，３
２，３３，３４を介して互いに接続される。セレクタ３
１，３２，３３，３４はいずれもダウン信号ＤＭＯＤＥ
によって制御される。
【０２４５】ダウン信号ＤＭＯＤＥが“０”の場合には
スキャンフリップフロップ５１のスキャン出力端ＳＯを
スキャンフリップフロップ５２のスキャン入力端ＳＩ
に、スキャンフリップフロップ５２のスキャン出力端Ｓ
Ｏをスキャンフリップフロップ５３のスキャン入力端Ｓ
Ｉに、スキャンフリップフロップ５３のスキャン出力端
ＳＯをスキャンフリップフロップ５４のスキャン入力端
ＳＩに、それぞれ接続する。このとき増減回路４３は増
加回路７５と同等の機能を果たし、アドレス信号Ａ３，
Ａ２，Ａ１，Ａ０に基づき、デコーダＤＣＤＲからは出
力Ｘ０，Ｘ８，Ｘ１２，Ｘ１４，Ｘ１５，Ｘ７，Ｘ１
１，Ｘ５，Ｘ１０，Ｘ１３，Ｘ６，Ｘ３，Ｘ９，Ｘ４，
Ｘ２，Ｘ１（Ｘｋ：ｋ＝８・Ａ３＋４・Ａ２＋２・Ａ１
＋Ａ０）が順次に択一的に活性化する。
【０２４６】ダウン信号ＤＭＯＤＥが“１”の場合には
スキャンフリップフロップ５４のスキャン出力端ＳＯを
スキャンフリップフロップ５３のスキャン入力端ＳＩ
に、スキャンフリップフロップ５３のスキャン出力端Ｓ
Ｏをスキャンフリップフロップ５２のスキャン入力端Ｓ
Ｉに、スキャンフリップフロップ５２のスキャン出力端
ＳＯをスキャンフリップフロップ５１のスキャン入力端
ＳＩに、それぞれ接続する。このとき生成されるアドレ
ス信号Ａ３，Ａ２，Ａ１，Ａ０に基づき、デコーダＤＣ
ＤＲからは出力Ｘ１，Ｘ２，Ｘ４，Ｘ９，Ｘ３，Ｘ６，
Ｘ１３，Ｘ１０，Ｘ５，Ｘ１１，Ｘ７，Ｘ１５，Ｘ１
４，Ｘ１２，Ｘ８，Ｘ０が順次に択一的に活性化する。
【０２４７】このような場合においても隣接するワード
線ＷＬｉが順次活性化するためには、図８４に示すよう
にデコーダＤＣＤＲとワード線ＷＬｉとの接続する。デ
コーダＤＣＤＲの出力Ｘ０，Ｘ８，Ｘ１２，Ｘ１４，Ｘ
１５，Ｘ７，Ｘ１１，Ｘ５，Ｘ１０，Ｘ１３，Ｘ６，Ｘ
３，Ｘ９，Ｘ４，Ｘ２，Ｘ１がそれぞれワード線ＷＬ
０，ＷＬ１，ＷＬ２，…ＷＬ１５をドライブするように
接続すればよい。この場合、最終番地は“１”であり、
これが第１５列に対応する。また、初期番地の次に増加
する番地は“８”である。従って、アドレスカウンタＵ
ＤＣＮＴＲとして図８１のフィードバックシフトレジス
タ型カウンタを採用した場合、テスト信号ＣＡＭＴＥＳ
Ｔを“１”にする直前において、アルゴリズム上では第
８番地を設定しておく必要がある。
【０２４８】（ｃ−２−２）期待値の生成． 実施の形態７．第２の手法に対応する期待値を、列一致
信号Ｚｉの生成と同期して得るための技術を説明する。
実施の形態３と同様、列数ｎが４の場合を例に採って説
明する。
【０２４９】表５は各状態における期待値Ｅ０，Ｅ１，
Ｅ２，Ｅ３を時系列に纏めた論理値表である。これらの
内容は列一致信号Ｚ０，Ｚ１，Ｚ２，Ｚ３として図５３
乃至図７６に既に示されている。表中の矢印は、状態が
循環する事を示している。
【０２５０】
【表５】
【０２５１】図８５は期待値Ｅ０，Ｅ１，Ｅ２，Ｅ３を
生成する期待値生成回路６２の構成を図示している。こ
こでは図７７に示された特定番地検出信号ＤＥＴを得る
部分及びライトイネーブル信号ＷＥをも併せて示してい
る。また、期待値Ｅ０，Ｅ１，Ｅ２，Ｅ３と列一致信号
Ｚ０，Ｚ１，Ｚ２，Ｚ３とを比較するための比較回路７
０も示している。なお、最終番地検出回路ＬＡＤＥＴ，
初期番地検出回路ＦＡＤＥＴの代わりにワード線ＷＬ
３，ＷＬ０に対応するデコーダ出力を用いても良い。
【０２５２】期待値生成回路６２はフリップフロップＦ
Ｆ１と、期待値生成回路６１と、オア回路ＯＲＥ０，Ｏ
ＲＥ３と、インバータＩＮＶ６とから構成されている。
期待値生成回路６１は図５０において説明されたものと
同一である。
【０２５３】リセット・セット・フリップフロップＲＳ
ｉのセット端には出力Ｘｉが与えられる（既述のように
デコーダＤＣＤＲとして図８０に記載されたものを用い
るのであれば、図８１に示されるように出力Ｘｉとワー
ド線ＷＬｉとの接続関係を変更する）。また、全てのリ
セット・セット・フリップフロップＲＳｉのリセット端
にはリセット信号ＲＳＴとして特定番地検出信号ＤＥＴ
をフリップフロップＦＦ１でクロックサイクル１つ分遅
らせた信号が与えられる。
【０２５４】オア回路ＯＲＥ０の一方の入力端にはダウ
ン信号ＤＭＯＤＥの反転が、他方の入力端にはリセット
・セット・フリップフロップＲＳ０のＱ出力が、それぞ
れ与えられる。またオア回路ＯＲＥ３の一方の入力端に
はダウン信号ＤＭＯＤＥが、他方の入力端にはリセット
・セット・フリップフロップＲＳ３のＱ出力が、それぞ
れ与えられる。そして期待値Ｅ０，Ｅ１，Ｅ２，Ｅ３は
それぞれオア回路ＯＲＥ０の出力、リセット・セット・
フリップフロップＲＳ１のＱ出力、リセット・セット・
フリップフロップＲＳ２のＱ出力、オア回路ＯＲＥ３の
出力として得ることができる。
【０２５５】期待値生成回路６２の構成上、ワード線Ｗ
Ｌ０，ＷＬ１，ＷＬ２，ＷＬ３はこの順に択一的に活性
化することが望ましいので、アドレスカウンタＵＤＣＮ
ＴＲとして図８１に記載されたものを用いる場合には、
リセット・セット・フリップフロップＲＳ０，ＲＳ１，
ＲＳ２，ＲＳ３のそれぞれの一方のセット端にはそれぞ
れ出力Ｘ０，Ｘ２，Ｘ３，Ｘ１が与えられる。以下では
簡単のため、アドレスカウンタＵＤＣＮＴＲとして図７
９に記載されたものを用いるとして説明するが、上記の
ようにアドレスカウンタＵＤＣＮＴＲとして図８１に記
載されたものを用いても、ワード線ＷＬｉの接続を適切
に行えばよい。
【０２５６】オア回路ＯＲＥ０及びインバータＩＮＶ６
はアドレスカウンタＵＤＣＮＴＲがアップカウントを行
う際（ＤＭＯＤＥ＝０）に期待値Ｅ０を強制的に“１”
１にする為に設けられている。またオア回路ＯＲＥ３は
アドレスカウンタＵＤＣＮＴＲがダウンカウントを行う
際（ＤＭＯＤＥ＝１）にＥ３を強制的に“１”にする為
にもうけられている。
【０２５７】テスト信号ＣＡＭＴＥＳＴが“１”になる
直前には初期番地の次の番地が指定されている（第１０
周期）。ここではアドレス信号Ａ！，Ａ０としてそれぞ
れ“０”，“１”が与えられていたので、特定番地検出
信号ＤＥＴは“０”であって、フリップフロップＦＦ１
には値“０”が与えられている。従って、テスト信号Ｃ
ＡＭＴＥＳＴが“１”になった直後（第１１周期）で
は、リセット信号ＲＳＴが与えられない。このため、表
５におけるＳＴＡＴＥ−Ｂ−０での期待値を第１１周期
で得ることはできない。ＳＴＡＴＥ−Ｂ−０での期待値
を得る状態については後述する。
【０２５８】しかし、ＳＴＡＴＥ−Ｂ−１以降での期待
値を得ることは、以下のようにして可能である。第１１
周期において入力信号ＤＩ０は“０”であり、リバース
信号ＲＥＶが“１”の場合ではダウン信号ＤＭＯＤＥは
“１”となる。よってセレクタＳＥＬ５は特定番地検出
信号ＤＥＴとして初期番地検出信号ＦＡを出力する。そ
してこのときには初期番地が指定されるので、特定番地
検出信号ＤＥＴが“１”となり、これはフリップフロッ
プＦＦ１に記憶される。
【０２５９】特定番地検出信号ＤＥＴが“１”となった
次のクロックサイクルでリセット信号ＲＳＴが“１”と
なるので、リセット・セット・フリップフロップＲＳｉ
は全てリセットされ、それぞれの出力は“０”となる。
つまり、第１２周期においてＳＴＡＴＥ−Ｂ−１での期
待値を得ることができる。
【０２６０】第１２周期において入力信号ＤＩ０は
“１”であり、ダウン信号ＤＭＯＤＥは“０”となる。
従って、次に入力信号ＤＩ０は“０”になるまでは、イ
ンバータＩＮＶ６の機能によってＥ０は“０”の値を取
り続ける。
【０２６１】リセット信号ＲＳＴが“０”を採るクロッ
クサイクルでは、選択されたワード線ＷＬｉに対応する
リセット・セット・フリップフロップＲＳｉの出力Ｅｉ
が１になり、次にリセット信号ＲＳＴが“１”となって
リセットされるまで保持される。
【０２６２】例えば、ワード線がＷＬ０→ＷＬ１→ＷＬ
２→ＷＬ３の順でアクセスされた場合、期待値の組（Ｅ
０，Ｅ１，Ｅ２，Ｅ３）の値は（１，０，０，０）→
（１，１，０，０）→（１，１，１，０）→（１，１，
１，１）の順で変化する。逆にワード線がＷＬ→ＷＬ２
→ＷＬ１→ＷＬ０の順でアクセスされた場合、期待値の
組（Ｅ０，Ｅ１，Ｅ２，Ｅ３）の値は（０，０，０，
１）→（０，０，１，１）→（０，１，１，１）→
（１，１，１，１）の順で変化する。このようにして表
５に示された期待値Ｅｉのうち、ＳＴＡＴＥ−Ｂ−１〜
２３までに対応するものが自動的に生成される。そし
て、ＳＴＡＴＥ−Ｂ−２３に示された状態の次にはＳＴ
ＡＴＥ−Ｂ−０に示された状態が得られることになり、
結局表５に示された期待値Ｅｉが全て自動的に生成され
ることになる。
【０２６３】図８６は期待値Ｅ０，Ｅ１，Ｅ２，Ｅ３を
生成する他の期待値生成回路６３の構成を図示してい
る。ここでは図７７に示された特定番地検出信号ＤＥＴ
を得る部分及びライトイネーブル信号ＷＥをも併せて示
している。また、期待値Ｅ０，Ｅ１，Ｅ２，Ｅ３と列一
致信号Ｚ０，Ｚ１，Ｚ２，Ｚ３とを比較するための比較
回路７０も示している。なお、最終番地検出回路ＬＡＤ
ＥＴ、初期番地検出回路ＦＡＤＥＴの代わりにワード線
ＷＬ３，ＷＬ０に対応するデコーダ出力を用いても良
い。
【０２６４】期待値生成回路６３はフリップフロップＦ
Ｆ１と、期待値生成回路６１と、インバータＩＮＶＥ
０，ＩＮＶＥ３とから構成されている。リセット・セッ
ト・フリップフロップＲＳｉのセット端には出力Ｘｉが
与えられる（既述のようにデコーダＤＣＤＲとして図８
０に記載されたものを用いるのであれば、図８１に示さ
れるように出力Ｘｉとワード線ＷＬｉとの接続関係を変
更する）。また、全てのリセット・セット・フリップフ
ロップＲＳｉのリセット端にはリセット信号ＲＳＴとし
て特定番地検出信号ＤＥＴをフリップフロップＦＦ１で
クロックサイクル１つ分遅らせた信号が与えられる。
【０２６５】インバータＩＮＶＥ０，ＩＮＶＥ３の入力
端にはそれぞれリセット・セット・フリップフロップＲ
Ｓ０，ＲＳ３のＱバー出力が与えられ、期待値Ｅ０，Ｅ
１，Ｅ２，Ｅ３はそれぞれインバータＩＮＶＥ０の出
力、リセット・セット・フリップフロップＲＳ１のＱ出
力、リセット・セット・フリップフロップＲＳ２のＱ出
力、インバータＩＮＶＥ３の出力として得られる。
【０２６６】ダウン信号ＤＭＯＤＥが“０”の場合、最
終番地検出信号ＬＡが“１”（例えばＷＬ３が選択され
るべく出力Ｘ３が“１”となる場合。以下同様にして、
主としてデコーダＤＣＤＲとして図７９に記載されたも
のを用いる場合について説明するが、図８０に記載され
たものを用いることもできる。その場合には既述のよう
に図８１に示されるように出力Ｘｉとワード線ＷＬｉと
の接続関係を変更することになる。）となった次のクロ
ックサイクルではリセット信号ＲＳＴが“１”となって
リセット・セット・フリップフロップＲＳ１，ＲＳ２，
ＲＳ３がリセットされる。また、出力Ｘ０が“１”であ
るのでリセット・セット・フリップフロップＲＳ０のＱ
出力及びＱバー出力は共に“０”となる。よって期待値
Ｅ０，Ｅ１，Ｅ２，Ｅ３の組は（１，０，０，０）とな
る。
【０２６７】ダウン信号ＤＭＯＤＥが“１”の場合、初
期番地検出信号ＦＡが“１”となった（出力Ｘ０が
“１”となった）次のクロックサイクルではリセット信
号ＲＳＴが“１”となってリセット・セット・フリップ
フロップＲＳ０，ＲＳ１，ＲＳ２がリセットされる。ま
た出力Ｘ３が“１”であるのでリセット・セット・フリ
ップフロップＲＳ３のＱ出力及びＱバー出力は共に
“０”となる。よって期待値Ｅ０，Ｅ１，Ｅ２，Ｅ３の
組は（０，０，０，１）となる。
【０２６８】このように、ここで示されている技術にお
いては、本来は禁止されているような、リセット・セッ
ト・フリップフロップＲＳ０，ＲＳ３のリセット端Ｒと
セット端Ｓとを“１”にするような用い方をする。そし
て、セット処理よりもリセット処理を優先するために、
単にリセット・セット・フリップフロップＲＳ０，ＲＳ
３のＱ出力をそのまま期待値Ｅ０，Ｅ３として採用する
のではなく、インバータＩＮＶＥ０，ＩＮＶＥ３にＱバ
ー出力を反転させて得られた値を採用しているのであ
る。
【０２６９】リセット信号ＲＳＴが“０”であるクロッ
クサイクルでは、選択されたデコーダ出力Ｘｉに対応し
てＥｉが１になり、リセット信号ＲＳＴが“１”になる
まで保持される。従って、図８５に示された回路と同様
に、表５に示された期待値Ｅｉが全て自動的に生成され
ることになる。
【０２７０】（ｃ−２−３）第２の手法の変形 実施の形態８．図８７は図５１と相まって、第２の手法
の変形を示すフローチャートである。第２の手法の変形
は、第２の手法のうちの接続子Ｊ２以前の処理と同一の
処理を接続子Ｊ２以前において行う。接続子Ｊ２以前の
処理によっては、第０列においてケース２，４における
診断はなされても、ケース１，３における診断がなされ
ることはない。他の第１乃至第３列においてはケース
１，２における診断がなされる。
【０２７１】第２の手法のうち、図５２において示され
た接続子Ｊ２以降のフローの実行によっては、テストパ
ターンが（１，１，１），（０，１，１），（０，０，
１）の場合のそれぞれにおいて、列番号の大きなものか
ら小さなものへと各列に書き込み及び読み出しがなされ
てゆく。
【０２７２】これに対して第２の手法の変形では、上記
のテストパターンと同一のテストパターンのそれぞれに
おいて、列番号の小さなものから大きなものへと各列に
書き込み及び読み出しがなされてゆく。従って、接続子
Ｊ２以降の処理によっても第０列においてケース２，４
における診断はなされても、ケース１，３における診断
がなされることはない。一方、他の第１乃至第３列にお
いてはケース３，４における診断がなされる。
【０２７３】従って、第２の手法とは異なり、第３列に
ついても全てのケース１〜４における故障診断が可能で
ある。しかし、第０列についてはケース１，３における
故障診断が為されることはない。
【０２７４】よって、全てのケースについての故障診断
を行うのであれば、書き込みの順序が列番号の大きなも
のから小さなものへと移るようにして、図５１及び図８
７のステップ９０４，９０６，９２０，９２３を実行す
るフローを、更に実行する必要がある。
【０２７５】（ｃ−３）第３の手法． 実施の形態９．第１の手法は、第１乃至第４のケースに
ついて全てのメモリセルの故障を診断することができる
点で優れているが、ＣＡＭのテスト手法には他の変形も
可能である。
【０２７６】図８８及び図８９はこの発明の第３の手法
を示すフローチャートである。両図は接続子Ｊ３，Ｊ４
を介して連続する。第３の手法は一列ずつ順番にメモリ
セルのテストを行うことを特徴としている。
【０２７７】図９０乃至図１３７は第３の手法が施され
た場合の、スキャンフリップフロップＳＦＦ−ＤＩｊの
記憶内容（入力信号ＤＩｊ）と、ＣＡＭ１００の連想メ
モリセルＣｉｊ（ｉ＝０，１，２，３；ｊ＝０，１，
２）の記憶する内容を時系列に示す概念図であり、順次
「ＳＴＡＴＥ−Ｃ−ｐ」（ｐ＝０〜４７）の状態が示さ
れている。これらの図における数字の表し方は図１０乃
至図３９に示されたものと同様である。
【０２７８】ステップ１００１，１００２においてはそ
れぞれ第１の手法のステップ８０１，８０２と同じ処理
がなされる。つまり全ての入力信号ＤＩｊに初期値とし
て“０”を設定し、全てのｉ，ｊについて、連想メモリ
セルＣｉｊの記憶内容を初期値として“０”に設定す
る。図９０はここまでのステップ１００１，１００２が
実行された状態を示す。そしてステップ１００３におい
て列番号を初期化するここでは第０列が選択されてい
る。そしてステップ１００４においてｊ＝０にし、スキ
ャンフリップフロップＳＦＦ−ＤＩｊに対する処理のた
めの初期化を行う。
【０２７９】ステップ１００５において、入力信号ＤＩ
ｊが反転される。既述のように、これは図３を用いて示
されたインバータＩＮＶ１による帰還を行うことに対応
している。よって、図９０の状態に対してステップ１０
０５を実行することは値“１”をシフトインすることと
等価である。
【０２８０】図８及び図９においてと同様に、図８８及
び図８９においても、太枠で示されたステップ１００
５，１００６，１０１０，１０１１では、そのステップ
が実行されることによって確定した列一致信号Ｚｉをテ
ストすることも行われる。図９１はステップ１００５が
実行された状態を示す。このとき、連想メモリセルＣ０
０についてケース１の故障診断を行うことができる。
【０２８１】その後ステップ１００６を実行し、第０列
にテストパターン（１，０，０）を書き込む（図９
２）。このとき、連想メモリセルＣ００についてケース
２の故障診断を行うことができる。
【０２８２】そしてステップ１００７，１００８で更に
次の行へと移り、ステップ１００５によって新たに
“１”をシフトインする（図９３）。このとき、連想メ
モリセルＣ０１についてケース１の故障診断を行うこと
ができる。そしてステップ１００６が実行されて第０列
にテストパターン（１，１，０）を書き込む（図９
４）。このとき、連想メモリセルＣ０１についてケース
２の故障診断を行うことができる。
【０２８３】以下同様にしてステップ１００５，１００
６が順次繰り返され、最終行に対応するる行番号ｊが
（ｍ−１）（＝３−１＝２）に至るまで連想メモリセル
Ｃ０ｊについてケース１，２の故障診断を行うことがで
きる（図９５及び図９６）。
【０２８４】次にステップ１００９によって行番号が再
度初期化される。ステップ１００９〜ステップ１０１３
はステップ１００４〜１００８と同様の処理を続ける。
但し、既に入力信号ＤＩ２が“１”を採っているので、
シフトインされる値は“０”である。
【０２８５】よってステップ１００９〜１０１３の実行
によって連想メモリセルＣ０ｊについてケース３，４の
故障診断を行うことができる（図９７乃至図１０２）。
【０２８６】そして第（ｍ−１）行までのシフトインが
終了すれば、即ちテストパターンが（０，０，０）とな
って、これの第０列への書き込みが（ステップ１０１
１）が行われれば、ステップ１０１４，１０１５によっ
て、書き込みの対象となる列が更新される。図１０２の
状態に関してみれば、列番号ｉがいままで“０”であっ
たので、ステップ１０１５によって第１列が書き込み対
象となる。そして接続子Ｊ４を介してステップ１００４
へ戻り、新たなテストパターン（１，０，０）の第１列
の連想メモリセルＣ１ｊへの書き込みがステップ１００
５によって行われる。図１０３乃至図１０８は第１列の
連想メモリセルＣ１ｊについてケース１，２の故障診断
を行う状態を、図１０９乃至図１１４はケース３，４の
故障診断を行う状態を、それぞれ示している。
【０２８７】同様にして、書き込み対象となる列が順次
更新され、図１１５乃至図１２０は第２列の連想メモリ
セルＣ２ｊについてケース１，２の故障診断を行う状態
を、図１２１乃至図１２６はケース３，４の故障診断を
行う状態を、それぞれ示している。また、図１２７乃至
図１３２は第３列の連想メモリセルＣ３ｊについてケー
ス１，２の故障診断を行う状態を、図１３３乃至図１３
７及び図９０はケース３，４の故障診断を行う状態を、
それぞれ示している。
【０２８８】このように第３の手法においては、第３の
手法と同様に、全てのメモリセルに対して、ケース１〜
４の全ての場合における故障診断を行うことができる。
【０２８９】（ｃ−３−１）第３の手法を実行するため
の回路． 前駆的思想において図１及び図２で示された回路でも、
スキャン入力信号ＳＩＤＩが適切なテストパターンを採
り、シフトインすることによっても図８８及び図８９に
示された第３の手法を行うこともできる。しかし、入力
信号ＤＩｊの内容をＣＡＭ１００に書き込む際にはその
値を保持する必要があり、スキャンフリップフロップと
しては図７に示されたホールド機能付きのものを用いる
ことが望ましい。さもないと、ホールド動作を行うため
にはクロック信号Ｔを適切に制御する必要がある。
【０２９０】以下に示すのは、第３の手法を、適切なテ
ストパターンを自動的に生成することで実行する回路の
例である。
【０２９１】実施の形態１０．図１３８は第３の手法を
実現するＣＡＭテスト回路の構成を示す回路図である。
ここではテストされるべきＣＡＭ１００が、入力信号の
ビット数（行の数）ｍが３、列の数ｎが４の場合を例示
している。図４０で示された回路と同様に、ＣＡＭ１０
０のテストに直接関係のない部分は省略されている。
【０２９２】アドレス信号Ａ０，Ａ１はアドレスカウン
タＣＮＴＲによって発生される。このアドレスカウンタ
は少なくともＣＡＭテスト時においてはカウント動作を
行う。但し、カウント動作中であっても図示されないク
ロック信号Ｔの遷移に依らず、アドレスホールド信号Ｈ
ＯＬＤ−ＡはアドレスカウンタＣＮＴＲの値を保持させ
る。アドレスホールド信号ＨＯＬＤ−Ａとしては、アド
レスホールド原信号ＨＬＤＡまたは信号Ａｌｌ０Ｗが、
セレクタＳＥＬ４によって採用される。
【０２９３】アドレスカウンタＣＮＴＲはスキャンアド
レス入力ＳＩＡＡによってその保持する値を更新する事
ができる。スキャンアドレス入力ＳＩＡＡとしてはスキ
ャンアドレス入力原信号ＳＩＡまたは書き込み原信号Ｗ
ＥＣＤが、セレクタＳＥＬ７によって採用される。
【０２９４】図１３８に示された構成において、セレク
タＳＥＬ１〜ＳＥＬ４，ＳＥＬ８と、フリップフロップ
ＳＦＦ−ＤＩｊと、インバータＩＮＶ１と、アドレスカ
ウンタＣＮＴＲと、スキャンフリップフロップＳＦＦＷ
と、ライトパルスジェネレータＷＰＧとの接続関係、及
びこれらに対してスキャンパス制御信号ＭＥＭＴ、テス
ト信号ＣＡＭＴＥＳＴ、スキャン入力信号ＳＩＤＩ、入
力ホールド原信号ＨＬＤＤＩ、スキャン信号ＳＯＡ、統
一スキャン入力ＳＩＣＡＭが与えられる箇所は図４０に
示された構成と同一である。
【０２９５】但し、セレクタＳＥＬ３の１−入力端には
書き込み原信号ＷＥＣＤが与えられている。また、セレ
クタＳＥＬ２の１−入力端にはインバータＩＮＶ４の出
力端が接続されており、書き込み原信号ＷＥＣＤを反転
した信号が与えられている。そして最終番地検出回路Ｌ
ＡＤＥＴは設けられてはいない。
【０２９６】信号Ａｌｌ０Ｗはオア回路ＯＲ１，ＯＲ２
によって、書き込み原信号ＷＥＣＤと、入力信号ＤＩｊ
の論理和として生成される。
【０２９７】表６及び表７は図１３８に示された回路動
作をクロック信号Ｔの周期毎に示す各信号の論理値表で
ある。表６及び表７には図４で示されたデータ出力ＤＯ
ｊ、列一致信号Ｚｉも併記されている。
【０２９８】
【表６】
【０２９９】
【表７】
【０３００】図１３８に示された回路においても、図４
１に示されたタイミングチャートに基づいて動作する。
【０３０１】ステップ１００１，１００２における動作
はステップ８０１，８０２と同様である。そしてテスト
信号ＣＡＭＴＥＳＴが“０”を採る場合には、スキャン
パス制御信号ＭＥＭＴが“１”であればアドレスカウン
タＣＮＴＲはスキャンアドレス入力ＳＩＡＡによって決
定されるアドレス信号Ａ１，Ａ０を出力し、書き込み原
信号ＷＥＣＤとしてはセレクタＳＥＬ６、スキャンフリ
ップフロップＳＦＦＷを介してスキャン書き込み信号Ｓ
ＩＷが採用され、スキャンフリップフロップＳＦＦ−Ｄ
Ｉ０へのシフト入力にはセレクタＳＥＬ１を介してスキ
ャン入力信号ＳＩＤＩが採用される。従って、第０周期
乃至第８周期までの信号の論理値は、表１のそれと同一
である。ステップ１００１，１００２が実行された後の
状態が図９０に示されている。
【０３０２】勿論、図１３８に示された回路において
も、図４０に示された回路と同様にして、スキャンパス
制御信号ＭＥＭＴが“０”である場合に一つのスキャン
パスが形成され、統一スキャン入力ＳＩＣＡＭによって
必要な論理値を伝達させることができる。
【０３０３】次にステップ１００３の準備が第９及び第
１０周期において行われる。まだテスト信号ＣＡＭＴＥ
ＳＴは“０”であり、スキャン書き込み信号ＳＩＷとし
て“１”が設定され、ライトイネーブル信号ＷＥが
“０”であってＣＡＭ１００への書き込みが禁止されて
いる。入力ホールド原信号ＨＬＤＤＩがセレクタＳＥＬ
３によって入力ホールド信号ＨＯＬＤ−ＤＩとして各ス
キャンフリップフロップＳＦＦ−ＤＩｊに与えられてお
り、その値は“１”に設定されてテストパターンの更新
は許可されていない。このような状態で、スキャン信号
ＳＩＡとして順次“１”（第９周期），“１”（第１０
周期）を与え、最終列のワード線ＷＬ３を選択する。従
って、第９周期乃至第１０周期までの信号の論理値も、
表１のそれと同一である。
【０３０４】更に、第１１周期においてはアドレスホー
ルド原信号ＨＬＤＡが“１”に設定され、既にいずれも
“１”に設定されたアドレス信号Ａ１，Ａ０の値が保持
される。従って、スキャンアドレス入力信号ＳＩＡの値
は特定されない。スキャン書き込み信号ＳＩＷの値が
“０”に設定され、スキャンフリップフロップＳＦＦＷ
には値“０”が記憶される。従って、第１１周期の信号
の論理値も、表１のそれと同一である。
【０３０５】第１２周期乃至第５９周期においてはＣＡ
Ｍテストが実行される。この周期においてはテスト信号
ＣＡＭＴＥＳＴは“１”に設定される。よってテスト信
号ＣＡＭＴＥＳＴによって制御されるセレクタＳＥＬ１
〜ＳＥＬ４の０−入力端に与えられていたスキャン入力
信号ＳＩＤＩ、スキャン書き込み信号ＳＩＷ、入力ホー
ルド原信号ＨＬＤＤＩ、アドレスホールド原信号ＨＬＤ
Ａの値は特定される必要がない。更に、テスト信号ＣＡ
ＭＴＥＳＴが“１”となることにより、アドレスカウン
タＣＮＴＲはカウント機能を発揮するので、スキャンア
ドレス入力信号ＳＩＡの値も特定されない。
【０３０６】表１を用いて説明したのと同様に、第１２
周期の開始となるクロック信号Ｔの遷移においてアドレ
スホールド信号ＨＯＬＤ−Ａも“０”となり、アドレス
カウンタＣＮＴＲのカウント動作が許可され、アドレス
信号Ａ１，Ａ０の値が（１，１）から（０，０）へと更
新される。その一方、インバータＩＮＶ４の機能によ
り、第１１周期において“０”となっていた書き込み原
信号ＷＥＣＤが反転され、値“１”がセレクタＳＥＬ
２，ＳＥＬ６を経由して書き込み原信号ＷＥＣＤとして
採用される。よって、ライトイネーブル信号ＷＥが
“０”となっている。第１２周期においては連想メモリ
セルＣ００，Ｃ０１，Ｃ０２への書き込みは禁止され
る。
【０３０７】表１を用いて示されたのと同様に、第１２
周期の開始となるクロック信号Ｔの遷移によって、即ち
アドレス信号Ａ１，Ａ０の値が（１，１）から（０，
０）へ更新される（この更新はクロック信号Ｔによって
アドレスカウンタＣＮＴＲが動作した後に行われる）よ
りも以前にスキャンフリップフロップＳＦＦ−ＤＩｊの
記憶内容が更新される。従ってテストパターンは（０，
０，０）から（１，０，０）へと更新され、図９１に示
された状態を実現することができる。
【０３０８】第１３周期においては、インバータＩＮＶ
４の機能により、書き込み原信号ＷＥＣＤとして“０”
が採用される。よって、ライトイネーブル信号ＷＥが
“１”となって、図９２に示されたように連想メモリセ
ルＣ０ｊへの書き込みが行われる。
【０３０９】このように、書き込み原信号ＷＥＣＤはイ
ンバータＩＮＶ４の機能によってクロックサイクル毎に
０と１を交互に繰り返す。つまり、ＣＡＭ１００には２
回に一回、書き込み動作が行われる。そして書き込みが
行われない場合にはインバータＩＮＶ１によってシフト
インが実行される。
【０３１０】この後、テストパターンが（０，０，０）
となるまでの更新と第０列の連想メモリセルＣ０ｊへの
書き込みが交互に行われる。これはステップ１０１５が
実行されるまでのステップ１００５，１００６，１０１
０，１０１１の実行に対応する（第１２周期乃至第２３
周期）。
【０３１１】テストパターンが（０，０，０）となるま
で、書き込み対象となるメモリセルの列番号を変更させ
ないため、オア回路ＯＲ１によってテストパターンが監
視されている。そしてテストパターンが（０，０，０）
となる場合のみ０−一致信号ＡＬＬ０を“０”にする。
この結果、信号ＡＬＬ０Ｗは“１”となり、アドレスホ
ールド信号ＨＯＬＤ−Ａも“１”となってカウンタＣＮ
ＴＲによるアドレス更新は禁止される。
【０３１２】第１の手法を説明する際に示したように、
ＣＡＭへの書き込みを行うことにより、必要なテストパ
ターン数を減少させることができ、必要なのは※で示さ
れた６つのパターンであり、（１，０，１），（０，
１，０）という、両端の値が等しく、かつそれ以外の値
が両端の値とは異なるというパターンは必要ない。従っ
て、オア回路ＯＲ１は入力信号ＤＩ０，ＤＩ２のいずれ
もが“０”となったか否かを検出すれば良く、入力信号
ＤＩ１の値を考慮する必要はない。図１３８においては
オア回路ＯＲ１の入力端のうち、入力信号ＤＩ１に接続
されたものを破線で示しているのは、上記事情に鑑み
て、省略可能であることを意味している。
【０３１３】但し、第２２周期において、テストパター
ンが（０，０，０）となっても、まだ第０列の連想メモ
リセルＣ０ｊの書き込みが終了していない（図１０
１）。そして列番号の更新は連想メモリセルＣ０ｊの書
き込みが終了してから行わなければならない。そのよう
な制御を行うためオア回路ＯＲ２が設けられ、０−一致
信号ＡＬＬ０が“０”であるのみならず、書き込み原信
号ＷＥＣＤもが“０”となって書き込みが行われる場合
（図１０２）に、信号ＡＬＬ０Ｗが“０”となる。そし
て信号ＡＬＬ０ＷがセレクタＳＥＬ４を介してカウンタ
ＣＮＴＲのアドレス更新を許可する（値“０”を採る。
第２３周期）。
【０３１４】これ以降、第１２周期乃至第２３周期と同
様の動作（図９１乃至図１０２）が列番号を更新しつつ
（ステップ１０１５）繰り返される（第２４周期乃至第
３５周期：図１０３乃至図１１４、第３６周期乃至第４
７周期：図１１５乃至図１２６、第４８周期乃至第５９
周期：図１２７乃至図１３７及び図９０）。このように
して第３の手法が実行される。
【０３１５】（ｃ−３−２）期待値の生成． 実施の形態１１．第１及び第２の手法と同様に、第３の
手法によって得られた列一致信号Ｚｉから故障を判断す
るためには、期待値を得ることが必要である。以下では
かかる期待値を列一致信号Ｚｉの生成と同期して得るた
めの技術を説明する。実施の形態３と同様、列数ｎが４
の場合を例に採って説明する。
【０３１６】表８は各状態における期待値Ｅ０，Ｅ１，
Ｅ２，Ｅ３を時系列に纏めた論理値表である。これらの
内容は列一致信号Ｚ０，Ｚ１，Ｚ２，Ｚ３として図９０
乃至図１３７に既に示されている。表中の矢印は、状態
が循環する事を示している。
【０３１７】
【表８】
【０３１８】図１３９は期待値Ｅ０，Ｅ１，Ｅ２，Ｅ３
を生成する期待値生成回路６４の構成を図示している。
ここでは図１３８に示されたライトパルスジェネレータ
ＷＰＧ及びこれに入力する書き込み原信号ＷＥＣＤと、
０−一致信号ＡＬＬ０、書き込み原信号ＷＥＣＤを反転
させるインバータＩＮＶ４をも併せて示している。ま
た、期待値Ｅ０，Ｅ１，Ｅ２，Ｅ３と列一致信号Ｚ０，
Ｚ１，Ｚ２，Ｚ３とを比較するための比較回路７０も示
している。
【０３１９】期待値生成回路６４は期待値生成回路６
１、オア回路ＯＲＲ、リセット・パルス発生回路ＲＰ
Ｇ、セレクタＳＥＬＥ０，ＳＥＬＥ１，ＳＥＬＥ２，Ｓ
ＥＬＥ３から構成されている。
【０３２０】期待値生成回路６１の有するリセット・セ
ット・フリップフロップＲＳｉのセット端Ｓにはそれぞ
れ出力Ｘｉが与えられる。また、全てのリセット・セッ
ト・フリップフロップＲＳｉのリセット端Ｒにはリセッ
ト・パルス発生回路ＲＰＧからリセット信号ＲＳＴが与
えられる。
【０３２１】セレクタＳＥＬＥｉの１−入力端及び０−
入力端には、それぞれリセット・セット・フリップフロ
ップＲＳｉのＱ出力及びＱバー出力が与えられる。ま
た、全てのセレクタＳＥＬＥｉは０−一致信号ＡＬＬ０
によって制御され、その出力がそれぞれ期待値Ｅｉとし
て採用される。
【０３２２】オア回路ＯＲＲは０−一致信号ＡＬＬ０と
インバータＩＮＶ４の出力との論理和をとってリセット
・パルス発生回路ＲＰＧに与える。
【０３２３】書き込み原信号ＷＥＣＤが“１”であり、
且つ０−一致信号ＡＬＬ０が“０の場合のみ、リセット
パルスは発生されない（ＳＴＡＴＥ−Ｃ−１１，２３，
３５，４７に相当する）。その他の場合、即ち書き込み
原信号ＷＥＣＤが“０”（インバータＩＮＶ４の出力が
“１”）又は０−一致信号ＡＬＬ０が１の場合、リセッ
ト・パルスＲＳＴは“１”を採る。
【０３２４】従って、０−一致信号ＡＬＬ０が“０”と
なる、表６の第２２周期に相当するＳＴＡＴＥ−Ｃ−１
１の直前（ＳＴＡＴＥ−Ｃ−１０）までは、リセット・
セット・フリップフロップＲＳｉは書き込み原信号ＷＥ
ＣＤが“０”となる度（ＳＴＡＴＥ−Ｃ−１，３，５，
７，９）にリセットされ、期待値Ｅｉは全て“０”とな
る。そのほかはワード線ＷＬ０が選択されている状態で
あるので、リセット・セット・フリップフロップＲＳ０
がセットされる。そしてセレクタＳＥＬＥｉはその１−
入力端に与えられた信号を出力するので、ＳＴＡＴＥ−
Ｃ−２，４，６，８，１０において期待値の組（Ｅ０，
Ｅ１，Ｅ２，Ｅ３）は（１，０，０，０）となる。
【０３２５】各クロックサイクルでワード線ＷＬｉ対応
のデコーダ出力がリセット・セット・フリップフロップ
の最終保持データを決定するため、早めにリセットパル
スＲＳＴが立ち下がるようにリセット・パルス発生回路
ＲＰＧが設計される。
【０３２６】その後、表６の第２２周期に相当するＳＴ
ＡＴＥ−Ｃ−１１においては０−一致信号ＡＬＬ０が
“０”となり、書き込み原信号ＷＥＣＤが“１”となる
ので、リセット・セット・フリップフロップＲＳｉのリ
セットは行われない。そしてこのときセレクタＳＥＬＥ
ｉはその０−入力端に与えられた信号を出力するので、
リセット・セット・フリップフロップＲＳｉのＱバー出
力が期待値Ｅｉとして採用される。従って、ＳＴＡＴＥ
−Ｃ−１１における期待値の組（Ｅ０，Ｅ１，Ｅ２，Ｅ
３）は、ＳＴＡＴＥ−Ｃ−２，４，６，８，１０におけ
る期待値の組（Ｅ０，Ｅ１，Ｅ２，Ｅ３）と相補的な値
（０，１，１，１）を採る。
【０３２７】そして表６の第２３周期に相当するＳＴＡ
ＴＥ−Ｃ−１１においては０−一致信号ＡＬＬ０が
“０”ではあるが、書き込み原信号ＷＥＣＤが“０”と
なるので、リセット・セット・フリップフロップＲＳｉ
のリセットが行われる。この場合もリセット・セット・
フリップフロップＲＳｉのＱバー出力が期待値Ｅｉとし
て採用されるので、期待値の組（Ｅ０，Ｅ１，Ｅ２，Ｅ
３）は、（１，１，１，１）となる。
【０３２８】この後は同様にして、第１３周期（表６）
乃至第５８周期（表７）において期待値が生成される
（ＳＴＡＴＥ−Ｃ−２４〜４７）。なお、ＳＴＡＴＥ−
Ｃ−０の期待値については第５９周期（表７）において
生成される。
【０３２９】図１４０は期待値Ｅ０，Ｅ１，Ｅ２，Ｅ３
を生成する他の期待値生成回路６５の構成を図示してい
る。期待値生成回路６５は、イクスクルーシブ・オア回
路ＸＯＲＷと、アンド回路ＡＮＤＸ０，ＡＮＤＸ１，Ａ
ＮＤＸ２，ＡＮＤＸ３と、イクスクルーシブ・ノア回路
ＸＮＯＲ０，ＸＮＯＲ１，ＸＮＯＲ２，ＸＮＯＲ３とか
ら構成されている。
【０３３０】イクスクルーシブ・オア回路ＸＯＲＷは、
書き込み原信号ＷＥＣＤと０−一致信号ＡＬＬ０との排
他的論理和を、全てのアンド回路ＡＮＤＸｉの一方の入
力端に与える。アンド回路ＡＮＤＸｉの他方の入力端に
は、ワード線ＷＬｉを選択するデコーダの出力Ｘｉがそ
れぞれ与えられている。全てのイクスクルーシブ・ノア
回路ＸＮＯＲｉの一方の入力端には０−一致信号ＡＬＬ
０が与えられ、イクスクルーシブ・ノア回路ＸＮＯＲｉ
の他方の入力端には、それぞれアンド回路ＡＮＤＸｉの
出力が与えられる。期待値Ｅｉはそれぞれイクスクルー
シブ・ノア回路ＸＮＯＲｉの出力として与えられる。
【０３３１】ＳＴＡＴＥ−Ｃ−１０に対応する表６の第
２１周期までは、０−一致信号ＡＬＬ０が“１”であ
り、書き込み原信号ＷＥＣＤの“１”，“０”に対応し
て、イクスクルーシブ・オア回路ＸＯＲＷの出力はそれ
ぞれ“０”，“１”となる。ＳＴＡＴＥ−Ｃ−１０まで
は、ワード線ＷＬ０が選択されているので、アンド回路
ＡＮＤＸ０の他方の入力端には“１”が与えられ、アン
ド回路ＡＮＤＸ１，ＡＮＤＸ２，ＡＮＤＸ３の他方の入
力端には“０”が与えられる。よって、アンド回路ＡＮ
ＤＸ０，ＡＮＤＸ１，ＡＮＤＸ２，ＡＮＤＸ３の出力の
組は、書き込み原信号ＷＥＣＤの“１”，“０”に対応
してそれぞれ（０，０，０，０）、（１，０，０，０）
となる。そして０−一致信号ＡＬＬ０が“１”であるの
でイクスクルーシブ・ノア回路ＸＮＯＲｉはアンド回路
ＡＮＤＸｉをそのまま伝搬させる。よって期待値の組
（Ｅ０，Ｅ１，Ｅ２，Ｅ３）の値も書き込み原信号ＷＥ
ＣＤの“１”，“０”に対応してそれぞれ（０，０，
０，０）、（１，０，０，０）となる。
【０３３２】ＳＴＡＴＥ−Ｃ−１１に対応する第２２周
期において、０−一致信号ＡＬＬ０が“０”であり、書
き込み原信号ＷＥＣＤが“１”である。よってアンド回
路ＡＮＤＸｉはワード線ＷＬｉを選択するデコーダＤＣ
ＤＲの出力Ｘｉをそのまま伝搬させる。一方、０−一致
信号ＡＬＬ０が“０”であるのでイクスクルーシブ・ノ
ア回路ＸＮＯＲｉはアンド回路ＡＮＤＸｉの出力を反転
させる。よって期待値の組（Ｅ０，Ｅ１，Ｅ２，Ｅ３）
の値は（１，０，０，０）と相補的な値の組（０，１，
１，１）となる。
【０３３３】ＳＴＡＴＥ−Ｃ−１２に対応する第２３周
期において、０−一致信号ＡＬＬ０は“０”であるが、
書き込み原信号ＷＥＣＤも“０”であるので、イクスク
ルーシブ・オア回路ＸＯＲＷの出力は“０”となり、ア
ンド回路ＡＮＤＸｉの出力は全て“０”となる。そして
イクスクルーシブ・ノア回路ＸＮＯＲｉはアンド回路Ａ
ＮＤＸｉの出力を反転させ、期待値の組（Ｅ０，Ｅ１，
Ｅ２，Ｅ３）の値は（１，１，１，１，１）となる。
【０３３４】上記と同様の動作の繰り返しにより、図１
３９に示された回路と同様に、図１４０に示された回路
も第３の手法に関する期待値を自動的に生成することが
できる。
【０３３５】Ｄ．列一致信号を受けるスキャンパス． 図１において示されたように、列一致信号Ｚｉをスキャ
ンパスで受け、これをシフトさせてスキャン信号ＳＯＺ
として順次得ることができる。また、列一致信号Ｚｉか
らヒット信号ＨＩＴを得ることもできる。以下ではその
ようなスキャンパス及びこれを構成するスキャンフリッ
プフロップの例について説明する。以下で示すスキャン
フリップフロップは既述の第１乃至第３の手法の何れに
対しても適用することができる。
【０３３６】（ｄ−１）実施の形態１２． 図１４１は列一致信号Ｚｉと期待値Ｅｉとを受けるスキ
ャンパスの構成を示す回路図であり、図１４２は当該ス
キャンパスを構成するスキャンフリップフロップＳＦＦ
−Ｚｉの構成を示す回路図である。
【０３３７】スキャンフリップフロップＳＦＦ−Ｚｉは
直列に接続され、そのＤ端子には列一致信号Ｚｉを、そ
の端子ＥＸＰには期待値Ｅｉを、それぞれ入力する。ま
たＱ出力として信号ＱＺｉが、端子Ｇからは信号Ｇｉ
が、それぞれ出力される。
【０３３８】また、スキャン出力端子ＳＯは次段のスキ
ャンフリップフロップのスキャン入力端子ＳＩに接続さ
れる。つまり、スキャンフリップフロップＳＦＦ−Ｚ０
のスキャン入力端子ＳＩにはスキャン信号ＳＩＺが与え
られ、スキャンフリップフロップＳＦＦ−Ｚ１，ＳＦＦ
−Ｚ２，ＳＦＦ−Ｚ３のスキャン入力端子ＳＩにはそれ
ぞれスキャンフリップフロップＳＦＦ−Ｚ０，ＳＦＦ−
Ｚ１，ＳＦＦ−Ｚ２のスキャン出力信号ＳＯＺ０，ＳＯ
Ｚ１，ＳＯＺ２が与えられる。スキャンフリップフロッ
プＳＦＦ−Ｚ３のスキャン出力信号ＳＯＺ３はスキャン
信号ＳＯＺとして得られる。
【０３３９】信号Ｇｉは後述するように、その対応する
列に故障（異常）が検出されたか否かを示し、異常／正
常に対応してそれぞれ“０”／“１”をとる。また信号
ＱＺｉは後述するように、列一致信号Ｚｉを与える。信
号Ｇｉと信号ＱＺｉはアンド回路ＡＮＤＺｉによってそ
の論理積が採られ、全てのアンド回路ＡＮＤＺｉの出力
はオア回路ＯＲＨに入力されるので、故障のあった列に
対応する列一致信号はヒット信号ＨＩＴの生成には寄与
しない。これによってＣＡＭを用いるシステム側では故
障個所を避ける事ができる。
【０３４０】全てのスキャンフリップフロップＳＦＦ−
Ｚｉには比較許可信号ＣＭＰＥＮ、出力ホールド信号Ｈ
ＯＬＤ−Ｚ、シフトモード信号ＳＭ、フリップフロップ
挿入信号ＩＮＳＦＦが共通して与えられている。
【０３４１】スキャンフリップフロップＳＦＦ−Ｚｉは
端子ＥＸＰとＤ端子に接続された２入力端のイクスクル
ーシブ・オア回路ＸＯＲＨｉは列一致信号Ｚｉと期待値
Ｅｉとを比較して、不一致／一致に対応してそれぞれ
“１”／“０”を採る判定信号Ｈｉを出力する。かかる
機能は比較回路７０におけるイクスクルーシブ・オア回
路ＸＯＲＨｉと同一であるので同一の符号を用いてい
る。勿論、イクスクルーシブ・オア回路ＸＯＲＨｉを比
較回路７０とスキャンフリップフロップＳＦＦ−Ｚｉと
で共用することもできるし、それぞれ個別に設けること
もできる。
【０３４２】出力ホールド信号ＨＯＬＤ−Ｚはセレクタ
ＳＥＬＺＨｉの制御を行う。セレクタＳＥＬＺＨｉの０
−入力端にはスキャン入力端子ＳＩが接続されている。
セレクタＳＥＬＺＨｉの出力端はセレクタＳＥＬＺＳｉ
の１−入力端に接続され、セレクタＳＥＬＺＳｉの０−
入力端にはＤ端子が接続されている。セレクタＳＥＬＺ
Ｓｉの出力端にはフリップフロップＺＦＦｉのＤ端子が
接続され、そのＱ出力はインバータによって反転されて
信号Ｇｉとなる。
【０３４３】フリップフロップＺＦＦｉのＱ出力は、ス
キャン出力端子ＳＯに与えられると共に、判定信号Ｈｉ
は比較許可信号ＣＭＰＥＮとの論理積と、論理和が採ら
れ、その結果がセレクタＳＥＬＺＨｉの１−入力端に与
えられる。
【０３４４】セレクタＳＥＬＺＦｉの０−入力端にはＤ
端子が接続され、１−入力端にはフリップフロップＺＦ
ＦのＱ出力が与えられる。そしてこの２つの何れかが、
フリップフロップ挿入信号ＩＮＳＦＦに基づいて、スキ
ャンフリップフロップＳＦＦ−ＺｉのＱ出力として採用
される。
【０３４５】まず、列一致信号Ｚｉを取り込む（通常
の）動作では、シフトモード信号ＳＭを“０”に設定す
る。図１４３はこのときのクロック信号Ｔ、シフトモー
ド信号ＳＭ、列一致信号Ｚｉ、フリップフロップＺＦＦ
ｉのＱ出力の値（スキャン出力端子ＳＯに与えられる
値）の関係を示すタイミングチャートである。
【０３４６】これによりＤ端子に与えられた列一致信号
ＺｉがフリップフロップＺＦＦｉを介してセレクタＳＥ
ＬＺＦｉの１−入力端に与えられる。よってフリップフ
ロップ挿入信号ＩＮＳＦＦを“１”に設定することによ
り、スキャンフリップフロップＳＦＦ−Ｚｉは通常のフ
リップフロップとして（実質的にはフリップフロップＺ
ＦＦｉの機能によって）動作する。
【０３４７】もしも、このフリップフロップとしての動
作すら必要でなく、単に列一致信号Ｚｉを通過させるだ
けであれば、フリップフロップ挿入信号ＩＮＳＦＦを
“０”に設定すればよい。もしもスキャンフリップフロ
ップＳＦＦ−Ｚｉを通常のフリップフロップとして動作
させる必要がなく、常に列一致信号Ｚｉを通過させるの
であれば、セレクタＳＥＬＺＦｉは不要であり、スキャ
ンフリップフロップＳＦＦ−ＺｉのＤ端子を直接に自身
のＱ出力とすることもできる。
【０３４８】上記のような通常の動作においても信号Ｇ
ｉは出力されている。そして既述のように、対応する列
が故障している場合には列一致信号Ｚｉたる信号ＱＺｉ
をヒット信号ＨＩＴの生成には寄与させなくするのであ
る。
【０３４９】そのような信号Ｇｉは以下のようにして生
成される。図１４４はこのような信号Ｇｉの生成を行う
ときの動作を示すタイミングチャートである。シフトモ
ード信号ＳＭ、出力ホールド信号ＨＯＬＤ−Ｚ、比較許
可信号ＣＭＰＥＮを全て“１”に設定する。これによ
り、判定信号ＨｉはフリップフロップＺＦＦｉのＱ出力
と論理和が採られ、その結果がフリップフロップＺＦＦ
ｉに与えられる。
【０３５０】もしも列一致信号Ｚｉと期待値Ｅｉとが一
致していれば判定信号Ｈｉは“０”となり、これと比較
許可信号ＣＭＰＥＮとの論理積は“０”となる。よって
フリップフロップＺＦＦｉが以前に記憶していた値が更
新されることはない。しかし、列一致信号Ｚｉと期待値
Ｅｉとが一致しなければ、即ち対応する列に故障が生じ
ている場合には、判定信号Ｈｉは“１”となり、フリッ
プフロップＺＦＦｉはそれが以前に記憶していた値によ
らず“１”を記憶することになる。
【０３５１】換言すれば、第１乃至第３の手法を用いて
各連想メモリＣｉｊの故障を検出する事により、一つで
も判定信号Ｈｉが“１”となるようなテストパターンが
存在すれば、その他のテストパターンにおいて判定信号
が“０”となろうとも、フリップフロップＺＦＦｉには
値“１”が記憶され、通常動作において信号Ｇｉが値
“０”を採ることになる。
【０３５２】このような動作を確実にするためには予
め、フリップフロップＺＦＦｉには値“０”を記憶させ
ておく必要がある。これには値“０”をスキャンインす
ればよい。具体的にはシフトモード信号ＳＭを“１”
に、出力ホールド信号ＨＯＬＤ−Ｚを“０”にそれぞれ
設定する。図１４５はこのようなシフト動作を示すタイ
ミングチャートである。これによってスキャン入力端子
ＳＩに与えられた値がフリップフロップＺＦＦｉに伝達
される。しかもフリップフロップＺＦＦｉのＱ出力はス
キャン出力端子ＳＯに与えられるので、スキャン信号Ｓ
ＩＺに“０”を与えて、これを順次シフトさせることに
よって、全てのフリップフロップＺＦＦｉに値“０”を
記憶させることができる。
【０３５３】勿論、シフトモード信号ＳＭ及び出力ホー
ルド信号ＨＯＬＤ−Ｚを“１”に、比較許可信号ＣＭＰ
ＥＮを“０”にそれぞれ設定することにより、スキャン
フリップフロップＳＦＦ−Ｚｉにホールド動作をさせる
ことも可能である。図１４６はホールド動作をさせる場
合を示すタイミングチャートである。
【０３５４】これにより、フリップフロップＺＦＦｉに
記憶された故障の存否を保持させ、その後にシフト動作
をおこなうことによって順次テスト結果を得ることがで
きる。
【０３５５】（ｄ−２）実施の形態１３． 図１４７はスキャンフリップフロップＳＦＦ−Ｚｉの他
の構成を示す回路図である。実施の形態１２において図
１４２を用いて示された構成に対して、アンド回路ＡＮ
ＤＺｉを付加した構成を採っている。
【０３５６】アンド回路ＡＮＤＺｉは実施の形態１２に
おいて図１４３を用いて示されたものと同一であり、各
スキャンフリップフロップＳＦＦ−Ｚｉの内部において
信号ＱＺｉとなるべき列一致信号Ｚｉと信号Ｇｉとの論
理積を採る。但し、その論理積はセレクタＳＥＬＺＦｉ
の０−入力端に与えられるので、フリップフロップ挿入
信号ＩＮＳＦＦが“１”である場合、即ち通常動作時の
み故障がマスクされることになる。
【０３５７】図１４８は図１４７に示されたスキャンフ
リップフロップＳＦＦ−Ｚｉを用いた場合の、スキャン
パスの構成を示す回路図である。アンド回路ＡＮＤＺｉ
がスキャンフリップフロップＳＦＦ−Ｚｉに内蔵された
ため、図１４８には表れてこない。
【０３５８】（ｄ−３）実施の形態１４． 図１４９はスキャンフリップフロップＳＦＦ−Ｚｉの他
の構成を示す回路図である。実施の形態１３において図
１４７を用いて示された構成に対して、故障情報保持用
のレジスタＦＲｉが付加されている。このレジスタＦＲ
ｉはレジスタ専用クロック信号ＴＲＥＧ、リセット信号
ＲＥＤ−ＲＳＴで制御されており、フリップフロップＺ
ＦＦｉのＱ出力を入力してこれを記憶する。端子Ｇはイ
ンバータを介してレジスタＦＲｉの出力を受ける。
【０３５９】フリップフロップＺＦＦｉが記憶する、故
障の存否を示す信号（テスト結果）をこのレジスタＦＲ
ｉが取り込み、保持する事ができる。従って、シフト動
作によってフリップフロップＺＦＦｉからテスト結果を
読み出しても、故障の存否に関するファイル情報が失わ
れる事はない。なお、リセット信号ＲＥＤ−ＲＳＴは省
略してもよい。
【０３６０】図１５０は図１４９に示されたスキャンフ
リップフロップＳＦＦ−Ｚｉを用いた場合の、スキャン
パスの構成を示す回路図である。実施の形態１３におい
て図１４８を用いて示された構成に比べ、全てのスキャ
ンフリップフロップＳＦＦ−Ｚｉにレジスタ専用クロッ
ク信号ＴＲＥＧが与えられている点で異なっている。
【０３６１】（ｄ−４）実施の形態１５． 図１５１はスキャンフリップフロップＳＦＦ−Ｚｉの他
の構成を示す回路図である。実施の形態１３において図
１４９を用いて示された構成に対して、アンド回路ＡＮ
ＤＺｉを省略した構成を採っている。即ちセレクタＳＥ
ＬＺＦｉの０−入力端にはＤ端子が直結されている。換
言すれば、図１５１に示された構成は、実施の形態１２
において図１４２を用いて示された構成に対して、フリ
ップフロップＺＦＦｉのＱ出力と信号Ｇｉを出力するイ
ンバータとの間に、故障情報保持用のレジスタＦＲｉが
付加された構成を有している。
【０３６２】このように構成されたスキャンフリップフ
ロップＳＦＦ−Ｚｉも、図１５０に示されたスキャンパ
スを構成することができることは明白である。
【０３６３】Ｅ．冗長機能付き連想メモリ回路． 故障が発見された連想メモリの行、または列が存在する
場合、これらに代替する連想メモリの行、列を備える、
いわゆる冗長機能付きの連想メモリ回路を構成すること
ができる。
【０３６４】（ｅ−１）実施の形態１６． 図１５２は、それぞれｍ行に配された連想メモリセルを
含む第０乃至第（ｎ−１）列の連想メモリセル群と、ｍ
行に配された連想メモリセルを有する第ｎ列の連想メモ
リセル群とを有する連想メモリ回路の構成を示す回路図
である。ここで、ｍ＝３，ｎ＝４に選択される。第０乃
至第３列に配された連想メモリセルＣ０ｊ〜Ｃ３ｊの、
いずれか一つの列に対応する連想メモリセルに故障が生
じた場合、第４列に配された連想メモリセルＣ４０，Ｃ
４１，Ｃ４２が代替機能を有する。
【０３６５】そして故障している連想メモリセルの列を
避けて、例えば入力信号ＤＩｊによって得られる検査デ
ータが列に配された連想メモリセルにおいて記憶されて
いるか否か、が判断される。図１６３を用いて説明され
たように、各列毎に列一致信号Ｚｉが、一致出力Ｕｉｊ
の論理和の反転として得られる。
【０３６６】出力部Ｚ−ＳＣＡＮは、第０列乃至第４列
の連想メモリセル群の良／否に応じて活性／非活性をそ
れぞれ示す第０乃至第４の良否データである信号Ｇ０〜
Ｇ４を記憶している。そして、第０列乃至第４列の連想
メモリセル群が記憶する比較データと、検査データとが
一致するか否かをそれぞれ示す第０乃至第４の一致判定
信号候補である信号ＱＺ０〜ＱＺ４を出力する。この出
力部Ｚ−ＳＣＡＮは、実施の形態１２，１３，１４にお
いてそれぞれ図１４１、図１４８、図１５０を用いて示
されたスキャンパスの構成から、オア回路ＯＲＨを除い
た構成で実現することができる。例として、図１４９に
示されたスキャンフリップフロップＳＦＦ−Ｚｉを用い
た場合に構成可能な出力部Ｚ−ＳＣＡＮの構成を図１５
３に示す。
【０３６７】全ての列に故障が生じていないとは限らな
い。そして一致判定信号候補ＱＺ０〜ＱＺ４のうち、故
障の生じていないもののみが、第０乃至第３の一致判定
信号ＺＺ０〜ＺＺ３として得られる。
【０３６８】第０乃至第３の一致判定信号ＺＺ０〜ＺＺ
３は、第０乃至第３の良否データＧ０〜Ｇ３と、前記第
０乃至第４の一致判定信号候補ＱＺ０〜ＱＺ４とから、
ゲート群１４１とセレクタ群１４２によって生成され
る。
【０３６９】ゲート群１４１は第０乃至第３の制御信号
Ｆ０〜Ｆ３を出力する。第０の良否データＧ０は第０の
制御信号Ｆ０として採用される。そして、第１の良否デ
ータＧ１と、第０の制御信号Ｆ０との論理積が第１の制
御信号Ｆ１として採用される。同様にして、第２の良否
データＧ２と、第１の制御信号Ｆ１との論理積が第２の
制御信号Ｆ２として、第３の良否データＧ３と、第２の
制御信号Ｆ２との論理積が第３の制御信号Ｆ３として、
それぞれ採用される。
【０３７０】セレクタ群１４２においては、第ｉの制御
信号Ｆｉの活性／非活性に対応して、隣接する２つの列
に対応する一致判定信号候補ＱＺｉ，ＱＺ（ｉ＋１）の
何れかが、第ｉの一致判定信号ＺＺｉとして出力され
る。
【０３７１】デコーダＤＣＤＲの出力は、ここでは出力
Ｘｉがワード線ＷＬｉを選択するものであるとして説明
する。デコーダＤＣＤＲの出力と選択するワード線との
関係が図４６、図４８に示されるような関係にある場合
にはそのような関係に基づいて出力とワード線ドライバ
ＷＬＤとの接続関係をアレンジすればよい。
【０３７２】セレクタ群１４３ａは第０乃至第３の制御
信号Ｆ０〜Ｆ３と、デコーダ出力Ｘ０〜Ｘ３とを入力
し、第１乃至第４の列指定信号候補Ｈ１〜Ｈ４を出力す
る。制御信号Ｆ０の非活性／活性に基づいて、それぞれ
出力Ｘ０，Ｘ１が第１の列指定信号候補Ｈ１として採用
される。同様にして、制御信号Ｆ１の非活性／活性に基
づいて、それぞれ出力Ｘ１，Ｘ２が第２の列指定信号候
補Ｈ２として、制御信号Ｆ２の非活性／活性に基づい
て、それぞれ出力Ｘ２，Ｘ３が第３の列指定信号候補Ｈ
３として、それぞれ採用される。また、制御信号Ｆ３が
非活性の場合には出力Ｘ３が第４の列指定信号候補Ｈ４
として採用されるが、制御信号Ｆ３が活性化している場
合には第４の列指定信号候補Ｈ４の値は“０”となる。
【０３７３】ゲート群１４４は、第０乃至第３の良否デ
ータＧ０〜Ｇ３と、第０乃至第４の列指定信号候補Ｈ０
〜Ｈ４とを入力して、ワード線ＷＬ０〜ＷＬ４のいずれ
を選択すべきかを決定する。但し、第０の列指定信号候
補Ｈ０としてはデコーダの出力Ｘ０が採用される。
【０３７４】第ｉの列指定信号候補Ｈｉと第ｉの良否デ
ータＧｉの論理積が活性化する場合にはワード線ＷＬｉ
が選択される。但し、前記第４の列指定信号候補Ｈ４が
活性化する場合にはワード線ＷＬ４が選択される。
【０３７５】表９は図１５２に示された回路において、
第０乃至第３の良否データＧ０〜Ｇ３、第０乃至第３の
制御信号Ｆ０〜Ｆ３、ワード線ＷＬ０〜ＷＬ４、第０乃
至第３の一致判定信号ＺＺ０〜ＺＺ３の採る値を対応づ
ける論理値表である。
【０３７６】
【表９】
【０３７７】第０乃至第３列の連想メモリセルにおいて
故障がない場合には全ての良否データＧ０〜Ｇ３は全て
値“１”を採るので、全ての制御信号Ｆ０〜Ｆ３も値
“１”を採る。その結果、第４の列指定信号候補Ｈ４は
値“０”を採り、冗長機能は発揮されていない。
【０３７８】しかし、第０乃至第３列の連想メモリセル
のうちの一つに故障が存在していた場合には、その列に
対応する良否データＧｂ（０≦ｂ≦３）が０となる。そ
の結果、出力Ｘ０〜Ｘ３の相互の順序は異ならせること
なく、故障が存在していた列を回避し、これに代わって
第４列のメモリセルを用いてワード線を選択することが
できる。
【０３７９】また、第０乃至第３の一致判定信号ＺＺ０
〜ＺＺ３として、選択されたワード線に対応して第０乃
至第４の一致判定信号候補ＱＺ０〜ＱＺ４の中の４つが
採用されるので、故障の存在する一つの列を回避して３
行４列の連想メモリ回路として機能することができる。
【０３８０】なお、第３の制御信号Ｆ３によって制御さ
れるセレクタは、より簡単な論理ゲートで代替すること
ができる。図１５４はそのような代替を行った場合のセ
レクタ群１４３ｂの構成を示す回路図である。第３の制
御信号Ｆ３の反転と出力Ｘ３との論理積を第４の列指定
信号候補Ｈ４として出力する論理ゲートを用いることに
より、セレクタ１４３ｂは図１５２に示されたセレクタ
１４３ａと同等の機能を果たすことができる。
【０３８１】（ｅ−２）実施の形態１７． 図１５５及び図１５６は両者相まって、それぞれｎ列に
配された連想メモリセルを含む第０乃至第（ｍ−１）行
の連想メモリセル群と、ｎ列行に配された連想メモリセ
ルを有する第ｍ行の連想メモリセル群とを有する連想メ
モリ回路の構成を示す回路図である。ここで、ｍ＝３，
ｎ＝４に選択される。第０乃至第２行に配された連想メ
モリセルＣｉ０〜Ｃ２ｉの、いずれか一つの行に対応す
る連想メモリセルに故障が生じた場合、第３行に配され
た連想メモリセルＣ０３〜Ｃ３３が代替機能を有する。
【０３８２】そして故障している連想メモリセルの行を
避けて、例えば入力信号ＤＩｊによって得られる検査デ
ータが列に配された連想メモリセルにおいて記憶されて
いるか否か、が判断される。これに先立ち、まず連想メ
モリセルＣｉｊの有するメモリセルＭｉｊの故障の判
断、及び第１乃至第３の手法を用いた連想メモリ回路の
テストが行われる。
【０３８３】なお、これらの図においては煩雑さを避け
るため、列を選択するデコーダＤＣＤＲや、シフトモー
ド信号ＳＭ、入力ホールド信号ＨＯＬＤ−ＤＩ、比較許
可信号ＣＭＰＥＮ、出力ホールド信号ＨＯＬＤ−Ｚ、シ
フトモード信号ＳＭ、フリップフロップ挿入信号ＩＮＳ
ＦＦなどは示していない。
【０３８４】図１５７は出力スキャンフリップフロップ
ＳＦＦ−ＤＯ０，ＳＦＦ−ＤＯ１，ＳＦＦ−ＤＯ２，Ｓ
ＦＦ−ＤＯ３の接続近辺の詳細を示す回路図である。出
力スキャンフリップフロップＳＦＦ−ＤＯｊはデータ出
力ＤＯｊと、期待値ＥＸｊとを受け、両者を比較してそ
の一致／不一致を信号ＳＯＱｊとして出力する。
【０３８５】図１５８は出力スキャンフリップフロップ
ＳＦＦ−ＤＯｊの構成を示す回路図である。この構成
は、図１４２において示された構成から、信号Ｇを生成
するためのインバータを削除した構成となっている。但
し、出力スキャンフリップフロップＳＦＦ−ＤＯｊは列
に対応してではなく、行に対応して設けられるので、図
１５８においては添え字が“ｉ”から“ｊ”に替えられ
ている。
【０３８６】まず、メモリセルＭｉｊの故障が判断され
る。出力スキャンフリップフロップＳＦＦ−ＤＯｊのＤ
端子にはセンスアンプＳＡからデータ出力ＤＯｊが与え
られ、端子ＥＸＰには期待値ＥＸｊが与えられる。連想
メモリ回路の故障を行毎に調べる場合には、例えば全て
の連想メモリセルＣｉｊに特定の値“１”を書き込んで
置き（これによってメモリセルＭｉｊに特定の値“１”
が書き込まれる）、その後に読み出しを行ってデータ出
力ＤＯｊを得るということが行われる。よって、データ
出力ＤＯｊの期待値ＥＸｊとしては同一の値“１”を採
ることができる。この様な場合では全ての出力スキャン
フリップフロップＳＦＦ−ＤＯｊの端子ＥＸＰを共通に
接続してもよい。
【０３８７】比較許可信号ＣＭＰＥＮを“１”にするこ
とにより、データ出力ＤＯｊと期待値ＥＸｊとの一致／
不一致がセレクタＳＥＬＺＨｉの１−入力端に与えられ
る。よって、出力ホールド信号ＨＯＬＤ−Ｚ及びシフト
モード信号ＳＭを“１”にすることによって、対応する
行における連想メモリセルに故障が存在するか否かを示
すデータがフリップフロップＺＦＦｊに与えられること
になる。実施の形態１２において図１４２を用いて説明
されたように、一旦不良と判断された行は、対応するフ
リップフロップＺＦＦｊに“１”が記憶され続ける。
【０３８８】このようにして得られた信号ＳＯＱｊは、
それぞれレジスタＲＥＧｊに記憶される。これらのレジ
スタＲＥＧｊは、リセット信号ＲＥＤ−ＲＳＴによって
一斉にリセットすることができる。信号ＳＯＱｊをスキ
ャンアウトしない場合には、レジスタＲＥＧ０〜ＲＥＧ
３を省略することができる。
【０３８９】良否データＫｊはそれぞれ信号ＳＯＱｊの
論理反転を採ることによって得られる。即ち、良否デー
タＫｑの値が“０”であれば、第ｑ行に配された連想メ
モリセルＣｑｊの少なくとも一つが故障していることを
示している。
【０３９０】ゲート群１４５は良否データＫ０〜Ｋ３を
入力して制御信号Ｌ１〜Ｌ３を出力する。ゲート群１４
５は、実施の形態１６において図１５２を用いて示され
たゲート群１４１と同様の構成を有しており、図１５２
において示された良否データＧ０〜Ｇ３、制御信号Ｆ１
〜Ｆ３を、それぞれ良否データＫ０〜Ｋ３、制御信号Ｌ
１〜Ｌ３と読み替えれば、ゲート群１４５の構成が得ら
れる。
【０３９１】表１０は、良否データＫ０〜Ｋ３、制御信
号Ｌ１〜Ｌ３、並びに後述する原入力信号ＤＤＩ０〜Ｄ
ＤＩ３及び出力信号ＸＤＯ０〜ＸＤＯ２が採る値を対応
づける論理値表である。
【０３９２】
【表１０】
【０３９３】セレクタ群１４６は、３種の入力信号候補
ＸＤＩ０〜ＸＤＩ２と制御信号Ｌ０〜Ｌ３とに基づい
て、原入力信号ＤＤＩ０〜ＤＤＩ３を生成する。但し制
御信号Ｌ０としては良否データＫ０が採用される。原入
力信号ＤＤＩ０は制御信号Ｌ０が“０”，“１”の値を
採るのに対応して、それぞれ値φ、入力信号候補ＸＤＩ
０の値のいずれかを採る。また、原入力信号ＤＤＩ３は
制御信号Ｌ３が“０”，“１”の値を採るのに対応し
て、それぞれ入力信号候補ＸＤＩ２の値、値φのいずれ
かを採る。ここで値φは“１”，“０”のいずれでも良
いことを示す。
【０３９４】原入力信号ＤＤＩ１は制御信号Ｌ１が
“０”，“１”の値を採るのに対応して、それぞれ入力
信号候補ＸＤＩ０，ＸＤＩ１のいずれかの値を採る。同
様にして、原入力信号ＤＤＩ２は制御信号Ｌ２が
“０”，“１”の値を採るのに対応して、それぞれ入力
信号候補ＸＤＩ１，ＸＤＩ２のいずれかを採る。
【０３９５】この様にして得られた原入力信号ＤＤＩｊ
はそれぞれ良否データＫｊと共に入力スキャンフリップ
フロップＳＦＦ−ＤＫｊに与えられる。
【０３９６】図１５９は図１５５で示される回路におい
て用いられる入力スキャンフリップフロップＳＦＦ−Ｄ
Ｋｊの構成を示す回路図である。ここで用いられる入力
スキャンフリップフロップＳＦＦ−ＤＫｊは、図７で示
された構成に対し、更に良否データＫｊに基づいて出力
を切り換えるセレクタ９４を追加した構成が必要とされ
る。
【０３９７】つまり、ここで示された入力スキャンフリ
ップフロップＳＦＦ−ＤＫｊではそのＱ出力と、スキャ
ン出力端ＳＯから得られる入力信号ＤＩｊとが一致する
とは限らない。セレクタ９４の１−入力端にはフリップ
フロップ９２のＱ出力が与えられ、０−入力端にはセレ
クタ９０，９１を介してスキャン入力端ＳＩが接続され
ている。そしてセレクタ９４の選択を制御する端子Ｋに
は良否データＫｊが与えられる。
【０３９８】次に連想メモリ回路としてのテストが行わ
れる。例として第０行における故障が、上記のメモリセ
ルＭｉｊの故障の判断によって判明した場合を想定する
と、Ｋ０が値“０”を採り、その他の良否データＫｊは
すべて値“１”を採る。よって表１０から解るように原
入力信号ＤＤＩ０は値φを採る。しかし第０行に対応す
る入力スキャンフリップフロップＳＦＦ−ＤＫ０におい
てはセレクタ９４がフリップフロップ９２を介さずに、
スキャン入力端子ＳＩとスキャン出力端子ＳＯとを接続
するので、第１乃至第３の手法で説明されたテストパタ
ーンのシフトインに関しては入力スキャンフリップフロ
ップＳＦＦ−ＤＫ０が素通りされることになる。他の第
１行乃至第３行に関しても同様である。
【０３９９】そしてこのとき、故障が存在する行からの
読み出しは行われない。サーチドライバＳＤＫは良否デ
ータＫｊが値“１”を採る場合にのみ、図４に示された
サーチドライバＳＤとしての機能を果たすからである。
【０４００】図１６０はサーチドライバＳＤＫの構成を
示す回路図である。図６で示されたサーチドライバＳＤ
と比較して、サーチイネーブル信号ＳＥのみならず、良
否データＫｊもが値“１”を採らなければサーチ動作は
行われない。
【０４０１】従って、故障が存在する行が一つ存在した
場合には、その行を回避して第１乃至第３の手法を用い
て連想メモリ回路のテストを行うことができる。
【０４０２】更に、連想メモリ回路としての通常の動作
を行う場合には、ＳＦＦ−ＤＯｊのＱ出力である出力信
号候補ＱＤＯ０〜ＱＤＯ３の内、故障していない行に対
応するもの３つが出力信号ＸＤＯ０〜ＸＤＯ２として採
用される。セレクタ群１４７は制御信号Ｌ０〜Ｌ３に基
づいて行選択信号ＸＤＯ０〜ＸＤＯ２を生成する。制御
信号ＬＯｊが値“１”，“０”を採ることに対応して、
それぞれ出力信号ＸＤＯｊとして出力信号候補ＱＤＯ
ｊ，ＱＤＯ（ｊ＋１）が採用される。これによって、故
障した行を避けて連想メモリ回路を使用することができ
る。
【０４０３】このように行の回避が行われるので、表１
０に示されるように、原入力信号ＤＤＩ０が値φを採っ
たり、原入力信号ＤＤＩｑ，ＤＤＩ（ｑ＋１）（ｑ＝
０，１，２）が互いに等しい値を採っても通常の動作に
は影響しない。また、全く故障が存在しない場合でも第
４行は選択されないので、これに対応した信号ＤＤＩ３
が値φを採っても通常の動作には影響しない。換言すれ
ば、原入力信号の中にはダミーとなるべきものが生成さ
れることとなる。
【０４０４】但し、いずれの行においても故障が存在し
ない場合には連想メモリ回路のテストのテストパターン
は４ビットのパターンで行う必要がある。いずれの入力
スキャンフリップフロップＳＦＦ−ＤＫｊも素通りされ
ないためである。
【０４０５】図１６１及び図１６２は入力スキャンフリ
ップフロップＳＦＦ−ＤＫｊの他の構成を示す回路図で
ある。良否データＫｊが値“０”を採る場合において、
スキャン出力端子ＳＯとスキャン入力端子ＳＩとを接続
すればよい。従って、図１６１及び図１６２がそれぞれ
示すように、セレクタ９４の０−入力端にはセレクタ９
０の出力端が接続されても良いし、スキャン入力端子Ｓ
Ｉが直接に接続されても良い。
【０４０６】
【発明の効果】この発明のうち請求項１にかかる連想メ
モリ回路のテスト方法によれば、テストパターンが所定
の規則に則って更新される。例えばｍ＝３の場合に、初
期化されたテストパターンが（０，０，０）であったと
すれば、更新によって得られるテストパターンは順次
（１，０，０）→（１，１，０）→（１，１，１）→
（０，１，１）→（０，０，１）→（０，０，０）→…
となる。本発明のテストパターンは、上記のようにして
更新されるので、第０の入力信号と第（ｍ−１）の入力
信号とが等しい値を採る場合に、それ以外の入力信号が
その値と異なることはない。よって本発明で得られるテ
ストパターンの種類は２m よりも少ない。
【０４０７】しかし、連想メモリセルに対して或るテス
トパターンが書き込まれ、このテストパターン或いは次
に更新されたテストパターンと、連想メモリセルの保持
する内容とが比較される。連想メモリセルの保持する内
容とテストパターンとが、一致する場合及び一致しない
場合のいずれもが発生し、これらの場合における連想メ
モリセルのテストを、少ない種類のテストパターンで行
うことができる。
【０４０８】この発明のうち請求項２にかかる連想メモ
リ回路のテスト方法によれば、連想メモリセルの保持す
る内容と入力信号の組み合わせの全てに関してテストを
行うことができる。
【０４０９】この発明のうち請求項３にかかる連想メモ
リ回路のテスト方法によれば、請求項２にかかる連想メ
モリ回路のテスト方法よりも少ないステップ数で連想メ
モリ回路のテストを行うことができる。
【０４１０】この発明のうち請求項４にかかる連想メモ
リ回路のテスト方法によれば、連想メモリセルの保持す
る内容と入力信号の組み合わせの全てに関してテストを
行うことができる。
【０４１１】この発明のうち請求項５にかかる連想メモ
リ回路のテスト回路によれば、インバータの機能に依っ
て、第０の入力スキャンフリップフロップへは、一つ前
のクロックサイクルにおいて第（ｍ−１）の入力スキャ
ンフリップフロップの保持していた内容がシフトインさ
れる。そして第ｐ（１≦ｐ≦ｍ−１）の入力スキャンフ
リップフロップへは一つ前のクロックサイクルにおいて
第（ｐ−１）の入力スキャンフリップフロップが保持し
ていた内容がシフトインされる。このようにして順次更
新される第０乃至第（ｍ−１）の入力スキャンフリップ
フロップが保持する内容の全体は、テストパターンとし
て把握される。連想メモリセルに対して或るテストパタ
ーンが書き込まれ、このテストパターン或いは次に更新
されたテストパターンと、連想メモリセルの保持する内
容とが比較される。
【０４１２】本発明のテストパターンは、第０乃至第
（ｍ−１）の入力スキャンフリップフロップにおいて上
記のようにして生成されるので、請求項１記載の連想メ
モリ回路のテスト方法において用いられるテストパター
ンと同一であり、その種類は２m よりも少ない。しか
し、連想メモリセルの保持する内容とテストパターンと
が一致する場合及び一致しない場合のいずれもが発生
し、これらの場合における連想メモリセルのテストを、
少ない種類のテストパターンで行うことができる。
【０４１３】この発明のうち請求項６にかかる連想メモ
リ回路のテスト回路によれば、第（ｎ−１）列が選択さ
れるまでは最終番地検出信号が非活性化しているので、
列番号ｉがカウンタによって更新され、しかも連想メモ
リ回路への書き込みが可能である。更に入力ホールド信
号が活性化されているので、このときの入力信号は更新
されない。よって全ての列に対して書き込みが行われる
までの間、テストパターンは更新されない。
【０４１４】そして第（ｎ−１）列が選択されることに
より、最終番地検出信号が活性化するが、アドレスホー
ルド信号が１クロックサイクル遅れてカウンタのカウン
ト機能を停止させるので、一旦第０列が選択されたの
ち、その次のクロックサイクルにおいて列番号ｉ＝０が
カウンタにおいて保持される。一方、第（ｎ−１）列が
選択されることにより、入力ホールド信号が非活性化さ
れるので入力信号の値を更新することができる。よっ
て、請求項２記載の連想メモリ回路のテスト方法を実行
する事ができる。
【０４１５】この発明のうち請求項７にかかる連想メモ
リ回路のテスト回路によれば、例えば第０の入力信号が
値“０”，“１”を採る場合に、カウント方向信号がそ
れぞれ値“１”，“０”を採る（勿論、逆に対応させて
もよい）。よって、まずテストパターンが、例えば第ｊ
の入力信号の全てが“０”であるように初期化されれ
ば、第１のインバータの機能によって第０の入力信号が
“１”を採り、カウント方向信号が値“０”を採る。テ
ストパターンが第ｊの入力信号の全てが“１”である状
態に更新されず、あるいは第（ｎ−１）列が選択される
まではアドレスホールド信号は非活性である。したがっ
て、カウンタはアップカウンタとして機能し、列番号ｉ
が増加しつつ更新される。
【０４１６】更に入力ホールド信号が活性化されている
ので、増加途中、即ち第０乃至第（ｎ−２）列が選択さ
れている場合には入力信号は更新されない。よって全て
の列に対して書き込みが行われるまでの間、テストパタ
ーンは更新されない。そして第（ｎ−１）列が選択され
ることにより、最終番地検出信号が活性化する。カウン
ト方向信号が値“０”を採っており、セレクタは最終番
地検出信号を出力し、入力ホールド信号は非活性化しテ
ストパターンが更新される。
【０４１７】このように或るテストパターンに対して列
番号ｉが増加する方向に連想メモリ回路のテストを行
い、そしてそのテストパターンが更新されてゆく。
【０４１８】しかし、テストパターンが、テストパター
ンが第ｊの入力信号の全てが“１”である状態に更新さ
れ、しかもそのテストパターンに対して全ての列の連想
メモリのテストが行われれば（第（ｎ−１）列が選択さ
れれば）、第２の論理回路の出力であるアドレスホール
ド信号は活性化し、カウンタのカウント機能が一旦停止
する。
【０４１９】一方テストパターンは更新され、第０の入
力信号の値は“１”から“０”へと遷移する。このため
カウント方向信号が値“１”を採る。そしてアドレスホ
ールド信号は非活性化し、カウンタはダウンカウンタと
して機能する。そして、テストパターンが、第ｊの入力
信号の全てが“０”である状態に更新されるまで、或る
テストパターンに対して列番号ｉが減少する方向に連想
メモリ回路のテストを行い、そしてそのテストパターン
が更新されてゆく。
【０４２０】テストパターンが、テストパターンが第ｊ
の入力信号の全てが“０”である状態に更新され、しか
もそのテストパターンに対して全ての列の連想メモリの
テストが行われれば（第０列が選択されれば）、第２の
論理回路の出力であるアドレスホールド信号は活性化
し、カウンタのカウント機能が一旦停止する。この後
は、上記の動作が繰り返される。
【０４２１】従って、請求項３記載の連想メモリ回路の
テスト方法を、第０乃至第（ｍ−１）の入力信号が全て
同一の値を採ることを契機として工程（ｄ）において列
番号ｉを更新する方向を逆転させ、その際列番号ｉを初
期化しないような態様で実行する事ができる。
【０４２２】この発明のうち請求項８にかかる連想メモ
リ回路によれば、クロック信号の遷移に際して、書き込
み許可信号が交互に活性／非活性する。そしてこれにそ
れぞれ対応して入力ホールド信号が非活性／活性する。
アドレスホールド信号は、入力信号が特定の論理値（例
えば全て“０”）であって、かつ書き込み許可信号が非
活性の場合のみ活性化するので、テストパターンがその
全てのパターンを更新しつくすまで、列番号ｉの更新は
為されない。従って、請求項４記載の連想メモリ回路の
テスト方法を実行する事ができる。
【０４２３】この発明のうち請求項９にかかる連想メモ
リ回路のテスト回路によれば、テストパターンは請求項
１記載の連想メモリ回路のテスト方法において用いられ
るそれと同一であり、かかるテストパターンにおいて
は、入力信号が特定の論理値を採るか否かを、前記第０
の入力信号と前記第（ｍ−１）の入力信号とを吟味すれ
ば足りる。従って、その他の入力信号を検出することな
く、アドレスホールド信号の活性／非活性を決定するこ
とができる。
【０４２４】この発明のうち請求項１０にかかる連想メ
モリ回路によれば、請求項６にかかる連想メモリ回路の
期待値を発生させることができる。
【０４２５】この発明のうち請求項１１にかかる連想メ
モリ回路によれば、請求項６にかかる連想メモリ回路の
期待値を発生させることができる。
【０４２６】この発明のうち請求項１２にかかる連想メ
モリ回路によれば、請求項７にかかる連想メモリ回路の
期待値を発生させることができる。
【０４２７】この発明のうち請求項１３にかかる連想メ
モリ回路によれば、請求項７にかかる連想メモリ回路の
期待値を発生させることができる。
【０４２８】この発明のうち請求項１４にかかる連想メ
モリ回路によれば、請求項８にかかる連想メモリ回路の
期待値を発生させることができる。
【０４２９】この発明のうち請求項１５にかかる連想メ
モリ回路によれば、請求項８にかかる連想メモリ回路の
期待値を発生させることができる。
【０４３０】この発明のうち請求項１６にかかる冗長機
能付き連想メモリ回路によれば、故障している連想メモ
リセルが存在する列は良否データが非活性化しているの
で、選択されない。そして冗長列となる第ｎ列の連想メ
モリセル群と代替する。この際、制御信号の機能によっ
て、列指定原信号が列信号指定候補へと変換されるが、
列の順序が入れ替わることはない。
【０４３１】この発明のうち請求項１７にかかる冗長機
能付き連想メモリ回路によれば、セレクタを使用しない
で論理ゲートで第ｎの列信号指定候補を得ることができ
るので、使用するゲート数を低減することができる。
【０４３２】この発明のうち請求項１８にかかる冗長機
能付き連想メモリ回路によれば、第ｓの一致判定信号候
補と、これに対応する期待値との比較により、第ｓの良
否データが決定される。
【０４３３】この発明のうち請求項１９にかかる冗長機
能付き連想メモリ回路によれば、入力スキャンフリップ
フロップのうち、故障と判定された行に対応するものは
スキャンインされたデータを素通りさせるので、故障と
判定された行を回避して、請求項１乃至請求項４にかか
る連想メモリ回路のテスト方法を実行することができ
る。
【０４３４】この発明のうち請求項２０にかかる冗長機
能付き連想メモリ回路によれば、第０乃至第ｍの制御信
号に基づいて、第０乃至第（ｍ−１）の入力信号候補が
第０乃至第ｍの原入力信号の何れかとして採用される。
更に、故障した連想メモリセルが存在すると判定された
行に対応し、ダミーとなる原入力信号も生成される。一
方、出力信号候補の内、故障した連想メモリセルが存在
すると判定された行に対応するものは出力信号から除か
れる。
【０４３５】したがって、連想メモリセルに対して原入
力信号を与え、これに基づいて連想メモリセルから出力
信号候補を得ることができる。そして、故障した行に関
してはその情報が除去されるので、入力信号候補と出力
信号との関係で考えれば、故障した行を回避して連想メ
モリ回路を使用することができることになる。
【図面の簡単な説明】
【図１】 本発明の前駆的思想を示す回路図である。
【図２】 本発明の前駆的思想を示す回路図である。
【図３】 本発明の実施の形態１を示す回路図である。
【図４】 本発明の実施の形態１を示す回路図である。
【図５】 本発明の実施の形態１を示す回路図である。
【図６】 本発明の実施の形態１を示す回路図である。
【図７】 本発明の実施の形態１を示す回路図である。
【図８】 図９と相まってこの発明の実施の形態２を示
すフローチャートである。
【図９】 図８と相まってこの発明の実施の形態２を示
すフローチャートである。
【図１０】 第１の手法が施された途中経過を順に示す
概念図である。
【図１１】 第１の手法が施された途中経過を順に示す
概念図である。
【図１２】 第１の手法が施された途中経過を順に示す
概念図である。
【図１３】 第１の手法が施された途中経過を順に示す
概念図である。
【図１４】 第１の手法が施された途中経過を順に示す
概念図である。
【図１５】 第１の手法が施された途中経過を順に示す
概念図である。
【図１６】 第１の手法が施された途中経過を順に示す
概念図である。
【図１７】 第１の手法が施された途中経過を順に示す
概念図である。
【図１８】 第１の手法が施された途中経過を順に示す
概念図である。
【図１９】 第１の手法が施された途中経過を順に示す
概念図である。
【図２０】 第１の手法が施された途中経過を順に示す
概念図である。
【図２１】 第１の手法が施された途中経過を順に示す
概念図である。
【図２２】 第１の手法が施された途中経過を順に示す
概念図である。
【図２３】 第１の手法が施された途中経過を順に示す
概念図である。
【図２４】 第１の手法が施された途中経過を順に示す
概念図である。
【図２５】 第１の手法が施された途中経過を順に示す
概念図である。
【図２６】 第１の手法が施された途中経過を順に示す
概念図である。
【図２７】 第１の手法が施された途中経過を順に示す
概念図である。
【図２８】 第１の手法が施された途中経過を順に示す
概念図である。
【図２９】 第１の手法が施された途中経過を順に示す
概念図である。
【図３０】 第１の手法が施された途中経過を順に示す
概念図である。
【図３１】 第１の手法が施された途中経過を順に示す
概念図である。
【図３２】 第１の手法が施された途中経過を順に示す
概念図である。
【図３３】 第１の手法が施された途中経過を順に示す
概念図である。
【図３４】 第１の手法が施された途中経過を順に示す
概念図である。
【図３５】 第１の手法が施された途中経過を順に示す
概念図である。
【図３６】 第１の手法が施された途中経過を順に示す
概念図である。
【図３７】 第１の手法が施された途中経過を順に示す
概念図である。
【図３８】 第１の手法が施された途中経過を順に示す
概念図である。
【図３９】 第１の手法が施された途中経過を順に示す
概念図である。
【図４０】 この発明の実施の形態３を示す回路図であ
る。
【図４１】 この発明の実施の形態３を示すタイミング
チャートである。
【図４２】 この発明の実施の形態３を示す回路図であ
る。
【図４３】 この発明の実施の形態３を示す回路図であ
る。
【図４４】 この発明の実施の形態３を示す回路図であ
る。
【図４５】 この発明の実施の形態３を示す回路図であ
る。
【図４６】 この発明の実施の形態３を示す回路図であ
る。
【図４７】 この発明の実施の形態３を示す回路図であ
る。
【図４８】 この発明の実施の形態３を示す回路図であ
る。
【図４９】 この発明の実施の形態４を示す回路図であ
る。
【図５０】 この発明の実施の形態４を示す回路図であ
る。
【図５１】 図５２と相まってこの発明の実施の形態５
を示すフローチャートである。
【図５２】 図５１と相まってこの発明の実施の形態５
を示すフローチャートである。
【図５３】 第２の手法が施された途中経過を順に示す
概念図である。
【図５４】 第２の手法が施された途中経過を順に示す
概念図である。
【図５５】 第２の手法が施された途中経過を順に示す
概念図である。
【図５６】 第２の手法が施された途中経過を順に示す
概念図である。
【図５７】 第２の手法が施された途中経過を順に示す
概念図である。
【図５８】 第２の手法が施された途中経過を順に示す
概念図である。
【図５９】 第２の手法が施された途中経過を順に示す
概念図である。
【図６０】 第２の手法が施された途中経過を順に示す
概念図である。
【図６１】 第２の手法が施された途中経過を順に示す
概念図である。
【図６２】 第２の手法が施された途中経過を順に示す
概念図である。
【図６３】 第２の手法が施された途中経過を順に示す
概念図である。
【図６４】 第２の手法が施された途中経過を順に示す
概念図である。
【図６５】 第２の手法が施された途中経過を順に示す
概念図である。
【図６６】 第２の手法が施された途中経過を順に示す
概念図である。
【図６７】 第２の手法が施された途中経過を順に示す
概念図である。
【図６８】 第２の手法が施された途中経過を順に示す
概念図である。
【図６９】 第２の手法が施された途中経過を順に示す
概念図である。
【図７０】 第２の手法が施された途中経過を順に示す
概念図である。
【図７１】 第２の手法が施された途中経過を順に示す
概念図である。
【図７２】 第２の手法が施された途中経過を順に示す
概念図である。
【図７３】 第２の手法が施された途中経過を順に示す
概念図である。
【図７４】 第２の手法が施された途中経過を順に示す
概念図である。
【図７５】 第２の手法が施された途中経過を順に示す
概念図である。
【図７６】 第２の手法が施された途中経過を順に示す
概念図である。
【図７７】 この発明の実施の形態６を示す回路図であ
る。
【図７８】 この発明の実施の形態６を示す回路図であ
る。
【図７９】 この発明の実施の形態６を示す回路図であ
る。
【図８０】 この発明の実施の形態６を示す回路図であ
る。
【図８１】 この発明の実施の形態６を示す回路図であ
る。
【図８２】 この発明の実施の形態６を示す回路図であ
る。
【図８３】 この発明の実施の形態６を示す回路図であ
る。
【図８４】 この発明の実施の形態６を示す回路図であ
る。
【図８５】 この発明の実施の形態７を示す回路図であ
る。
【図８６】 この発明の実施の形態７を示す回路図であ
る。
【図８７】 図５１と相まって、この発明の実施の形態
８を示すフローチャートである。
【図８８】 図８９と相まってこの発明の実施の形態９
を示すフローチャートである。
【図８９】 図８８と相まってこの発明の実施の形態９
を示すフローチャートである。
【図９０】 第３の手法が施された途中経過を順に示す
概念図である。
【図９１】 第３の手法が施された途中経過を順に示す
概念図である。
【図９２】 第３の手法が施された途中経過を順に示す
概念図である。
【図９３】 第３の手法が施された途中経過を順に示す
概念図である。
【図９４】 第３の手法が施された途中経過を順に示す
概念図である。
【図９５】 第３の手法が施された途中経過を順に示す
概念図である。
【図９６】 第３の手法が施された途中経過を順に示す
概念図である。
【図９７】 第３の手法が施された途中経過を順に示す
概念図である。
【図９８】 第３の手法が施された途中経過を順に示す
概念図である。
【図９９】 第３の手法が施された途中経過を順に示す
概念図である。
【図１００】 第３の手法が施された途中経過を順に示
す概念図である。
【図１０１】 第３の手法が施された途中経過を順に示
す概念図である。
【図１０２】 第３の手法が施された途中経過を順に示
す概念図である。
【図１０３】 第３の手法が施された途中経過を順に示
す概念図である。
【図１０４】 第３の手法が施された途中経過を順に示
す概念図である。
【図１０５】 第３の手法が施された途中経過を順に示
す概念図である。
【図１０６】 第３の手法が施された途中経過を順に示
す概念図である。
【図１０７】 第３の手法が施された途中経過を順に示
す概念図である。
【図１０８】 第３の手法が施された途中経過を順に示
す概念図である。
【図１０９】 第３の手法が施された途中経過を順に示
す概念図である。
【図１１０】 第３の手法が施された途中経過を順に示
す概念図である。
【図１１１】 第３の手法が施された途中経過を順に示
す概念図である。
【図１１２】 第３の手法が施された途中経過を順に示
す概念図である。
【図１１３】 第３の手法が施された途中経過を順に示
す概念図である。
【図１１４】 第３の手法が施された途中経過を順に示
す概念図である。
【図１１５】 第３の手法が施された途中経過を順に示
す概念図である。
【図１１６】 第３の手法が施された途中経過を順に示
す概念図である。
【図１１７】 第３の手法が施された途中経過を順に示
す概念図である。
【図１１８】 第３の手法が施された途中経過を順に示
す概念図である。
【図１１９】 第３の手法が施された途中経過を順に示
す概念図である。
【図１２０】 第３の手法が施された途中経過を順に示
す概念図である。
【図１２１】 第３の手法が施された途中経過を順に示
す概念図である。
【図１２２】 第３の手法が施された途中経過を順に示
す概念図である。
【図１２３】 第３の手法が施された途中経過を順に示
す概念図である。
【図１２４】 第３の手法が施された途中経過を順に示
す概念図である。
【図１２５】 第３の手法が施された途中経過を順に示
す概念図である。
【図１２６】 第３の手法が施された途中経過を順に示
す概念図である。
【図１２７】 第３の手法が施された途中経過を順に示
す概念図である。
【図１２８】 第３の手法が施された途中経過を順に示
す概念図である。
【図１２９】 第３の手法が施された途中経過を順に示
す概念図である。
【図１３０】 第３の手法が施された途中経過を順に示
す概念図である。
【図１３１】 第３の手法が施された途中経過を順に示
す概念図である。
【図１３２】 第３の手法が施された途中経過を順に示
す概念図である。
【図１３３】 第３の手法が施された途中経過を順に示
す概念図である。
【図１３４】 第３の手法が施された途中経過を順に示
す概念図である。
【図１３５】 第３の手法が施された途中経過を順に示
す概念図である。
【図１３６】 第３の手法が施された途中経過を順に示
す概念図である。
【図１３７】 第３の手法が施された途中経過を順に示
す概念図である。
【図１３８】 この発明の実施の形態１０を示す回路図
である。
【図１３９】 この発明の実施の形態１１を示す回路図
である。
【図１４０】 この発明の実施の形態１１を示す回路図
である。
【図１４１】 この発明の実施の形態１２を示す回路図
である。
【図１４２】 この発明の実施の形態１２を示す回路図
である。
【図１４３】 この発明の実施の形態１２を示すタイミ
ングチャートである。
【図１４４】 この発明の実施の形態１２を示すタイミ
ングチャートである。
【図１４５】 この発明の実施の形態１２を示すタイミ
ングチャートである。
【図１４６】 この発明の実施の形態１２を示すタイミ
ングチャートである。
【図１４７】 この発明の実施の形態１３を示す回路図
である。
【図１４８】 この発明の実施の形態１３を示す回路図
である。
【図１４９】 この発明の実施の形態１４を示す回路図
である。
【図１５０】 この発明の実施の形態１４を示す回路図
である。
【図１５１】 この発明の実施の形態１５を示す回路図
である。
【図１５２】 この発明の実施の形態１６を示す回路図
である。
【図１５３】 この発明の実施の形態１６を示す回路図
である。
【図１５４】 この発明の実施の形態１６を示す回路図
である。
【図１５５】 この発明の実施の形態１７を示す回路図
である。
【図１５６】 この発明の実施の形態１７を示す回路図
である。
【図１５７】 この発明の実施の形態１７を示す回路図
である。
【図１５８】 この発明の実施の形態１７を示す回路図
である。
【図１５９】 この発明の実施の形態１７を示す回路図
である。
【図１６０】 この発明の実施の形態１７を示す回路図
である。
【図１６１】 この発明の実施の形態１７を示す回路図
である。
【図１６２】 この発明の実施の形態１７を示す回路図
である。
【図１６３】 従来の技術を示す回路図である。
【図１６４】 従来の技術を示す回路図である。
【符号の説明】
Ｃ００〜４２ 連想メモリセル、Ｔ クロック信号、Ｗ
Ｌ０〜４ ワード線、ＳＦＦ−ＤＩ０〜２，ＳＦＦ−Ｄ
Ｋ０〜３ 入力スキャンフリップフロップ、ＳＦＦＷ
スキャンフリップフロップ、ＦＦ１，９２ フリップフ
ロップ、ＲＳ０〜ＲＳ３ リセット・セット・フリップ
フロップ、ＤＩ０〜３ 入力信号、ＳＭシフトモード信
号、ＨＯＬＤ−Ａ アドレスホールド信号、ＨＯＬＤ−
ＤＩ入力ホールド信号、ＣＮＴＲ，ＵＤＣＮＴＲ アド
レスカウンタ、ＷＥＣＤ 書き込み原信号、ＷＥ ライ
トイネーブル信号、ＷＰＧ ライトパルスジェネレー
タ、ＤＭＯＤＥ ダウン信号、ＦＡ 初期番地検出信
号、ＬＡ 最終番地検出信号、ＬＡＤＥＴ 最終番地検
出回路、ＦＡＤＥＴ 初期番地検出回路、ＤＥＴ特定番
地検出信号、Ｅ０〜Ｅ３，ＥＸ０〜ＥＸ３ 期待値、６
０〜６５ 期待値発生回路、ＤＣＤＲ デコーダ、Ｘｉ
デコーダの出力、ＲＳＴ リセット信号、ＲＰＧ リ
セット・パルス発生回路、ＡＬＬ０ ０−一致信号、Ｋ
０〜３，Ｇ０〜３ 良否データ、Ｚ０〜４ 列一致信
号、ＱＺ０〜ＱＺ４ 一致判定信号候補、Ｚ−ＳＣＡＮ
出力部、Ｌ０〜３，Ｆ０〜３ 制御信号、４１〜４３
増減回路、ＺＺ０〜ＺＺ３ 一致判定信号、Ｈ０〜４
列指定信号候補、ＤＤＩ０〜３ 原入力信号、ＸＤＯ
０〜２ 出力信号、ＤＯ０〜ＤＯ３ データ出力、ＱＤ
Ｏ０〜ＱＤＯ３ 出力信号候補、ＳＩ スキャン入力端
子、ＳＯ スキャン出力端子、９４ セレクタ、１４５
ゲート群、１４６，１４７ セレクタ群、ＸＤＩ０〜
２ 入力信号候補、ＳＤＫ サーチドライバ、ＩＮＶ１
〜６，ＩＮＶＥ０〜３ インバータ、ＡＮＤ−ＵＰ，Ａ
ＮＤ−ＨＡ，ＡＮＤ０〜３，ＡＮＤＸ０〜３ アンド回
路、ＯＲ１〜２，ＯＲＪ１〜２，ＯＲＥ０，ＯＲＥ３
オア回路、ＸＯＲ１〜２，ＸＯＲＷ イクスクルーシブ
・オア回路、ＸＮＯＲ０〜３ イクスクルーシブ・ノア
回路。

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 第ｉ列（０≦ｉ≦ｎ−１）と第ｊ行（０
    ≦ｊ≦ｍ−１）の交点にそれぞれ配された連想メモリセ
    ルを有する連想メモリ回路をテストする、連想メモリ回
    路のテスト方法であって、 （ａ）前記連想メモリセルの全てを初期化する工程と、 （ｂ）第０乃至第（ｍ−１）の入力信号からなるテスト
    パターンを初期化する工程と、 （ｃ）前記テストパターンを、行番号ｊを更新しつつ前
    記第ｊの入力信号を論理反転させて更新する工程と、 （ｄ）前記テストパターンを列番号ｉを更新しつつ前記
    第ｉ列に配された前記連想メモリセルに書き込む工程
    と、 （ｅ）第ｋ列（０≦ｋ≦ｎ−１）毎に、第ｊ行に配され
    た前記連想メモリセルの保持する内容を、前記第ｊの入
    力信号と比較する工程とを備える連想メモリ回路のテス
    ト方法。
  2. 【請求項２】 前記工程（ｃ）において行番号ｊが更新
    される毎に、前記工程（ｄ），（ｅ）が対となって繰り
    返される、請求項１記載の連想メモリ回路のテスト方
    法。
  3. 【請求項３】 前記工程（ｃ），（ｅ）が、また、前記
    工程（ｄ），（ｅ）が、それぞれ対となって実行され
    る、請求項１記載の連想メモリ回路のテスト方法。
  4. 【請求項４】 前記工程（ｄ）において列番号ｉが更新
    される毎に、前記工程（ｃ），（ｅ）が対となって繰り
    返される、請求項１記載の連想メモリ回路のテスト方
    法。
  5. 【請求項５】 第ｉ列（０≦ｉ≦ｎ−１）と第ｊ行（０
    ≦ｊ≦ｍ−１）の交点にそれぞれ配された連想メモリセ
    ルを有する連想メモリ回路をテストする、連想メモリ回
    路のテスト回路であって、 入力端及び出力端を有する第１のインバータと、 前記第ｊ行に配された前記連想メモリセルに対応して設
    けられ、その各々がスキャン入力端とスキャン出力端と
    を有し、いずれも同一のクロック信号によって制御され
    る第ｊの入力スキャンフリップフロップとを備え、 前記第０の入力スキャンフリップフロップの前記入力端
    には前記第１のインバータの前記出力端が接続され、 前記第ｐ（１≦ｐ≦ｍ−１）の入力スキャンフリップフ
    ロップの前記入力端には前記第（ｐ−１）の入力スキャ
    ンフリップフロップの前記出力端が接続され、 前記第（ｍ−１）の入力スキャンフリップフロップの前
    記出力端には前記第１のインバータの前記入力端が接続
    され、 前記第ｊの入力スキャンフリップフロップの保持する第
    ｊの入力信号は、前記第ｊ行に配された前記連想メモリ
    セルに対して、前記第ｉ列に配された前記連想メモリセ
    ル毎に書き込まれ、 第ｋ列（０≦ｋ≦ｎ−１）毎に、前記第ｊ行に配された
    前記連想メモリセルの保持する内容が、それぞれ前記第
    ｊの前記入力スキャンフリップフロップの保持する入力
    信号と比較される、連想メモリ回路のテスト回路。
  6. 【請求項６】 前記第（ｎ−１）列に配された前記連想
    メモリセルが選択されたことを検出する最終番地検出信
    号に基づいて、前記第ｊの入力スキャンフリップフロッ
    プの全てに対して前記第ｊの入力信号を保持させる入力
    ホールド信号の活性／非活性が決定され、 アドレスホールド信号の非活性／活性に対応して、それ
    ぞれ前記クロック信号に基くカウント機能を実行／停止
    し、前記カウント機能によって列番号ｉの更新をするカ
    ウンタと、 前記最終番地検出信号を、前記クロック信号に基づいて
    保持し、１クロックサイクル後に前記アドレスホールド
    信号として出力するスキャンフリップフロップと、 前記アドレスホールド信号が非活性である場合に、前記
    クロック信号に基づいて、前記連想メモリセルへの前記
    入力信号の書き込みを許可する書き込み許可信号を発生
    する書き込み許可信号発生部とを更に備える、請求項５
    記載の連想メモリ回路のテスト回路。
  7. 【請求項７】 アドレスホールド信号の非活性／活性に
    対応して、それぞれ前記クロック信号に基くカウント機
    能を実行／停止し、前記カウント機能によって列番号ｉ
    の更新をし、前記カウント機能が働く際にはカウント方
    向信号の非活性／活性に対応して、それぞれアップカウ
    ント／ダウンカウントするカウンタと、 第（ｎ−１）列に配された前記連想メモリセルが選択さ
    れたことを検出する最終番地検出信号が与えられる第１
    入力端と、第０列に配された前記連想メモリセルが選択
    されたことを検出する初期番地検出信号が与えられる第
    ２入力端と、前記カウント方向信号の非活性／活性に対
    応して、それぞれ自身の前記第１入力端及び自身の前記
    第２入力端に与えられた値を特定番地検出信号として出
    力する出力端とを有するセレクタと、 前記第０の入力信号に基づいて、前記カウント方向信号
    を生成する第１の論理回路と、 前記第（ｍ−１）の入力スキャンフリップフロップの前
    記出力端から得られる論理を反転した値と前記第０の入
    力信号との排他的論理和と、前記セレクタの出力との論
    理積を、前記アドレスホールド信号として出力する第２
    の論理回路とを更に備え、 前記特定番地検出信号に基づいて、前記第ｊの入力スキ
    ャンフリップフロップの全てに対してその保持する前記
    第ｊの入力信号を保持させる入力ホールド信号の活性／
    非活性が決定される、請求項５記載の連想メモリ回路の
    テスト回路。
  8. 【請求項８】 アドレスホールド信号の非活性／活性に
    対応して、それぞれ前記クロック信号に基くカウント機
    能を実行／停止し、前記カウント機能によって列番号ｉ
    の更新をするカウンタと、 入力端と、前記クロック信号に基づいて自身の前記入力
    端に与えられた値を保持し、１クロックサイクル後にこ
    れを出力するスキャンフリップフロップと、 前記スキャンフリップフロップの前記出力端に接続され
    た入力端と、前記スキャンフリップフロップの前記入力
    端に接続された出力端とを有する第２のインバータと、 前記スキャンフリップフロップの出力が非活性である場
    合に、前記クロック信号に基づいて、前記連想メモリセ
    ルへの前記入力信号の書き込みを許可する書き込み許可
    信号を発生する書き込み許可信号発生部とを更に備え、 前記アドレスホールド信号は、前記第ｊの入力信号がそ
    れぞれ特定の論理値を採り、かつ前記スキャンフリップ
    フロップの出力が非活性である場合に活性化し、 前記スキャンフリップフロップの出力は、前記第ｊの入
    力スキャンフリップフロップの全てに対して前記第ｊの
    入力信号を保持させる入力ホールド信号として機能す
    る、請求項５記載の連想メモリ回路のテスト回路。
  9. 【請求項９】 前記第０及び前記第（ｍ−１）の入力信
    号、並びに前記スキャンフリップフロップの出力を入力
    し、前記アドレスホールド信号を出力する論理回路を更
    に備える、請求項８記載の連想メモリ回路のテスト回
    路。
  10. 【請求項１０】 前記連想メモリ回路は、前記カウンタ
    の出力をデコードして前記第ｉ列に配された前記連想メ
    モリセルを選択する第ｉのデコード出力を出力するデコ
    ーダを更に有し、 前記連想メモリ回路のテスト回路は前記スキャンフリッ
    プフロップの出力と、前記第０乃至第（ｎ−１）のデコ
    ード出力を受け、前記連想メモリセルが正常な場合に、
    前記連想メモリセルの保持する内容が前記第ｊの前記入
    力スキャンフリップフロップの保持する入力信号と比較
    した結果である期待値群を生成する期待値生成回路を更
    に備え、 前記期待値生成回路は前記第ｑ乃至第（ｎ−１）のデコ
    ード出力（０≦ｑ≦ｎ−２）の論理和を出力する第ｑの
    ＯＲ回路と、 前記第ｑのＯＲ回路の出力と、前記スキャンフリップフ
    ロップの出力の論理反転とを入力して前記第ｑ列に対応
    する第ｑの期待値を出力する第ｑのＡＮＤ回路と、 前記第（ｎ−１）のデコード出力と、前記スキャンフリ
    ップフロップの出力とを入力して前記第（ｎ−１）列に
    対応する第（ｎ−１）の期待値を出力する第（ｎ−１）
    のＡＮＤ回路とを有し、 前記期待値群は前記第０乃至第（ｎ−１）の期待値の集
    合である、請求項６記載の連想メモリ回路のテスト回
    路。
  11. 【請求項１１】 前記連想メモリ回路は、前記カウンタ
    の出力をデコードして前記第ｉ列に配された前記連想メ
    モリセルを選択する第ｉのデコード出力を出力するデコ
    ーダを更に有し、 前記連想メモリ回路のテスト回路は前記スキャンフリッ
    プフロップの出力と、前記第０乃至第（ｎ−１）のデコ
    ード出力を受け、前記連想メモリセルが正常な場合に、
    前記連想メモリセルの保持する内容が前記第ｊの前記入
    力スキャンフリップフロップの保持する入力信号と比較
    した結果である期待値群を生成する期待値生成回路を更
    に備え、 前記期待値生成回路は、前記スキャンフリップフロップ
    の出力が与えられるリセット端と、前記第ｉのデコード
    出力が与えられるセット端と、前記第ｉ列に対応する第
    ｉの期待値を出力する出力端とをそれぞれが含む、第ｉ
    のリセット・セット・フリップフロップを有し、 前記期待値群は前記第０乃至第（ｎ−１）の期待値の集
    合である、請求項６記載の連想メモリ回路のテスト回
    路。
  12. 【請求項１２】 前記連想メモリ回路は、前記カウンタ
    の出力をデコードして前記第ｉ列に配された前記連想メ
    モリセルを選択する第ｉのデコード出力を出力するデコ
    ーダを更に有し、 前記連想メモリ回路のテスト回路は前記特定番地検出信
    号と、前記カウント方向信号と、前記第０乃至第（ｎ−
    １）のデコード出力とを受け、前記連想メモリセルが正
    常な場合に、前記連想メモリセルの保持する内容が前記
    第ｊの前記入力スキャンフリップフロップの保持する入
    力信号と比較した結果である期待値群を生成する期待値
    生成回路を更に備え、 前記期待値生成回路は前記特定番地検出信号が与えら
    れ、前記クロック信号に基づいて動作するフリップフロ
    ップと、 前記フリップフロップの出力が与えられるリセット端
    と、前記第ｉのデコード出力が与えられるセット端と、
    をそれぞれが含む、第ｉのリセット・セット・フリップ
    フロップと、 前記カウント方向信号の論理反転と、前記第０のリセッ
    ト・セット・フリップフロップの出力との論理和を、前
    記第０列に対応する第０の期待値として出力する第１の
    ＯＲ回路と、 前記カウント方向信号と、前記第（ｎ−１）のリセット
    ・セット・フリップフロップの出力との論理和を、前記
    第（ｎ−１）列に対応する第（ｎ−１）の期待値として
    出力する第２のＯＲ回路とを有し、 前記第２乃至第（ｎ−２）列にそれぞれ対応する第２乃
    至第（ｎ−２）の期待値として前記第２乃至第（ｎ−
    ２）のリセット・セット・フリップフロップの出力が採
    用され、 前記期待値群は前記第０乃至第（ｎ−１）の期待値の集
    合である、請求項７記載の連想メモリ回路のテスト回
    路。
  13. 【請求項１３】 前記連想メモリ回路は、前記カウンタ
    の出力をデコードして前記第ｉ列に配された前記連想メ
    モリセルを選択する第ｉのデコード出力を出力するデコ
    ーダを更に有し、 前記連想メモリ回路のテスト回路は前記特定番地検出信
    号と、前記第０乃至第（ｎ−１）のデコード出力とを受
    け、前記連想メモリセルが正常な場合に、前記連想メモ
    リセルの保持する内容が前記第ｊの前記入力スキャンフ
    リップフロップの保持する入力信号と比較した結果であ
    る期待値群を生成する期待値生成回路を更に備え、 前記期待値生成回路は前記特定番地検出信号が与えら
    れ、前記クロック信号に基づいて動作するフリップフロ
    ップと、 前記フリップフロップの出力が与えられるリセット端
    と、前記第ｉのデコード出力が与えられるセット端と、
    非反転出力端と、反転出力端とをそれぞれが含む、第ｉ
    のリセット・セット・フリップフロップと、 前記第０のリセット・セット・フリップフロップの前記
    反転出力端に接続された入力端と、前記第０列に対応す
    る第０の期待値を出力する出力端とを含む第１のインバ
    ータと、 前記第（ｎ−１）のリセット・セット・フリップフロッ
    プの前記反転出力端に接続された入力端と、前記第（ｎ
    −１）列に対応する第（ｎ−１）の期待値を出力する出
    力端とを含む第２のインバータとを有し、 前記第２乃至第（ｎ−２）列にそれぞれ対応する第２乃
    至第（ｎ−２）の期待値として前記第２乃至第（ｎ−
    ２）のリセット・セット・フリップフロップの前記非反
    転出力端に出力される値が採用され、 前記期待値群は前記第０乃至第（ｎ−１）の期待値の集
    合である、請求項７記載の連想メモリ回路のテスト回
    路。
  14. 【請求項１４】 前記連想メモリ回路は、前記カウンタ
    の出力をデコードして前記第ｉ列に配された前記連想メ
    モリセルを選択する第ｉのデコード出力を出力するデコ
    ーダを更に有し、 前記連想メモリ回路のテスト回路は前記第ｊの入力信号
    がそれぞれ特定の論理値を採る場合を検出する入力値検
    出回路と、 前記入力値検出回路の出力と、前記スキャンフリップフ
    ロップの出力と、前記第０乃至第（ｎ−１）のデコード
    出力とを受け、前記連想メモリセルが正常な場合に、前
    記連想メモリセルの保持する内容が前記第ｊの前記入力
    スキャンフリップフロップの保持する入力信号と比較し
    た結果である期待値群を生成する期待値生成回路を更に
    備え、 前記期待値生成回路は前記入力値検出回路の出力と前記
    スキャンフリップフロップの出力との論理和に基づいて
    リセット信号を出力するリセット・パルス発生回路と、 前記リセット信号が与えられるリセット端と、前記第ｉ
    のデコード出力が与えられるセット端と、非反転出力端
    と、反転出力端とをそれぞれが含む、第ｉのリセット・
    セット・フリップフロップと、 前記第ｉのリセット・セット・フリップフロップの前記
    反転出力端及び前記非反転出力端がそれぞれ接続された
    第１及び第２入力端と、前記入力値検出回路の出力に基
    づいて自身の前記第１及び第２入力端に与えられた値
    を、前記第ｉ列に対応する第ｉの期待値として出力する
    出力端とを、それぞれが含む第ｉのセレクタとを有し、 前記期待値群は前記第０乃至第（ｎ−１）の期待値の集
    合である、請求項８記載の連想メモリ回路のテスト回
    路。
  15. 【請求項１５】 前記連想メモリ回路は、前記カウンタ
    の出力をデコードして前記第ｉ列に配された前記連想メ
    モリセルを選択する第ｉのデコード出力を出力するデコ
    ーダを更に有し、 前記連想メモリ回路のテスト回路は前記第ｊの入力信号
    がそれぞれ特定の論理値を採る場合を検出する入力値検
    出回路と、 前記入力値検出回路の出力と、前記スキャンフリップフ
    ロップの出力と、前記第０乃至第（ｎ−１）のデコード
    出力とを受け、前記連想メモリセルが正常な場合に、前
    記連想メモリセルの保持する内容が前記第ｊの前記入力
    スキャンフリップフロップの保持する入力信号と比較し
    た結果である期待値群を生成する期待値生成回路を更に
    備え、 前記期待値生成回路は前記入力値検出回路の出力と前記
    スキャンフリップフロップの出力とを入力するイクスク
    ルーシブ・オア回路と、 前記イクスクルーシブ・オア回路の出力と、前記第ｉの
    デコード出力とをそれぞれが入力する、第ｉのＡＮＤ回
    路と、 前記第ｉのＡＮＤ回路の出力と、前記入力値検出回路の
    出力とをそれぞれ入力し、前記第ｉ列に対応する第ｉの
    期待値として出力する第ｉのイクスクルーシブ・ノア回
    路とを有し、 前記期待値群は前記第０乃至第（ｎ−１）の期待値の集
    合である、請求項８記載の連想メモリ回路のテスト回
    路。
  16. 【請求項１６】 それぞれｍ行に配された連想メモリセ
    ルを含む第０乃至第（ｎ−１）列の連想メモリセル群
    と、 ｍ行に配された連想メモリセルを有する第ｎ列の連想メ
    モリセル群とを有し、 外部から与えられた検査データと前記第０乃至第ｎ列の
    連想メモリセル群が記憶する比較データと一致するか否
    かを判断する冗長機能付き連想メモリ回路であって、 （ａ）前記第ｉ列（０≦ｉ≦ｎ−１）の連想メモリセル
    群の良／否に応じて活性／非活性を示す第ｉの良否デー
    タを記憶し、前記第ｉ列の連想メモリセル群が記憶する
    前記比較データと、前記検査データとが一致するか否か
    を示す第ｉの一致判定信号候補と、前記第ｎ列の連想メ
    モリセル群が記憶する前記比較データと、前記検査デー
    タとが一致するか否かを示す第ｎの一致判定信号候補と
    を出力する出力部と、 （ｂ）前記第０乃至第（ｎ−１）の良否データと、前記
    第０乃至第ｎの一致判定信号候補とを受け、（ｂ−１）
    第０乃至第（ｎ−１）の制御信号を出力するゲート群
    と、（ｂ−２）前記第ｉの制御信号の活性／非活性に対
    応して、前記第ｉの一致判定信号候補または前記第（ｉ
    ＋１）の一致判定信号候補を第ｉの一致判定信号として
    出力するセレクタ群とを有する第１の制御回路と、 （ｃ）前記第０乃至第（ｎ−１）列の連想メモリセル群
    のそれぞれに対応し、択一的に活性化する第１乃至第ｎ
    の列指定原信号と、前記第２乃至第ｎの制御信号と、前
    記第１乃至第ｎの良否データとを受け、（ｃ−１）前記
    第ｔ（０≦ｔ≦ｎ−２）の制御信号の活性／非活性に対
    応して、前記第ｔの列指定原信号及び前記第（ｔ＋１）
    の列指定原信号をそれぞれ第（ｔ＋１）の列指定信号候
    補として出力し、前記第（ｎ−１）の制御信号の非活性
    ／活性に対応して前記第（ｎ−１）の列指定原信号及び
    “０”をそれぞれ第ｎの列信号指定候補として出力する
    セレクタ群と（ｃ−２）前記第ｉの列指定信号候補と前
    記第ｉの良否データの論理積を採って第ｉの列指定信号
    を出力するゲート群とを有する第２の制御回路とを備
    え、前記第１の制御回路の前記ゲート群は前記第０の良
    否データを第０の制御信号として、前記第ｋ（１≦ｋ≦
    ｎ−１）の良否データと、前記第（ｋ−１）の制御信号
    との論理積を第ｋの制御信号として、それぞれ出力し、
    前記第０の列指定信号候補は前記第０の列指定原信号で
    あり、前記第ｎの列指定信号候補は前記第ｎの列指定信
    号であり、前記第０乃至第ｎ列の連想メモリセル群のそ
    れぞれは、前記第０乃至第ｎ列の列指定信号によって選
    択される、冗長機能付き連想メモリ回路。
  17. 【請求項１７】 前記第２の制御回路の前記セレクタ群
    は、前記第（ｎ−１）の制御信号の論理反転と前記第
    （ｎ−１）の列指定原信号との論理積を前記第ｎの列信
    号指定候補として出力する論理ゲートを有する、請求項
    １６記載の冗長機能付き連想メモリ回路。
  18. 【請求項１８】 前記出力部は、第０乃至第ｎの出力要
    素からなり、 前記第ｓ（０≦ｓ≦ｎ）の出力要素は（ａ−１）前記第
    ｓの良否データを記憶するフリップフロップと、 （ａ−２）前記フリップフロップの入力端に接続された
    出力端と、前記第ｓの一致判定信号候補が入力される第
    １入力端と、前記第ｓの一致判定信号候補と、これに対
    応する期待値との比較結果が与えられる第２入力端と、
    シフトモード信号が与えられる制御端とを有し、 前記シフトモード信号の非活性／活性に対応して前記出
    力端には前記第１入力端及び前記第２入力端がそれぞれ
    接続される第１のセレクタとを含む、請求項１７記載の
    冗長機能付き連想メモリ回路。
  19. 【請求項１９】 それぞれｎ列に配された連想メモリセ
    ルを含む第０乃至第（ｍ−１）行の連想メモリセル群
    と、 ｎ列に配された連想メモリセルを有する第ｍ行の連想メ
    モリセル群とを有し、 外部から与えられた検査データと前記第０乃至第ｎ列の
    連想メモリセル群が記憶する比較データと一致するか否
    かを判断する冗長機能付き連想メモリ回路であって、 （ａ）前記第０行乃至第ｍ行の連想メモリセル群からの
    それぞれの出力と、それぞれに対応する期待値とを受
    け、前記第０行乃至第ｍ行の連想メモリセル群の良／否
    に応じてそれぞれ活性／非活性を示す第０行乃至第ｍの
    良否データを、前記第０行乃至第ｍ行の連想メモリセル
    群からの出力をそれぞれ第０乃至第ｍの出力信号候補と
    して、それぞれ出力する出力部と、 （ｂ）それぞれが（ｂ−１）スキャン入力端子と、（ｂ
    −２）フリップフロップと、（ｂ−３）前記スキャン入
    力端子に接続された第１入力端と、前記フリップフロッ
    プを介して前記スキャン入力端子に接続された第２入力
    端と、前記第ｊの良否データの活性／非活性に対応して
    それぞれ第１及び第２入力端と接続される出力端とを備
    えるスキャン出力端子とを含むセレクタと、を有し、順
    次直列に接続される第ｊ（０≦ｊ≦ｍ）の入力スキャン
    フリップフロップと、 （ｃ）前記第ｍのスキャン出力端子に接続された入力端
    と、前記第０のスキャン入力端子に接続された出力端と
    を有するインバータとを備える冗長機能付き連想メモリ
    回路。
  20. 【請求項２０】 （ｄ）前記第０乃至第ｍの良否データ
    を受け、第０乃至第ｍの制御信号を出力するゲート群
    と、 （ｅ）第０乃至第（ｍ−１）の入力信号候補を受け、前
    記第０の制御信号が活性の場合に前記第０の入力信号候
    補を第０の原入力信号として、前記第ｐ（１≦ｐ≦ｍ−
    １）の制御信号の非活性／活性に対応して、前記第（ｐ
    −１）の入力信号候補または前記第ｐの入力信号候補を
    第ｐの原入力信号として、前記第ｍの制御信号が非活性
    の場合に前記第（ｍ−１）の入力信号候補を第ｍの原入
    力信号として、それぞれ採用し、前記第０乃至第ｍの原
    入力信号をそれぞれ前記第０乃至第ｍの入力スキャンフ
    リップフロップに与える第１のセレクタ群と、 （ｆ）それぞれ前記第０行乃至第ｍ行の連想メモリセル
    群の出力である、第０乃至第ｍの出力信号候補を受け、
    前記第ｕ（０≦ｕ≦ｍ−１）の制御信号の非活性／活性
    に対応して、前記第ｕの出力信号候補または前記第（ｕ
    ＋１）の出力信号候補を第ｕの出力信号として出力する
    第２のセレクタ群と、を更に備え、前記第０の良否デー
    タが前記第０の制御信号として採用され、前記第ｊの入
    力スキャンフリップフロップは、自身の前記フリップフ
    ロップを介して前記第ｊの原入力信号を前記第ｊ行の連
    想メモリセル群へ与える、請求項１９記載の冗長機能付
    き連想メモリ回路。
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