JPH09181184A

JPH09181184A - 半導体集積回路装置およびその製造方法

Info

Publication number: JPH09181184A
Application number: JP7338398A
Authority: JP
Inventors: Kenji Hirose; 健志廣瀬; Ikuo Kudo; 郁夫工藤; Yuujirou Miyairi; 裕二朗宮入
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1995-12-26
Filing date: 1995-12-26
Publication date: 1997-07-11
Anticipated expiration: 2015-12-26
Also published as: TW312846B; JP3636523B2

Abstract

(57)【要約】【課題】多層配線構造を有する半導体集積回路装置を
構成する配線の容量を低減する。【解決手段】半導体チップ１の回路ブロック２ａ〜２
ｅを構成するブロック内配線および回路ブロック２ａ〜
２ｅを電気的に接続するブロック間配線において、配線
長が相対的に長くなる配線を上位の配線層に配置し、配
線長が相対的に短くなる配線を下位の配線層に配置し
た。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法および半導体集積回路装置技術に関し、特
に、多層配線構造を有する半導体集積回路装置の配線設
計技術に適用して有効な技術に関するものである。

【０００２】

【従来の技術】多層配線構造は、半導体集積回路形成用
の配線を半導体チップの厚さ方向に多層に積み重ねるこ
とにより、チップサイズの縮小および素子集積度の向上
を実現するとともに、配線の配置の自由度を向上させパ
ターン設計を容易にすることができる技術として重要な
技術である。

【０００３】多層配線構造における配線の配置は、通
常、半導体チップ全体において各配線層の配線の延在方
向（配線チャネルの方向）が画一的に決まっている。各
配線層の配線チャネルの方向は、通常、その直上または
直下の配線層の配線チャネルの方向と交差する方向に設
定されており、半導体チップの全体平面では、配線チャ
ネルが格子状となるように設定されている。

【０００４】ところで、本発明者が検討した多層配線技
術は、例えば次のようなものである。まず、４層以上の
多層配線技術においては、未だ標準的な配線方法が確立
されておらず、配線の配置処理に際して、クロック配線
や電源配線等のような特殊な配線を最上位の配線層に配
置するといった個別的な対応が採られる。

【０００５】また、３層配線構造の場合、配線長に関し
てある程度の考慮はなされているが、配線遅延が著しく
問題となることが予想される限られた信号配線を所定の
配線層に優先的に配置するといった個別的な対応が採ら
れているのが実情である。

【０００６】なお、３層以上の多層配線構造を有する半
導体集積回路装置技術については、例えば特開平４ー１
０６２４号公報に記載がある。

【０００７】

【発明が解決しようとする課題】ところが、近年の半導
体集積回路装置においては、大規模、高集積および高性
能の要求が益々高まっており、これに伴って半導体チッ
プのサイズの縮小とともに、動作周波数の向上や消費電
力低減等のような電気的特性の向上を如何にして実現す
るかが重要な課題となっている。特に、配線の微細化に
伴って配線系が半導体集積回路装置の電気的特性に及ぼ
す影響が大きくなってきており、多層配線構造における
配線を如何に配置するかが重要である。

【０００８】本発明の目的は、多層配線構造を有する半
導体集積回路装置を構成する半導体チップの面積を縮小
することのできる技術を提供することにある。

【０００９】本発明の他の目的は、多層配線構造を有す
る半導体集積回路装置の動作速度を向上させることので
きる技術を提供することにある。

【００１０】本発明の他の目的は、多層配線構造を有す
る半導体集積回路装置の消費電力を低減させることので
きる技術を提供することにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１３】すなわち、本発明の半導体集積回路装置の
製造方法は、半導体基板上に４層以上の配線層を有する
半導体集積回路装置の配線配置工程において、配線長が
相対的に長くなる配線を、前記配線層における上位の配
線層に優先的に配置し、配線長が相対的に短くなる配線
を、前記配線層における下位の配線層に配置する工程を
有するものである。

【００１４】また、本発明の半導体集積回路装置の製造
方法は、前記配線長が相対的に長くなる配線の配置に使
用する配線層の数を、前記配線長が相対的に短くなる配
線の配置に使用する配線層の数よりも多くするものであ
る。

【００１５】また、本発明の半導体集積回路装置の製造
方法は、上位の配線層に配置した配線長が相対的に長く
なる配線と同一延在方向の配線を有する配線層を、極力
下位の配線層に配置するものである。

【００１６】また、本発明の半導体集積回路装置の製造
方法は、以下の工程を有するものである。

【００１７】（ａ）複数の回路ブロックのセルを形成す
るセル内配線およびセル端子を第１層配線で形成する工
程。

【００１８】（ｂ）前記セル端子を、前記複数の回路ブ
ロックの各々の形成条件に応じて、その直上または近傍
に配置した接続孔によって異なる配線層に変更する工
程。

【００１９】（ｃ）前記セル端子間を電気的に接続する
ことにより前記複数の回路ブロックを形成する工程。

【００２０】また、本発明の半導体集積回路装置の製造
方法は、半導体基板に複数の回路ブロックと、その周辺
に配置された外部配線領域とを備え、前記半導体基板上
に４層以上の配線層を有する半導体集積回路装置の製造
方法であって、前記複数の回路ブロック毎に、各配線層
における配線の延在方向を決めるものである。

【００２１】また、本発明の半導体集積回路装置の製造
方法は、半導体基板に複数の回路ブロックと、その周辺
に配置された外部配線領域とを備え、前記半導体基板上
に４層以上の配線層を有する半導体集積回路装置の製造
方法であって、前記複数の回路ブロックのうち、所定の
回路ブロックの形成領域内における所定の配線層を、前
記複数の回路ブロック間を電気的に接続するブロック間
配線の配置領域として使用するものである。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。

【００２３】（実施の形態１）図１は本発明の半導体集
積回路装置を構成する半導体チップの全体平面図、図２
は図１の半導体集積回路装置における回路ブロックの要
部拡大平面図、図３および図４は図２の回路ブロックに
おけるセルの平面図、図５〜図７は図３および図４のセ
ルにおけるセル端子の構造を説明するための説明図、図
８は図１の半導体集積回路装置の要部断面図、図９は図
１の半導体集積回路装置の回路ブロックの説明図、図１
０は図９の回路ブロックの要部拡大平面図、図１１は図
１の半導体集積回路装置の回路ブロックの説明図、図１
２は回路ブロック面積が増大する問題の説明図、図１３
は図１１の回路ブロックの要部拡大平面図、図１４は図
１の半導体集積回路装置の要部拡大平面図、図１５は図
１の半導体集積回路装置の特徴の説明図、図１６は図１
の半導体集積回路装置の要部拡大平面図、図１７は図１
の半導体集積回路装置の外部配線領域における配線構造
の説明図である。

【００２４】本実施の形態１においては、本発明を、例
えば４層配線構造を有するマイクロプロセッサに適用し
た場合について説明する。このマイクロプロセッサが形
成された半導体チップを図１に示す。なお、図１におい
ては、図１の横方向をＸ、図１の縦方向をＹとする。

【００２５】半導体チップ１に形成されたマイクロプロ
セッサは、例えば階層的な配置手法によって設計され、
その主面に配置された複数の回路ブロック２ａ〜２ｅの
集合によって形成されている。なお、図１には代表的な
回路ブロック２ａ〜２ｅを一例として示している。ま
た、各回路ブロック２ａ〜２ｅの角部の黒く塗りつぶさ
れた小四角形Ｐ0 はブロックの原点を示している。

【００２６】各回路ブロック２ａ〜２ｅは外部配線領域
３を隔てて配置されている。この外部配線領域３は、主
としてブロック間配線領域とブロック・外部端子間配線
領域とに大別される。

【００２７】このブロック間配線領域は、回路ブロック
２ａ〜２ｅ間を電気的に接続するブロック間配線の配置
領域である。また、ブロック・外部端子間配線領域は、
回路ブロック２ａ〜２ｅと、半導体チップ１の外周近傍
のボンディングパッドＢＰとを電気的に接続する配線の
配置領域である。

【００２８】なお、ボンディングパッドＢＰは、半導体
チップ１に形成されたマイクロプロセッサの外部端子で
あり、ボンディングワイヤを通じてパッケージのリード
と電気的に接続され、このリードを通じて外部装置と電
気的に接続されるようになっている。

【００２９】図１の左上部に配置された回路ブロック２
ａには、例えばキャッシュコントローラが形成されてい
る。キャッシュコントローラは、キャッシュメモリの動
作を制御する回路である。この回路ブロック２ａは、図
１の横方向Ｘに沿って延在するような長方形状に形成さ
れている。

【００３０】図１の左中央部に配置された回路ブロック
２ｂには、例えばキャッシュメモリが形成されている。
キャッシュメモリは、小容量の高速メモリであり、ＣＰ
Ｕ（Central Processing Unit ）と、メインの大容量メ
モリとの間に介在されている。

【００３１】図１の左下部に配置された回路ブロック２
ｃには、例えばバスコントローラが形成されている。バ
スコントローラは、ＣＰＵから受け取った情報を基に、
これをデコードし、システムのコントロール信号の一部
をＣＰＵに代わって出力する回路である。この回路ブロ
ック２ｃは、図１の横方向Ｘに沿って延在するような長
方形状に形成されている。

【００３２】図１の右上部に配置された回路ブロック２
ｄ1,２ｄ2 は、ＣＰＵを構成する回路ブロックであり、
いずれも図１の縦方向Ｙに沿って延在するような長方形
状に形成されている。

【００３３】回路ブロック２ｄ1 には、ＣＰＵの演算制
御回路が形成されている。演算制御回路は、主としてＣ
ＰＵの演算処理回路の動作手順を制御する回路である。

【００３４】また、回路ブロック２ｄ2 には、ＣＰＵの
演算処理回路が形成されている。演算処理回路は、主と
して入力されたデータに四則演算等を施すことにより所
定の結果を得る回路である。

【００３５】図１の右下部に配置された回路ブロック２
ｅには、例えばクロックジェネレータが形成されてい
る。クロックジェネレータは、クロック信号を発生する
回路であり、このクロック信号によってマイクロプロセ
ッサ全体の同期が取られている。この回路ブロック２ｅ
は、図１の縦方向Ｙに延在するような長方形状に形成さ
れている。

【００３６】各回路ブロック２ａ〜２ｅの分割単位、分
割数、位置および形状等は、予め用意されているセル・
ライブラリの内容やフロアプランの方式によって決定さ
れている。なお、このフロアプラン処理では、例えばチ
ップサイズが最小となるように、また、ブロック間信号
のタイミングが最適となるようにチップレイアウトの全
体構成が決められている。

【００３７】このような回路ブロック２ａ〜２ｅの各々
には、各回路機能を実現するのに必要な複数のセルが配
置されており、各回路ブロック２ａ〜２ｅは、そのセル
間をブロック内配線によって電気的に接続することによ
って形成されている。

【００３８】このセルは、回路ブロック等を階層設計す
る際の設計最小単位であり、通常は、例えばＮＡＮＤ回
路、ＮＯＲ回路またはインバータ回路等のような論理設
計の最小単位と対応している。また、ブロック内配線
は、セル間を電気的に接続することによって所定の回路
機能の回路ブロックを形成する配線である。

【００３９】ここで、このような回路ブロック２ａ〜２
ｅの代表として回路ブロック２ｃの構成を図２に示す。
なお、図１の他の回路ブロック２ａ, ２ｂ, ２ｄ1,２ｄ
2,２ｅも基本的に同じ構成となっている。ただし、回路
ブロック２ｄ1,２ｄ2 は、図２を９０度回転させた状態
になっている。また、図２の横方向Ｘおよび縦方向Ｙは
図１の横方向Ｘおよび縦方向Ｙと合うように記してあ
る。

【００４０】回路ブロック２ｃ内には、図２の横方向Ｘ
に沿って延在するセル列４が、内部配線領域５を隔てて
図２の縦方向Ｙに沿って複数配置されている。各セル列
４には、その延在方向に沿って大小大きさの異なる複数
のセル４ａが隣接した状態で配置されている。内部配線
領域５は、セル４ａ間を電気的に接続するブロック内配
線ＭＬを配置するための領域である。

【００４１】次に、このセル４ａの一例を図３および図
４に示す。なお、図３および図４は同じセル４ａの平面
図であるが、図面を見易くするため、異なる段階での平
面図を示している。すなわち、図３はゲート電極を形成
した段階の平面図を示し、図４は第１配線層を形成した
段階の平面図を示している。

【００４２】このセル４ａには、ｎチャネル形のＭＯＳ
・ＦＥＴ（Metal Oxide Semiconductor Field Effect T
ransistor ；以下、単にｎＭＯＳという）６ｎと、ｐチ
ャネル形のＭＯＳ・ＦＥＴ（以下、単にｐＭＯＳとい
う）６ｐとが複数配置されている。これらｎＭＯＳ６ｎ
およびｐＭＯＳ６ｐによって、例えばＣＭＯＳ（Compli
mentary MOS ）回路が形成されている。

【００４３】ｎＭＯＳ６ｎのソース・ドレイン領域を形
成する半導体領域６ｎＬは、例えばｎ形不純物のリンま
たはヒ素（Ａｓ）が含有される矩形状の領域によって形
成されている。また、ｐＭＯＳ６ｐのソース・ドレイン
領域を形成する半導体領域６ｐL は、例えばｐ形不純物
のホウ素が含有される矩形状の領域によって形成されて
いる。

【００４４】ｎＭＯＳ６ｎおよびｐＭＯＳ６ｐのゲート
電極６ｎｇ，６ｐｇは、例えば図３および図４の縦方向
に延在するような長方形状に形成され、ＣＭＯＳ回路を
形成するために、互いに一体的に成形され電気的に接続
されている。なお、ゲート電極６ｎｇ，６ｐｇの接続部
分は、幅広に成形されており、ゲート引出し電極６ｇと
なっている。

【００４５】これらｎＭＯＳ６ｎおよびｐＭＯＳ６ｐの
ソース、ドレインおよびゲート電極は第１層配線ＭＬ1
によって引き出され、適宜電気的に接続されて所定の基
本的な回路機能を有するセル４ａが形成されている。す
なわち、セル４ａの内部回路は、第１層配線ＭＬ1 によ
って形成されている。この第１層配線ＭＬ1 は、ブロッ
ク内配線の一部を構成している。

【００４６】なお、図４においては、図面を見易くする
ため、第１層配線ＭＬ1 に斜線を付す。また、ＶDDは電
源電位を示し、ＶSSは接地電位を示している。また、Ｖ
ＩＡ1 は第１層配線ＭＬ1 とｎＭＯＳ６ｎおよびｐＭＯ
Ｓ６ｐの電極部とを電気的に接続するための接続孔を示
している。

【００４７】次に、このセル４ａの電極引出し用の端子
構造を図５〜図７によって説明する。

【００４８】図５に示すように、セル端子ＣＴは、セル
４ａの縦方向Ｙの長さを２分する直線近傍に配置されて
いる。これは、セル端子ＣＴの配置に規則性を持たせる
ことにより、配線設置処理をし易くするためである。

【００４９】このセル端子ＣＴは、所定の回路ブロック
等を設計するためにセル４ａを上位の階層から参照する
際、セル４ａのインターフェイス部となる部分である。
例えば２入力ＮＡＮＤの場合には、２つの入力信号端子
と、１つの出力信号端子とが、このセル端子ＣＴに対応
している。本実施の形態１においては、このセル端子Ｃ
Ｔが、例えば第１層配線ＭＬ1 によって形成されてい
る。

【００５０】セル４ａ間の結線は、このセル端子ＣＴ間
を電気的に接続することにより行われている。このよう
なセル４ａ間の配線状況は、採用する配線層数や配線構
造によって異なるが、本実施の形態１においては、この
セル端子ＣＴを配線レイアウト設計の段階においてセル
４ａ内の回路とは無関係に取り出せるようになっている
ため、セル構造自体は共通化することができ、セル・ラ
イブラリを一本化することが可能となっている。具体的
には、配線処理に際して、各セル端子ＣＴの直上または
近傍に、セル４ａ間を電気的に接続するための接続孔を
設け、その接続孔間を接続するようにする。

【００５１】例えば図６に示すように、図６の横方向Ｘ
に延在する配線として第１層配線ＭＬ1 および第４層配
線ＭＬ4 を使用し、図６の縦方向Ｙに延在する配線とし
て第２層配線ＭＬ2 および第３層配線ＭＬ3 を使用する
場合には、セル端子ＣＴ直上に、第１層配線ＭＬ1 と第
２層配線ＭＬ2 とを電気的に接続する接続孔ＶＩＡ21
と、第１層配線ＭＬ1 と第３層配線ＭＬ3 とを電気的に
接続する接続孔ＶＩＡ31とを配置することで実現する。
セル端子ＣＴの無い領域は、二点鎖線で示すような第２
層配線ＭＬ2 または第３層配線ＭＬ3 の配置領域とな
る。

【００５２】また、図６には示さないが、図６の横方向
Ｘに延在する配線として第２層配線および第４層配線を
使用し、図６の縦方向Ｙに延在する配線として第３層配
線を使用する場合には、セル端子直上に、第１層配線と
第３層配線とを電気的に接続する接続孔を配置すること
で実現する。

【００５３】また、図６には示さないが、図６の横方向
Ｘに延在する配線として第１層配線および第３層配線を
使用し、図６の縦方向Ｙに延在する配線として第２層配
線を使用する場合には、セル端子直上に、第１層配線と
第２層配線とを電気的に接続する接続孔とを配置するこ
とで実現する。

【００５４】なお、図６においては、図面を見易くする
ために、第１層配線ＭＬ1 以外の各層の配線にハッチン
グを付す。また、ＶＩＡ43は、第４層配線ＭＬ4 と第３
層配線ＭＬ3 とを接続するための接続孔である。

【００５５】このような接続孔の断面構造を図７に模式
的に示す。各配線層間は、１つの接続孔ＶＩＡによって
電気的に接続される。例えばセル端子ＣＴを第１層配線
ＭＬ1 から第３層配線ＭＬ3 に変更するには、すなわ
ち、図６の接続孔ＶＩＡ31を実現するには、第１層配線
ＭＬ1 と第２層配線ＭＬ2 とを接続する接続孔ＶＩＡ２
１上に、第２層配線ＭＬ２と第３層配線ＭＬ3 とを接
続する接続孔ＶＩＡ32を設けて実現する。

【００５６】また、例えばセル端子ＣＴを第１層配線Ｍ
Ｌ1 から第４層配線ＭＬ4 に変更するには、第１層配線
ＭＬ1 と第２層配線ＭＬ2 とを接続する接続孔ＶＩＡ21
上に、第２層配線ＭＬ2 と第３層配線ＭＬ3 とを接続す
る接続孔ＶＩＡ32を設け、さらに、その上に第３層配線
ＭＬ3 と第４層配線ＭＬ4 とを接続する接続孔ＶＩＡ43
を設けて実現する。

【００５７】このように、セル端子ＣＴを第１層配線Ｍ
Ｌ1 で形成し、配線処理中に接続孔ＶＩＡをセル端子Ｃ
Ｔの直上に配置することにより、配線スタイルが変わる
度にそれに合ったセル端子層を有するようなセルを用意
する必要が無くなり、１つのセル・ライブラリで種々の
配線スタイルに対応することが可能となっている。

【００５８】また、図７から判るように、第１層配線Ｍ
Ｌ1 と第３層配線ＭＬ3 とを電気的に接続する接続孔Ｖ
ＩＡ上は、第４層配線ＭＬ4 の配線領域として使用可能
であり、第１層配線ＭＬ1 と第２層配線ＭＬ2 とを電気
的に接続する接続孔ＶＩＡ上は、第３層配線ＭＬ3 の配
線領域として使用可能である。

【００５９】次に、このセル４ａを含む半導体チップ１
（図１参照）の要部断面図を図８に示す。

【００６０】半導体チップ１を構成する半導体基板１ｓ
は、例えばｐ- 形のシリコン（Ｓｉ）単結晶からなり、
その上部には、例えば二酸化シリコン（ＳｉＯ₂）から
なる素子分離用のフィールド絶縁膜７が形成されてい
る。

【００６１】半導体基板１ｓの上部には、ｐウエルＰＷ
およびｎウエルＮＷが形成されている。このｐウエルＰ
Ｗには、例えばｐ形不純物のホウ素が導入されている。
また、ｎウエルＮＷには、例えばｎ形不純物のリンまた
はＡｓが導入されている。

【００６２】そして、このｐウエルＰＷ上およびｎウエ
ルＮＷ上には、それぞれｎＭＯＳ６ｎおよびｐＭＯＳ６
ｐが形成されている。

【００６３】これらのｎＭＯＳ６ｎおよびｐＭＯＳ６ｐ
によって、ＣＭＯＳ（Complimentary MOS ）回路が形成
され、所定の回路機能を有するセル等が形成されてい
る。

【００６４】ｎＭＯＳ６ｎは、ｐウエルＰＷの上部に互
いに離間して形成された一対の半導体領域６ｎＬと、半
導体基板１ｓ上に形成されたゲート絶縁膜６ｎｉと、そ
の上に形成されたゲート電極６ｎｇとを有している。

【００６５】半導体領域６ｎＬは、ｎＭＯＳ６ｎのソー
ス・ドレイン領域を形成するための領域であり、低不純
物濃度領域６ｎＬ1 と、高不純物濃度領域６ｎＬ2 とを
有し、例えばｎ形不純物のリンまたはＡｓが含有され形
成されている。なお、この半導体領域６ｎＬの間にｎＭ
ＯＳ６ｎのチャネル領域が形成される。

【００６６】ゲート絶縁膜６ｎｉは、例えばＳｉＯ₂か
らなる。また、ゲート電極６ｎｇは、例えば低抵抗ポリ
シリコンからなる。ただし、ゲート電極６ｎｇは、低抵
抗ポリシリコンの単体膜で形成されることに限定される
ものではなく、例えば低抵抗ポリシリコン膜上にシリサ
イド膜を堆積した積層膜で形成しても良い。

【００６７】ゲート電極６ｎｇの上面には、例えばＳｉ
Ｏ₂からなるキャップ絶縁膜８が形成されている。ま
た、ゲート電極６ｎｇおよびキャップ絶縁膜８の表面に
は、例えば窒化シリコンからなる保護膜９が形成されて
いる。この保護膜９は、ｎＭＯＳ６ｎの特性変動を抑え
る機能を有している。さらに、保護膜９の側面には、例
えばＳｉＯ₂からなるサイドウォール１０が形成されて
いる。

【００６８】ｐＭＯＳ６ｐは、ｎウエルＮＷの上部に互
いに離間して形成された一対の半導体領域６ｐＬと、半
導体基板１ｓ上に形成されたゲート絶縁膜６ｐｉと、そ
の上に形成されたゲート電極６ｐｇとを有している。

【００６９】半導体領域６ｐＬは、ｐＭＯＳ６ｐのソー
ス・ドレイン領域を形成するための領域であり、低不純
物濃度領域６ｐＬ1 と、高不純物濃度領域６ｐＬ2 とを
有し、例えばｐ形不純物のホウ素が含有され形成されて
いる。なお、この半導体領域６ｐＬの間にｐＭＯＳ６ｐ
のチャネル領域が形成される。また、低不純物濃度領域
６ｐＬ1 の下部に存在する半導体領域１１ａは、ｐＭＯ
Ｓ６ｐのパンチスルーを防止するためのパンチスルース
トッパである。

【００７０】ゲート絶縁膜６ｐｉは、例えばＳｉＯ₂か
らなる。また、ゲート電極６ｐｇは、例えば低抵抗ポリ
シリコンからなる。ただし、ゲート電極６ｐｇは、低抵
抗ポリシリコンの単体膜で形成されることに限定される
ものではなく、例えば低抵抗ポリシリコン膜上にシリサ
イド膜を堆積した積層膜で形成しても良い。

【００７１】ゲート電極６ｐｇの上面には、例えばＳｉ
Ｏ₂からなるキャップ絶縁膜８が形成されている。ま
た、ゲート電極６ｐｇおよびキャップ絶縁膜８の表面に
は、例えば窒化シリコンからなる保護膜９が形成されて
いる。この保護膜９は、ｐＭＯＳ６ｐの特性変動を抑え
る機能を有している。さらに、保護膜９の側面には、例
えばＳｉＯ₂からなるサイドウォール１０が形成されて
いる。

【００７２】このような半導体基板１ｓ上には、例えば
ＳｉＯ₂からなる層間絶縁膜１２ａが堆積されており、
これによって、ｎＭＯＳ６ｎおよびｐＭＯＳ６ｐが被覆
されている。

【００７３】この層間絶縁膜１２ａの厚さは、例えば0.
６０μｍ程度である。この層間絶縁膜１２ａの上面は、
例えばＣＭＰ（Chemical Mechanical Polishing ）処
理、エッチバック処理またはリフロ平坦化処理等によっ
て平坦化されており、その上面には、例えばアルミニウ
ム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からなる第１層配線
ＭＬ1 が形成されている。

【００７４】この第１層配線ＭＬ1 は、上記したブロッ
ク内配線の一部であり、層間絶縁膜１２ａに穿孔された
接続孔ＶＩＡ内の導体膜ＭＬ1 ａを通じてｎＭＯＳ６ｎ
およびｐＭＯＳ６ｐの半導体領域６ｎＬと電気的に接続
されている。導体膜ＭＬ1 ａは、例えばタングステン等
からなり、例えば選択ＣＶＤ法等による金属膜埋込み技
術によって形成されている。第１層配線ＭＬ1 の厚さ
は、例えば0.６１μｍ程度である。

【００７５】このような第１層配線ＭＬ1 は、層間絶縁
膜１２ｂによって被覆されている。層間絶縁膜１２ｂ
は、例えばＳｉＯ₂からなり、その厚さは、例えば1.３
〜1.４μｍ程度である。

【００７６】この層間絶縁膜１２ｂの上面は、例えばＣ
ＭＰ処理、エッチバック処理またはリフロ平坦化処理等
によって平坦にされており、その上面には、例えばＡｌ
−Ｓｉ−Ｃｕ合金からなる第２層配線ＭＬ2 が形成され
ている。第２層配線ＭＬ2 の厚さは、例えば0.６１μｍ
程度である。

【００７７】この第２層配線ＭＬ2 は、上記したブロッ
ク内配線の一部であり、層間絶縁膜１２ｂに穿孔された
接続孔ＶＩＡ内の導体膜ＭＬ2 ａを通じて第１層配線Ｍ
Ｌ1と電気的に接続されている。導体膜ＭＬ2 ａは、例
えばタングステン等からなり、例えば選択ＣＶＤ法等に
よる金属膜埋込み技術によって形成されている。

【００７８】第２層配線ＭＬ2 は、層間絶縁膜１２ｃに
よって被覆されている。この層間絶縁膜１２ｃは、例え
ばＳｉＯ₂からなり、その厚さは、例えば1.３〜1.４μ
ｍ程度である。

【００７９】この層間絶縁膜１２ｃの上面は、例えばＣ
ＭＰ処理、エッチバック処理またはリフロ平坦化処理等
によって平坦にされており、その上面には、例えばＡｌ
−Ｓｉ−Ｃｕ合金からなる第３層配線ＭＬ3 が形成され
ている。第３層配線ＭＬ3 の厚さは、例えば1.０６μｍ
程度である。

【００８０】この第３層配線ＭＬ3 は、上記したブロッ
ク内配線の一部であり、層間絶縁膜１２ｃに穿孔された
接続孔ＶＩＡ内の導体膜ＭＬ3 ａを通じて第２層配線Ｍ
Ｌ2と電気的に接続されている。導体膜ＭＬ3 ａは、例
えばタングステン等からなり、例えば選択ＣＶＤ法等に
よる金属膜埋込み技術によって形成されている。

【００８１】第３層配線ＭＬ3 は、層間絶縁膜１２ｄに
よって被覆されている。この層間絶縁膜１２ｄは、例え
ばＳｉＯ₂からなる。この層間絶縁膜１２ｄの上面は、
例えばＣＭＰ処理、エッチバック処理またはリフロ平坦
化処理等によって平坦にされており、その上面には、例
えばＡｌ−Ｓｉ−Ｃｕ合金からなる第４層配線ＭＬ4が
形成されている。

【００８２】この第４層配線ＭＬ4 は、上記したブロッ
ク内配線の一部であり、層間絶縁膜１２ｄに穿孔された
接続孔ＶＩＡ内の導体膜ＭＬ4 ａを通じて第３層配線Ｍ
Ｌ3と電気的に接続されている。導体膜ＭＬ4 ａは、例
えばタングステン等からなり、例えば選択ＣＶＤ法等に
よる金属膜埋込み技術によって形成されている。

【００８３】層間絶縁膜１２ｄ上には、例えばＳｉＯ₂
膜、ＳｉＯ₂膜上に窒化シリコン膜を堆積してなる絶縁
膜あるいはさらにその上にポリイミド樹脂膜が堆積され
てなる絶縁膜等によって構成された表面保護膜１３が堆
積されており、これによって第４層配線ＭＬ4 が被覆さ
れている。この表面保護膜１３の一部には、第４層配線
ＭＬ4 のボンディングパッドＢＰ部分が露出するような
開口部が形成されている。

【００８４】ところで、本実施の形態１においては、マ
イクロプロセッサを形成する配線を、例えば以下の第１
〜第４の条件に従って配置する。

【００８５】第１の条件は、各回路ブロック２ａ〜２ｅ
（図１参照）において、ブロック内配線のうち、配線長
の長い配線は可能な限り上層の配線層に配置し、配線長
の短い配線は可能な限り下層の配線層に配置することで
ある。

【００８６】この配線の長短は相対的なものであり、そ
の配線が、配線長分布中のどこに属するかによって決定
される。例えば長い配線とは、配置処理後のブロック内
配線を配線長に基づいて順序付けして並べた後、その全
ブロック内配線ＭＬの中で、配線長の長い方から５０％
以内に入る配線をいい、短い配線とは、その全ブロック
内配線ＭＬの中で、配線長の短い方から５０％以内に入
る配線ということができる。ただし、この５０％はあく
までも一例であって、設計条件やデバイス条件等のよう
な条件によって適宜変えることが可能である。

【００８７】これは、上層の配線層の方が配線容量を小
さくすることができ、その配線容量に起因する配線遅延
の問題を解消することができるからである。すなわち、
配線容量が大きくなり易い長い配線を上層の配線層に配
置し、配線容量が比較的小さくて済む短い配線を下層の
配線層に配置することで、回路ブロック２ａ〜２ｅ内の
全体的な配線容量を低減することができるので、回路ブ
ロック２ａ〜２ｅ内のブロック内配線における信号伝送
速度を向上させることができ、また、回路ブロック２ａ
〜２ｅ内の消費電力を低減することが可能となるからで
ある。

【００８８】第２の条件は、各回路ブロック２ａ〜２ｅ
内におけるブロック内配線の配置の仕方を、各回路ブロ
ック２ａ〜２ｅ内におけるブロック内配線の混雑状況に
応じて変えることである。

【００８９】これは、主として回路ブロック２ａ〜２ｅ
の占有面積の縮小を目的としたものである。すなわち、
各回路ブロック２ａ〜２ｅ内のブロック内配線の混雑状
況が各回路ブロック２ａ〜２ｅの形状的な要素によって
異なる場合が生じるが、その場合に配線の配置の仕方を
半導体チップ１全体で画一的にしないで、各回路ブロッ
ク２ａ〜２ｅ毎に変えることにより、各回路ブロック２
ａ〜２ｅの占有面積を縮小することが可能だからであ
る。

【００９０】ここで、このような第１の条件および第２
の条件によって形成されたブロック内配線の具体的な例
を図１および図９〜図１３によって説明する。なお、図
１０、図１２および図１３においては、図面を見易くす
るため、ブロック内配線を構成する第２層配線には点状
のハッチング、第３層配線には右傾斜線状のハッチン
グ、第４層配線には左傾斜線状のハッチングを付し、ブ
ロック間配線を構成する第１層配線層にはハッチングを
付していない。

【００９１】例えば図１の横方向Ｘに長い回路ブロック
２ｃと、図１の縦方向Ｙに若干長い回路ブロック２ｅと
ではブロック内配線の混雑状況が異なる。

【００９２】すなわち、図９に示すように、横方向Ｘに
長い回路ブロック２ｃの場合（ＹＬ/ ＸＬ＜1 ；ＹＬは
回路ブロック２ｃにおける縦方向Ｙの長さ、ＸＬは回路
ブロック２ｃにおける横方向Ｘの長さ）、図９の縦方向
Ｙに沿って延在する配線の混雑度は小さいが、横方向Ｘ
に沿って延在する配線の混雑度は大きい。

【００９３】このため、通常の配線配置方式を採用する
と、ブロック内配線領域の幅（縦方向Ｙの長さ）を大き
くしなければならず、回路ブロック２ｃの面積が増大し
てしまう。

【００９４】そこで、本実施の形態１においては、上記
した第１の条件を考慮した上で、例えば図１０に示すよ
うにしている。すなわち、セル列４の延在方向と直交す
る方向（縦方向Ｙ）に延びる配線として第３層配線ＭＬ
3 を使用し、セル列４の延在方向と平行する方向（横方
向Ｘ）に延びる配線として第２層配線ＭＬ2 および第４
層配線ＭＬ4 を使用している。なお、第１層配線ＭＬ1
は、主にセル４ａ内の配線として使用する。

【００９５】これにより、横方向Ｘに２つの配線層を使
用することができるので、内部配線領域５（図９参照）
の幅（縦方向Ｙの長さ）を縮小することができる。例え
ば内部配線領域５に４つの配線チャネルが必要な場合、
１つの配線層だけでこれを形成しようとすると４つの配
線を並べて配置する分の面積が必要になるのに対して、
本実施の形態１の場合には、２つの配線層を使用でき、
２つの配線を重ねて配置することができるので、２つの
配線を並べて配置する分の面積があれば良い。したがっ
て、回路ブロック２ｃ（図１参照）の縦方向Ｙの長さを
縮小することができ、回路ブロック２ｃの面積を縮小す
ることが可能となる。

【００９６】また、配線長の長い配線は、第４層配線Ｍ
Ｌ4 および第３層配線ＭＬ3 で形成され、配線長の短い
配線は、第２層配線ＭＬ2 および第３層配線ＭＬ3 で形
成されている。これにより、回路ブロック２ｃの面積縮
小によるブロック内配線の配線長の短縮に加えて、回路
ブロック２ｃのブロック内配線における配線容量も低減
することができるので、回路ブロック２ｃの動作速度を
向上させることができるとともに、消費電力を低減させ
ることが可能となる。

【００９７】また、第１層配線で形成されたセル端子Ｃ
Ｔを、配線処理で形成される接続孔ＶＩＡ31によって第
３層配線ＭＬ3 まで引き上げ、セル端子ＣＴを変更して
いる。これにより、回路ブロック２ｃの配線の配置の仕
方が他の回路ブロックと異なってもそれは配線処理で対
応すれば良く、配線レイアウト設計時にはセル４ａ自体
（セル端子ＣＴ）は何等変える必要がないので、配線レ
イアウト設計時におけるセル４ａの共通化が可能であ
る。

【００９８】一方、図１１に示すように、縦方向Ｙに若
干長い回路ブロック２ｅの場合（ＹＬ/ ＸＬ≧1 ）、図
１１の横方向Ｘに沿って延在する配線の混雑度は小さい
が、縦方向Ｙに沿って延在する配線の混雑度は大きい。

【００９９】このため、通常の配線配置の方式を採用す
ると、セル列４内に配線チャネル用の空き領域を形成し
なければならなくなる結果、セル列４の延在方向が長く
なり、回路ブロック２ｅの面積が増大してしまう。これ
を図１２によって説明する。

【０１００】図１２においては、セル列４の延在方向と
直交する方向（縦方向Ｙ）に延びる配線として第２層配
線ＭＬ2 を使用し、セル列４の延在方向と平行する方向
（横方向Ｘ）に延びる配線として第３層配線ＭＬ3 を使
用している。なお、第１層配線ＭＬ1 は、主にセル４ａ
内の配線として使用している。

【０１０１】この場合、セル端子ＣＴの無い領域がセル
列４と直交する方向（縦方向Ｙ）の配線の配置領域とな
る。しかし、その直交方向の配線の混雑度が増すと、そ
の直交方向の配線数に対し、セル端子ＣＴの無い配線配
置領域数が不足する。このため、セル４ａとセル４ａと
の間に、その直交方向の配線を配置するための空き領域
Ａが必要となる。この空き領域Ａには、セル４ａ間の電
源用の第１層配線ＭＬ1 は配置されるが、トランジスタ
およびそれを構成する配線パターンは形成されていな
い。したがって、空き領域Ａの増加は、回路ブロックの
面積を増大させてしまう。

【０１０２】そこで、本実施の形態１においては、上記
した第１の条件を考慮した上で、例えば図１３に示すよ
うにしている。すなわち、セル列４の延在方向と直交す
る方向（縦方向Ｙ）に延びるブロック内配線を第２層配
線ＭＬ2 および第３層配線ＭＬ3 で形成し、セル列４の
延在方向と平行する方向（横方向Ｘ）に延びるブロック
内配線を第１層配線ＭＬ1 および第４層配線ＭＬ4 で形
成している。ただし、第３層配線ＭＬ3 と第４層配線Ｍ
Ｌ4 との配置の仕方は逆でも良い。なお、第１層配線Ｍ
Ｌ1 は、主にセル４ａ内の配線として使用する。

【０１０３】これにより、ブロック内配線の混雑度の大
きい縦方向Ｙに２つの配線層を使用することができる。
また、第２層配線ＭＬ2 と第１層配線ＭＬ1 のセル端子
ＣＴとの接続孔ＶＩＡ21の直上も混雑度の大きい方向Ｙ
のブロック内配線の配置領域として使用できる。これら
により、セル列４内に空き領域Ａを設ける必要が少なく
なる。したがって、セル列４の延在方向の長さを縮小す
ることができるので、回路ブロック２ｅの横方向Ｘの長
さを縮小することができ、回路ブロック２ｅの面積を縮
小することが可能となる。

【０１０４】また、配線長の長い配線は、第４層配線Ｍ
Ｌ4 および第３層配線ＭＬ3 で形成し、配線長の短い配
線は、第１層配線ＭＬ1 および第２層配線ＭＬ2 で形成
する。これにより、回路ブロック２ｅの面積縮小による
ブロック内配線の配線長の短縮に加えて、回路ブロック
２ｅのブロック内配線における配線容量も低減すること
ができるので、回路ブロック２ｅの動作速度を向上させ
ることができるとともに、消費電力を低減させることが
可能となる。

【０１０５】また、回路ブロック２ｅ内のブロック内配
線において、配線長の長い第４層配線ＭＬ4 と平行に延
在する配線を第１層配線ＭＬ1 で構成したことにより、
それらの配線層間の間隔を大きくすることができるの
で、それらの間のカップリング容量を低減することが可
能となる。

【０１０６】さらに、第１層配線で形成されたセル端子
ＣＴを、配線処理で形成される接続孔ＶＩＡ31, ＶＩＡ
21によって第３層配線ＭＬ3 または第２層配線ＭＬ2 ま
で引き上げ、セル端子ＣＴを変更している。これによ
り、回路ブロック２ｅにおける配線の配置の仕方が他の
回路ブロックと異なってもそれは配線処理で対応すれば
良く、配線レイアウト設計時にはセル４ａ自体（セル端
子ＣＴ）は何等変える必要がないので、配線レイアウト
設計時におけるセル４ａの共通化が可能である。

【０１０７】次に、第３の条件は、所定の回路ブロック
を構成する場合に、全配線層を使用しないで、所定の配
線層をブロック間配線の配置領域として使用するという
ことである。これは、例えば以下のような場合である。

【０１０８】例えば回路ブロックの配線混雑度が低い場
合である。また、所定の回路ブロックを形成する場合
に、全配線層をブロック内配線の配置領域としても回路
ブロックの面積が縮小されない場合である。ただし、こ
の場合は、全配線層を使用することが回路ブロックの面
積縮小に寄与する場合は全配線層をブロック内配線の使
用領域として使用するようにする。

【０１０９】また、第４の条件は、図１の回路ブロック
２ａ〜２ｅ間を接続するブロック間配線のうち、配線長
の長い配線は可能な限り上層の配線層に配置し、配線長
の短い配線は可能な限り下層の配線層に配置することで
ある。

【０１１０】この配線における長短の定義は上記ブロッ
ク内配線で説明したのと同じである。また、このように
する理由もブロック内配線で説明したのと同じである。
すなわち、配線容量が大きくなりやすい長い配線を上層
の配線層に配置し、配線容量が比較的小さくて済む短い
配線を下層の配線層に配置することにより、ブロック間
配線全体の配線容量を低減することができるので、ブロ
ック間配線における信号伝送速度を向上させることがで
き、また、マイクロプロセッサの消費電力を低減するこ
とが可能となるからである。

【０１１１】ここで、このような第３の条件および第４
の条件によって形成されたブロック間配線の具体例を図
１および図１４〜図１７によって説明する。

【０１１２】なお、図１４および図１６においては、図
面を見易くするために、ブロック間配線を構成する第２
層配線には点状のハッチング、第３層配線には右傾斜線
状のハッチング、第４層配線には左傾斜線状のハッチン
グを付している。また、ブロック間配線を構成する第１
層配線層にはハッチングを付していない。

【０１１３】例えば第３の条件に従った例として、図１
の回路ブロック２ｂは４層の配線層全部を使用しない
で、３層配線構造によって形成されている。すなわち、
回路ブロック２ｂの形成領域における第４配線層にはブ
ロック内配線が配置されていない。このため、回路ブロ
ック２ｂの形成領域における第４配線層は、図１４に示
すように、回路ブロック２ａ, ２ｃ間を接続するブロッ
ク間配線ＭＬＢ4 の配置領域として使用されている。

【０１１４】これにより、例えば回路ブロック２ａ, ２
ｃ間を接続するのに、回路ブロック２ｂを迂回して接続
する場合に比べてブロック間配線の配線長を短縮するこ
とができるので、配線容量および配線抵抗を低減するこ
とができ、ブロック間配線の信号伝送速度を向上させる
ことが可能となっている。

【０１１５】また、回路ブロック２ａ, ２ｃ間を接続す
るのに、回路ブロック２ｂを迂回して接続する場合に比
べて接続孔の数を減らすことができるので、回路ブロッ
ク２ａ, ２ｃ間の接続の信頼性を向上させることが可能
となる。

【０１１６】なお、以上の第１〜第３の条件による配線
配置例を図１５にまとめて記載する。この図１５には、
各回路ブロック２ａ〜２ｅ内の配線状況に応じたブロッ
ク内配線の配置の仕方（配線方向、配線長）および各々
の場合の特徴が記してある。

【０１１７】一方、図１の回路ブロック２ａ〜２ｅ間を
接続する外部配線領域３においては、上記した第４の条
件を満たすために、外部配線領域３毎にその形状に応じ
てブロック間配線の配置の仕方を変えてある。

【０１１８】すなわち、外部配線領域３の延在方向（長
手方向）に沿って延びるブロック間配線をできる限り上
層の配線層、例えば第３配線層や第４配線層に配置す
る。これは、外部配線領域３の延在方向に沿って延びる
配線は、比較的長い配線になるからである。これを図１
４、図１６および図１７によって具体的に説明する。

【０１１９】図１４および図１６の破線は、外部配線領
域３ａ〜３ｆの形状を示している。外部配線領域３ａ,
３ｄ, ３ｆは、図１４または図１６の縦方向Ｙに延在す
る長方形状となっており、外部配線領域３ｂ, ３ｃ, ３
ｅは、図１４または図１６の横方向Ｘに延在する長方形
状となっている。

【０１２０】いずれの外部配線領域３ａ〜３ｆにおいて
も、その延在方向に沿うブロック間配線は、第１層配線
ＭＬＢ1 および第４層配線ＭＬＢ4 によって形成され、
外部配線領域３ａ〜３ｆの短方向に沿うブロック間配線
は、第２層配線ＭＬＢ2 および第３層配線ＭＬＢ3 によ
って形成されている。

【０１２１】ブロック間配線のうち、配線距離の長い配
線は、第３層配線ＭＬＢ3 と第４層配線ＭＬＢ4 との組
み合わせによって優先的に形成され、配線距離の短い配
線は、第１層配線ＭＬＢ1 と第２層配線ＭＬＢ2 との組
み合わせによって優先的に形成されている。

【０１２２】また、外部配線領域３ａ〜３ｆが交差する
領域においては、配線層の変更を最小限にとどめるよう
になっている。例えば図１６に示す外部配線領域３ｆの
第４層配線ＭＬＢ4 が、外部配線領域３ｅにそのまま延
在する場合に次のようにする。なお、以降の処置は、第
１層配線ＭＬＢ1 でも同様である。

【０１２３】その外部配線領域３ｆの第４層配線ＭＬＢ
4 が、外部配線領域３ｅ内の横方向（方向Ｘ）に延在す
る第４層配線ＭＬＢ4 の障害になる場合は、外部配線領
域３ｆから外部配線領域３ｅに延びてきた第４層配線Ｍ
ＬＢ4 を、外部配線領域３ｅ, ３ｆの交差領域において
接続孔ＶＩＡにより第３層配線ＭＬＢ3 に一旦引き落と
す。

【０１２４】しかし、外部配線領域３ｆから外部配線領
域３ｅに延びてきた第４層配線ＭＬＢ4 が、外部配線領
域３ｅ内の横方向Ｘに延在する第４層配線ＭＬＢ4 の障
害にならない場合は、配線層の切り替えを行うことな
く、そのまま引き延ばす。

【０１２５】このように、外部配線領域３のブロック間
配線のうち、配線長の長い配線を他の配線層に比べて配
線容量の小さい第４層配線ＭＬＢ4 によって形成したこ
とにより、その第４層配線ＭＬＢ4 の配線容量を低減す
ることが可能となっている。また、その第４層配線ＭＬ
Ｂ4 と平行に延在する配線を第１層配線ＭＬＢ1 とした
ことにより、それらの配線間の間隔を大きくすることが
できるので、それらの間のカップリング容量を低減する
ことが可能となっている。

【０１２６】これらにより、外部配線領域３全体のブロ
ック間配線の配線容量を低減することができるので、ブ
ロック間配線における信号伝送速度を向上させることが
でき、また、マイクロプロセッサの消費電力を低減させ
ることが可能となる。

【０１２７】また、外部配線領域３が交差する領域にお
いて、接続孔を上下の配線層に重ねて配置することがで
き、その面積を縮小することができるので、外部配線領
域３の幅を縮小することができる。このため、半導体チ
ップ１の面積を縮小することが可能となっている。ま
た、その半導体チップ１の面積縮小によってブロック間
配線の配線長を短縮させることができるので、ブロック
間配線における信号伝送速度をさらに向上させることが
可能なる。

【０１２８】なお、以上の第４の条件による配線レイア
ウト例を図１７にまとめて記載する。図１７には、外部
配線領域の形状的要素に応じたブロック間配線の配置の
仕方（配線方向、配線長）が記してある。

【０１２９】このように、本実施の形態１によれば、以
下の効果を得ることが可能となる。

【０１３０】(1).回路ブロック２ａ〜２ｅを構成するブ
ロック内配線ＭＬにおいて、配線容量が大きくなり易い
長い配線を上層の配線層に配置し、配線容量が比較的小
さくて済む短い配線を下層の配線層に配置することによ
り、回路ブロック２ａ〜２ｅ内の全体的な配線容量を低
減することが可能となる。

【０１３１】(2).回路ブロック２ｅ内のブロック内配線
において、配線長の長い第４層配線ＭＬ4 と平行に延在
する配線を第１層配線ＭＬ1 で構成したことにより、そ
れらの配線層間の間隔を大きくすることができるので、
それらの間のカップリング容量を低減することが可能と
なる。

【０１３２】(3).配線設計の段階において、回路ブロッ
ク２ａ〜２ｅの配線配置の仕方を、回路ブロック２ａ〜
２ｅ毎に適した方式とすることにより、各回路ブロック
２ａ〜２ｅの占有面積を縮小することが可能となる。

【０１３３】(4).上記(3) により、ブロック内配線の配
線長を短縮することができるので、ブロック内配線の配
線容量および配線抵抗を低減することが可能となる。

【０１３４】(5).上記(1),(4) により、回路ブロック２
ａ〜２ｅ内のブロック内配線における信号伝送速度を向
上させることができるので、回路ブロック２ａ〜２ｅの
動作速度を向上させることが可能となる。

【０１３５】(6).上記(1),(4) により、回路ブロック２
ａ〜２ｅ内の消費電力を低減することが可能となる。

【０１３６】(7).回路ブロック２ａ〜２ｅ間を電気的に
接続するブロック間配線において、配線容量が大きくな
り易い長い配線を上層の配線層に配置し、配線容量が比
較的小さくて済む短い配線を下層の配線層に配置するこ
とにより、そのブロック間配線の全体的な配線容量を低
減することが可能となる。

【０１３７】(8).ブロック間配線において、配線長の長
い第４層配線ＭＬＢ4 と平行に延在する配線を第１層配
線ＭＬＢ1 で構成したことにより、それらの配線層間の
間隔を大きくすることができるので、それらの間のカッ
プリング容量を低減することが可能となる。

【０１３８】(9).回路ブロック２ｂの内部回路を３層配
線構造で構成し、その第４配線層をブロック間配線の配
置領域としたことにより、ブロック間配線を迂回させる
必要が無くなり、その迂回配線の配置領域が不要となる
ので、その分、半導体チップ１の面積を縮小することが
可能となる。

【０１３９】(10). 回路ブロック２ｂの内部回路を３層
配線構造で構成し、その第４配線層をブロック間配線の
配置領域としたことにより、回路ブロック２ａ，２ｃ間
を接続するのに、回路ブロック２ｂを迂回して接続する
場合に比べてブロック間配線の配線長を短縮することが
できるので、ブロック間配線の配線容量および配線抵抗
を低減することが可能となる。

【０１４０】(11). 回路ブロック２ｂの内部回路を３層
配線構造で構成し、その第４配線層をブロック間配線の
配置領域としたことにより、回路ブロック２ａ，２ｃ間
を接続するのに回路ブロック２ｂを迂回して接続する場
合に比べて接続孔ＶＩＡの数を減らすことができるの
で、回路ブロック２ａ，２ｃ間の接続の信頼性を向上さ
せることが可能となる。

【０１４１】(12). 外部配線領域３が交差する領域にお
いて、接続孔ＶＩＡを上下の配線層に重ねて配置するこ
とができ、その面積を縮小することができるので、外部
配線領域３の幅を縮小することが可能となる。

【０１４２】(13). 上記(12)により、ブロック間配線の
配線長を短縮させることができるので、ブロック間配線
における配線容量および配線抵抗を低減することが可能
なる。

【０１４３】(14). 上記(7),(8),(10),(13) により、回
路ブロック２ａ〜２ｅ間を電気的に接続するブロック間
配線における信号伝送速度を向上させることが可能とな
る。

【０１４４】(15). 上記した(3) および(14)により、マ
イクロプロセッサ全体の動作速度を向上させることが可
能となる。

【０１４５】(16). 上記した(3),(9),(12)により、半導
体チップ１の全体の面積を大幅に縮小することが可能と
なる。

【０１４６】(17). 上記した(6) 〜(8),(10),(13) によ
り、マイクロプロセッサの消費電力を低減させることが
可能となる。

【０１４７】(18). 回路ブロック２ａ〜２ｅを電気的に
接続するブロック間配線を配置する際に、外部配線領域
３の長手方向に沿う配線を優先的に第４配線層に配置す
ることにより、長い配線を上位の配線層に配置すること
が可能となる。

【０１４８】(19). 第１層配線で形成されたセル端子Ｃ
Ｔを、配線処理で形成される接続孔ＶＩＡによって所定
の配線層まで引き上げ、セル端子ＣＴが配置される配線
層を変更することにより、配線レイアウト設計時におい
てセル４ａの共通化が可能とある。したがって、回路ブ
ロック２ａ〜２ｅ毎に配線の配置が異なっても、それに
対して１つのセル・ライブラリで対応することが可能と
なる。したがって、半導体集積回路装置の製造方法の設
計期間を大幅に短縮することが可能となる。

【０１４９】（実施の形態２）図１８は本発明の他の実
施の形態である半導体集積回路装置の要部拡大平面図で
ある。

【０１５０】本実施の形態２においては、例えば５層配
線構造を有するマイクロプロセッサに本発明を適用した
場合を説明する。これ以外は、前記実施の形態１と同じ
である。

【０１５１】本実施の形態２においては、例えば図１８
に示すように、セル列４の延在方向に直交する方向（縦
方向Ｙ）に第３層配線ＭＬ3 および第４層配線ＭＬ4 を
使用し、セル列４の延在方向に平行な方向（横方向Ｘ）
に第２層配線ＭＬ2 および第５層配線ＭＬ5 を使用して
いる。これにより、横方向Ｘおよび縦方向Ｙの両方向に
おいて、セル４ａの上層の２つの配線層を使用すること
ができるので、回路ブロックの面積縮小に大きな効果が
ある。

【０１５２】また、配線長の長い配線は、第５層配線Ｍ
Ｌ5 および第４層配線ＭＬ4 を用い、配線長の短い配線
は、第３層配線ＭＬ3 および第２層配線ＭＬ2 を用いて
いる。

【０１５３】すなわち、長い配線を配線容量が比較的小
さくなる上層の配線層に配置するとともに、その長い配
線に平行に延在する配線を２層の層間絶縁膜分離れた下
層に配置して多層配線間に形成される配線容量を低減し
たことにより、ブロック内配線の配線容量を低減するこ
とが可能となっている。

【０１５４】また、第１層配線で形成されたセル端子Ｃ
Ｔを、配線処理で形成される接続孔ＶＩＡ31, ＶＩＡ41
によって第３層配線ＭＬ3 または第４層配線ＭＬ4 まで
引き上げ、セル端子ＣＴの配線層位置を変更している。
このセル端子ＣＴを第３層配線ＭＬ3 に変更している部
位の直上は、第４層配線の配置領域として使用可能であ
る。同様に、セル端子の無い部分は、第３層配線および
第４層配線の通過領域として使用可能である。

【０１５５】このように、本実施の形態２によれば、前
記実施の形態１で得られた効果と同じ内容の効果を得る
ことが可能となる。

【０１５６】ただし、本実施の形態２によれば、５層配
線を使用しているので、前記実施の形態１の場合よりも
半導体チップ１の面積を縮小することが可能となる。

【０１５７】また、どの回路ブロック２ａ〜２ｅにおい
ても、長い配線に平行に延在する配線を２層の層間絶縁
膜分離れた下層に配置することができるので、その分、
前記実施の形態１の場合よりもブロック内配線の配線容
量を低減することが可能となる。

【０１５８】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１, ２に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【０１５９】例えば前記実施の形態２においては、長い
配線の配置に使用する配線層の数と、短い配線の配置に
使用する配線層の数とを同じにした場合について説明し
たが、これに限定されるものではなく、例えば長い配線
の配置に使用する配線層の数を３層、短い配線の配置に
使用する配線層の数を２層というように、長い配線の配
置に使用する配線層数を短い配線の配置に使用する配線
層数よりも多くしても良い。これにより、各配線領域の
短方向のサイズを縮小することができるので、半導体チ
ップの面積を縮小することが可能となる。

【０１６０】また、前記実施の形態１, ２においては、
本発明を階層構造を有する半導体集積回路装置に適用し
た場合について説明したが、これに限定されるものでは
なく、例えば階層構造を持たないゲートアレイ等を実現
する場合にも適用可能である。

【０１６１】また、前記実施の形態１, ２においては、
本発明をワイヤボンディング方式を採用する半導体集積
回路装置に適用した場合について説明したが、これに限
定されるものではなく、例えばバンプ電極を用いるフリ
ップチップ方式またはテープキャリアボンディング方式
を採用する半導体集積回路装置にも適用可能である。

【０１６２】また、前記実施の形態１, ２においては、
本発明をＭＯＳ・ＦＥＴが形成された半導体集積回路装
置に適用した場合について説明したが、これに限定され
るものではなく、例えばバイポーラトランジスタが形成
された半導体集積回路装置またはバイポーラトランジス
タとＭＯＳ・ＦＥＴとが同一半導体基板上に形成された
半導体集積回路装置にも適用可能である。

【０１６３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロプロセッサに適用した場合について説明したが、それ
に限定されるものではなく種々適用可能であり、例えば
ＤＲＡＭやＳＲＡＭ等のような半導体メモリ回路または
他の論理回路を有する半導体集積回路装置技術等に適用
できる。本発明は、多層配線構造を有する半導体集積回
路装置に適用できる。

【０１６４】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【０１６５】(1).本発明の半導体集積回路装置の製造方
法によれば、半導体基板上に４層以上の配線層を有する
半導体集積回路装置の配線配置工程において、配線長が
相対的に長くなる配線を、配線容量が小さくなる配線層
の上位の配線層に優先的に配置し、配線長が相対的に短
くなる配線を、前記配線層における下位の配線層に配置
することにより、半導体集積回路装置を構成する配線の
全体的な配線容量を低減することが可能となる。これに
より、半導体集積回路装置の全体における配線の信号伝
送速度を向上させることができるので、半導体集積回路
装置の動作速度を向上させることが可能となる。また、
半導体集積回路装置の消費電力を低減することが可能と
なる。

【０１６６】(2).本発明の半導体集積回路装置の製造方
法によれば、前記配線長が相対的に長くなる配線の配置
に使用する配線層の数を、前記配線長が相対的に短くな
る配線の配置に使用する配線層の数よりも多くすること
により、配線領域の短方向のサイズを縮小することがで
きるので、半導体チップの面積を縮小することが可能と
なる。

【０１６７】(3).本発明の半導体集積回路装置の製造方
法によれば、上位の配線層に配置した配線長が長くなる
配線と同一延在方向の配線を有する配線層を極力下位の
配線層に配置することにより、それらの配線層間の間隔
を大きくすることができるので、それらの間のカップリ
ング容量を低減することが可能となる。これにより、半
導体集積回路装置の全体における配線の信号伝送速度を
向上させることができるので、半導体集積回路装置の動
作速度を向上させることが可能となる。また、半導体集
積回路装置の消費電力を低減することが可能となる。

【０１６８】(4).本発明の半導体集積回路装置の製造方
法によれば、複数の回路ブロックのセルを形成するセル
内配線およびセル端子を第１層配線で形成した後、その
セル端子を、前記複数の回路ブロックの各々の形成条件
に応じて、その直上または近傍に配置した接続孔によっ
て異なる配線層に変更することにより、配線レイアウト
設計時においてセルの共通化が可能とある。したがっ
て、回路ブロック毎に配線の配置の仕方が異なっても、
それに対して１つのセル・ライブラリで対応することが
可能となる。したがって、半導体集積回路装置の設計期
間を大幅に短縮することが可能となる。

【０１６９】(5).本発明の半導体集積回路装置の製造方
法は、半導体基板に複数の回路ブロックと、その周辺に
配置された外部配線領域とを備え、前記半導体基板上に
４層以上の配線層を有する半導体集積回路装置の製造方
法であって、複数の回路ブロック毎に、例えば配線の混
雑状況に応じて各配線層における配線の延在方向を決め
ることにより、各回路ブロック２ａ〜２ｅの占有面積を
縮小することができるので、半導体チップの面積を縮小
することが可能となる。

【０１７０】(6).本発明の半導体集積回路装置の製造方
法によれば、複数の回路ブロックのうち、所定の回路ブ
ロックの形成領域内における所定の配線層を、複数の回
路ブロック間を電気的に接続するブロック間配線の配置
領域として使用することにより、ブロック間配線を迂回
させる必要が無くなり、その迂回配線の配置領域が不要
となるので、その分、半導体チップの面積を縮小するこ
とが可能となる。また、回路ブロック間を接続するの
に、所定の回路ブロックを迂回して接続する場合に比べ
てブロック間配線の配線長を短縮することができるの
で、ブロック間配線の配線容量および配線抵抗を低減す
ることが可能となる。さらに、回路ブロック間を接続す
るのに所定の回路ブロックを迂回して接続する場合に比
べて接続孔の数を減らすことができるので、回路ブロッ
ク間の接続の信頼性を向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明の半導体集積回路装置を構成する半導体
チップの全体平面図である。

【図２】図１の半導体集積回路装置における回路ブロッ
クの要部拡大平面図である。

【図３】図２の回路ブロックにおけるセルの平面図であ
る。

【図４】図２の回路ブロックにおけるセルの平面図であ
る。

【図５】図３および図４のセルにおけるセル端子の構造
を説明するための説明図である。

【図６】図３および図４のセルにおけるセル端子の構造
を説明するための説明図である。

【図７】図３および図４のセルにおけるセル端子の構造
を説明するための説明図である。

【図８】図１の半導体集積回路装置の要部断面図であ
る。

【図９】図１の半導体集積回路装置の回路ブロックの説
明図である。

【図１０】図９の回路ブロックの要部拡大平面図であ
る。

【図１１】図１の半導体集積回路装置の回路ブロックの
説明図である。

【図１２】回路ブロック面積が増大する問題の説明図で
ある。

【図１３】図１１の回路ブロックの要部拡大平面図であ
る。

【図１４】図１の半導体集積回路装置の要部拡大平面図
である。

【図１５】図１の半導体集積回路装置の特徴の説明図で
ある。

【図１６】図１の半導体集積回路装置の要部拡大平面図
である。

【図１７】図１の半導体集積回路装置の外部配線領域に
おける配線構造の説明図である。

【図１８】本発明の他の実施の形態である半導体集積回
路装置の回路ブロックの要部拡大平面図である。

【符号の説明】

１半導体チップ２ａ〜２ｅ回路ブロック３, ３ａ〜３ｆ外部配線領域４セル列４ａセル５内部配線領域６ｎｎチャネル形のＭＯＳ・ＦＥＴ６ｎＬ半導体領域６ｎ1 低不純物半導体領域６ｎ2 高不純物半導体領域６ｎｉゲート絶縁膜６ｎｇゲート電極６ｇゲート引出し電極６ｐｐチャネル形のＭＯＳ・ＦＥＴ６ｐＬ半導体領域６ｐ1 低不純物半導体領域６ｐ2 高不純物半導体領域６ｐｉゲート絶縁膜６ｐｇゲート電極７フィールド絶縁膜８キャップ絶縁膜９保護膜１０サイドウォール１１ａ半導体領域１２ａ〜１２ｄ層間絶縁膜１３表面保護膜ＢＰボンディングパッドＰＷｐウエルＮＷｎウエルＣＴセル端子ＶＩＡ接続孔ＶＩＡ1 接続孔ＭＬブロック内配線ＭＬ1 第１層配線ＭＬ1 ａ導体膜ＭＬ2 第２層配線ＭＬ2 ａ導体膜ＭＬ3 第３層配線ＭＬ3 ａ導体膜ＭＬ4 第４層配線ＭＬ4 ａ導体膜ＭＬ5 第５層配線ＭＬＢ1 第１層配線ＭＬＢ2 第２層配線ＭＬＢ3 第３層配線ＭＬＢ4 第４層配線ＶDD 電源電位ＶSS 接地電位

───────────────────────────────────────────────────── フロントページの続き (72)発明者宮入裕二朗東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内

Claims

【特許請求の範囲】

【請求項１】半導体基板上に４層以上の配線層を有す
る半導体集積回路装置の配線配置工程において、配線長
が相対的に長くなる配線を、前記配線層における上位の
配線層に優先的に配置し、配線長が相対的に短くなる配
線を、前記配線層における下位の配線層に配置する工程
を有することを特徴とする半導体集積回路装置の製造方
法。
【請求項２】請求項１記載の半導体集積回路装置の製
造方法において、前記配線長が相対的に長くなる配線の
配置に使用する配線層の数を、前記配線長が相対的に短
くなる配線の配置に使用する配線層の数よりも多くする
ことを特徴とする半導体集積回路装置の製造方法。
【請求項３】半導体基板に複数の回路ブロックと、そ
の周辺に配置された外部配線領域とを備え、前記半導体
基板上に４層以上の配線層を有する半導体集積回路装置
の製造方法であって、（ａ）前記複数の回路ブロックを
形成するブロック内配線を配置する場合に、配線長が相
対的に長くなる配線を、前記配線層における上位の配線
層に優先的に配置し、配線長が相対的に短くなる配線
を、前記配線層における下位の配線層に配置する工程
と、（ｂ）前記複数の回路ブロック間を電気的に接続す
るブロック間配線を配置する場合に、配線長が相対的に
長くなる配線を、前記配線層における上位の配線層に優
先的に配置し、配線長が相対的に短くなる配線を、前記
配線層における下位の配線層に配置する工程とを有する
ことを特徴とする半導体集積回路装置の製造方法。
【請求項４】請求項１または３記載の半導体集積回路
装置の製造方法において、前記上位の配線層に配置した
配線長が相対的に長くなる配線と同一延在方向の配線を
有する配線層を、前記配線層において極力下位の配線層
に配置することを特徴とする半導体集積回路装置の製造
方法。
【請求項５】請求項３記載の半導体集積回路装置の製
造方法において、前記外部配線領域を複数に分けた後、
その各々の外部配線領域毎にその形状に応じて各配線層
における配線の延在方向を決めることを特徴とする半導
体集積回路装置の製造方法。
【請求項６】請求項５記載の半導体集積回路装置の製
造方法において、前記各々の外部配線領域において、そ
の長手方向に沿って延在する配線を、前記配線層におけ
る最上位の配線層に優先的に配置することを特徴とする
半導体集積回路装置の製造方法。
【請求項７】請求項５記載の半導体集積回路装置の製
造方法において、前記各々の外部配線領域の同一配線層
に長い配線を配置し、かつ、前記各々の外部配線領域の
同一配線層に短い配線を配置することを特徴とする半導
体集積回路装置の製造方法。
【請求項８】請求項３記載の半導体集積回路装置の製
造方法において、前記複数の回路ブロック毎に各配線層
における配線の延在方向を決めることを特徴とする半導
体集積回路装置の製造方法。
【請求項９】請求項８記載の半導体集積回路装置の製
造方法において、（ａ）前記複数の回路ブロックのセル
を形成するセル内配線およびセル端子を第１層配線で形
成する工程と、（ｂ）前記セル端子を、前記複数の回路
ブロックの各々の形成条件に応じて、その直上または近
傍に配置した接続孔によって異なる配線層に変更する工
程と、（ｃ）前記セル端子間を電気的に接続することに
より前記複数の回路ブロックを形成する工程とを有する
ことを特徴とする半導体集積回路装置の製造方法。
【請求項１０】請求項３記載の半導体集積回路装置の
製造方法において、前記複数の回路ブロックのうち、所
定の回路ブロックの形成領域における所定の配線層をブ
ロック間配線の配置領域として使用することを特徴とす
る半導体集積回路装置の製造方法。
【請求項１１】請求項３記載の半導体集積回路装置の
製造方法において、（ａ）前記上位の配線層に配置した
配線長が相対的に長くなる配線と同一延在方向の配線を
有する配線層を、前記配線層において極力下位の配線層
に配置し、（ｂ）前記外部配線領域を複数に分けた後、
その各々の外部配線領域毎にその形状に応じて各配線層
における配線の延在方向を決める場合に、前記各々の外
部配線領域において、その長手方向に沿って延在する配
線を、前記配線層における最上位の配線層に優先的に配
置し、（ｃ）前記各々の外部配線領域において、その長
手方向に沿って延在する配線の配置に使用する配線層の
数を、その外部配線領域の短方向に沿って延在する配線
の配置に使用する配線層の数よりも多くすることを特徴
とする半導体集積回路装置の製造方法。
【請求項１２】半導体基板に複数の回路ブロックと、
その周辺に配置された外部配線領域とを備え、前記半導
体基板上に４層以上の配線層を有する半導体集積回路装
置の製造方法であって、前記複数の回路ブロック毎に、
各配線層における配線の延在方向を決めることを特徴と
する半導体集積回路装置の製造方法。
【請求項１３】請求項１２記載の半導体集積回路装置
の製造方法において、前記配線層が４層の場合に、
（ａ）前記複数の回路ブロックのうちの所定の回路ブロ
ックにおいて、その回路ブロックを構成するセル列の延
在方向と同一方向に延びる配線を第１層配線および第４
層配線で形成し、前記セル列の延在方向に交差する方向
に延びる配線を第２層配線および第３層配線で形成する
工程と、（ｂ）前記複数の回路ブロックのうちの他の回
路ブロックにおいて、その回路ブロックを構成するセル
列の延在方向と同一方向に延びる配線を第２層配線およ
び第４層配線で形成し、前記セル列の延在方向に交差す
る方向に延びる配線を第３層配線で形成する工程とを有
することを特徴とする半導体集積回路装置の製造方法。
【請求項１４】請求項１２記載の半導体集積回路装置
の製造方法において、前記配線層が５層の場合に、
（ａ）前記複数の回路ブロックのうちの所定の回路ブロ
ックにおいて、その回路ブロックを構成するセル列の延
在方向と同一方向に延びる配線を第２層配線および第５
層配線で形成し、前記セル列の延在方向に交差する方向
に延びる配線を第３層配線および第４層配線で形成する
工程を有することを特徴とする半導体集積回路装置の製
造方法。
【請求項１５】請求項１２記載の半導体集積回路装置
の製造方法において、（ａ）前記複数の回路ブロックの
セルを形成するセル内配線およびセル端子を第１層配線
で形成する工程と、（ｂ）前記セル端子を、前記複数の
回路ブロックの各々の形成条件に応じて、その直上また
は近傍に配置した接続孔によって異なる配線層に変更す
る工程と、（ｃ）前記セル端子間を電気的に接続するこ
とにより前記複数の回路ブロックを形成する工程とを有
することを特徴とする半導体集積回路装置の製造方法。
【請求項１６】請求項１２記載の半導体集積回路装置
の製造方法において、前記複数の回路ブロックのうち、
所定の回路ブロックの形成領域における所定の配線層
を、前記複数の回路ブロック間を電気的に接続するブロ
ック間配線の配置領域として使用することを特徴とする
半導体集積回路装置の製造方法。
【請求項１７】半導体基板に複数の回路ブロックと、
その周辺に配置された外部配線領域とを備え、前記半導
体基板上に４層以上の配線層を有する半導体集積回路装
置の製造方法であって、前記複数の回路ブロックのう
ち、所定の回路ブロックの形成領域内における所定の配
線層を、前記複数の回路ブロック間を電気的に接続する
ブロック間配線の配置領域として使用することを特徴と
する半導体集積回路装置の製造方法。
【請求項１８】半導体基板上に４層以上の配線層を有
する半導体集積回路装置であって、前記配線層における
上位の配線層に相対的に配線長の長い配線を配置し、前
記配線層における下位の配線層に相対的に配線長の短い
配線を配置したことを特徴とする半導体集積回路装置。
【請求項１９】半導体基板に複数の回路ブロックと、
その周辺に配置された外部配線領域とを備え、前記半導
体基板上に４層以上の配線層を有する半導体集積回路装
置であって、（ａ）前記複数の回路ブロックの各々を形
成するブロック内配線であって、前記配線層における上
位の配線層に配置された相対的に配線長の長い配線と、
（ｂ）前記複数の回路ブロックの各々を形成するブロッ
ク内配線であって、前記配線層における下位の配線層に
配置された相対的に配線長の短い配線と、（ｃ）前記複
数の回路ブロック間を電気的に接続するブロック間配線
であって、前記配線層における上位の配線層に配置され
た相対的に配線長の長い配線と、（ｄ）前記複数の回路
ブロック間を電気的に接続するブロック間配線であっ
て、前記配線層における下位の配線層に配置された相対
的に配線長の短い配線とを有することを特徴とする半導
体集積回路装置。
【請求項２０】半導体基板に複数の回路ブロックと、
その周辺に配置された外部配線領域とを備え、前記半導
体基板上に４層以上の配線層を有する半導体集積回路装
置であって、前記複数の回路ブロック毎に、その回路ブ
ロック内のブロック内配線の混雑度に応じて各配線層に
おける配線の延在方向を変えたことを特徴とする半導体
集積回路装置。