JPH09181253A - 半導体素子用のパッケージング装置 - Google Patents

Abstract

(57)【要約】 【課題】歩留まりが良好で、製造コストの低い、半導体
素子のパッケージング方法および装置を提供する。 【解決手段】本発明の一実施例によれば、電界効果トラ
ンジスタ（ＦＥＴ）ダイのパッケージング装置が提供さ
れる。個々のＦＥＴダイは、個々のＦＥＴ取り付けバー
に共晶接合される。次に取り付けバー／ＦＥＴダイの組
合せが、パッケージを構成する他の素子と共にパッケー
ジ基部に共晶接合される。配線工程の後、パッケージ
は、カバーで密封することによって完成される。このパ
ッケージは、周知のＦＥＴパッケージより部品が極めて
少なく、ＦＥＴダイと取り付けバーとの間のマイクロ−
ボイドの経済的な修正が可能であり、周知のＦＥＴパッ
ケージより充分廉価である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、半導体素子の
パッケージングに関するものであり、とりわけ、マイク
ロ波用途のための電界効果トランジスタ（「ＦＥＴ」）
のパッケージングに関するものである。

【０００２】

【従来の技術】図１〜５には、既知のＦＥＴパッケージ
に関するさまざまな態様が示されているが、電力ＦＥＴ
は、パッケージの基部に直接共晶的に取り付けられてい
る。高電力マイクロ波用途の場合、可能な最大の放熱を
得ることができるように、パッケージ基部に対して電力
ＦＥＴを直接取り付けるのが望ましい。図１〜３に示す
ように、パッケージ１０は、隆起したＦＥＴ取り付け台
１２を備えるパッケージ基部１１、リード・アウト・ア
センブリ１４を備えたパッケージ側壁１５、及び、リー
ド１３を含む、多くの独立した部品から作製される。特
に図２及び３に示すように、パッケージ側壁１５は、矩
形シム１６によって支持されている。図４に示すリード
・アウト・アセンブリ１４は、両方とも、アルミナ・セ
ラミックから形成された、上方部品及び下方部品と、導
電性トレースを備えている。印刷金属化導電性トレース
は、パッケージ内の回路要素と外部回路要素とを結合す
る。図５に示すように、ＦＥＴダイ１７は、取り付け台
１２の上部表面に共晶的に取り付けられる。各ＦＥＴダ
イ１７には、互いに結合された複数の独立したＦＥＴが
含まれている。一般には金をベースにした、低融解温度
の合金を用いて、ＦＥＴダイの金属化を施した背面と取
り付け表面の間に熱的及び電気的に伝導性接合を形成す
るプロセスが、共晶取り付けによって限定される。合金
の液相温度は、その化学組成が変化するので、再融解す
る毎に上昇する。

【０００３】図１〜５には、電気回路及び素子の適正な
相互的位置合わせがとれるようにするのに必要な多数の
独立したシム及びスペーサが示されていない。既知のＦ
ＥＴパッケージの大部分は、全ての個別素子の上部表面
がほぼ同一平面上にある。

【０００４】このタイプの既知のパッケージには、多く
の欠点がある。最も明らかなのは、それが、それぞれ、
別個に製造し、配置し、固定して、パッケージを完成し
なければならない、多数の小型で、独立した素子から作
製されるということである。このために、完成したパッ
ケージのコストが増大することになる。

【０００５】リード・アウト・アセンブリ１４の導電性
トレースは、単なる極めて薄い金属フィルムでしかな
い。それだけでは、伝導することの可能な電流の量に制
限がある。

【０００６】取り付け台１２上にＦＥＴダイ１７を取り
付けることが、いくつかの問題の原因である。ＦＥＴダ
イは、側壁１５が既に所定位置についた後で、台１２に
取り付けられるので、台上にＦＥＴダイを配置するアセ
ンブラは、作業領域に対して制限されたアクセスしか行
えないことになる。ＦＥＴダイが台に配置されると、台
に十分な熱を加え、共晶予備成形品を用いて、ダイと台
の共晶接合が行われる。一般に、この場合、共晶接合の
形成に用いられる金合金が融解するので、アセンブラが
台上においてダイを往復移動させなければならない。こ
の動作は、「スクラビング（scrubbing）」として知ら
れている。追加ダイを台上に配置すると、台において新
しいダイのスクラビングが行われるので、台を加熱した
ままにしておかなければならない。台上に配置するダイ
の数が増すにつれて、スクラビングのためのスペースが
ますます少なくなる。

【０００７】典型的な高電力ＦＥＴパッケージに、２〜
４個のＦＥＴダイが含まれているとすると、台に最初に
配置されるダイは、台に対する各追加ダイの配置毎に、
繰り返し、あるいは、延長して、高温にさらされること
になる。この繰り返される、あるいは、延長される熱応
力は、それだけで、ＦＥＴダイの劣化または故障につな
がる可能性がある。

【０００８】スクラビング・プロセスが適正に実施され
ないと、ＦＥＴダイと台の間に、マイクロ・ボイド（mi
cro-void）が形成される。再加工時に、Ｘ線撮影検査を
用いて、これらを検出し、排除しなければ、ＦＥＴダイ
の長期における信頼性が犠牲になる可能性がある。台に
対する接合によって、ＦＥＴダイに対する重要なヒート
・シンク経路が形成される。マイクロ・ボイドが存在す
ると、ダイ／台界面の熱伝導率が不均一になり、ＦＥＴ
ダイ表面に熱点が生じる。これらの熱点は、早期故障を
引き起こす可能性がある。あいにく、台に、十分なスク
ラビングを可能にするのに十分な空間がなければ、こう
したマイクロ・ボイドの発生する公算が高くなる。

【０００９】デバイスに電力を加える前に、マイクロ・
ボイドを検出したとしても、ダイ／台の接続に再加工を
試みると、再加工の温度は、もとの共晶温度より高いの
で、台上の他のＦＥＴダイにさらに熱応力を加えること
になり、しかも接続の再加工を成功させることができる
という保証が得られるわけでもない。パッケージの再加
工が成功するパーセンテージは、一般に、２０〜５０％
である。再加工の失敗によって、全てのＦＥＴダイ及び
多くのパッケージをスクラップにしなければならないと
いうことになる。

【００１０】完成したＦＥＴパッケージの形成に必要な
多くの部品、アセンブリ時に素子に加えられる高熱応
力、及び、ＦＥＴパッケージのアセンブルに必要な多量
のアセンブリ時間及び労力は全て結果として、歩留まり
が極めて低く、製造コストの高い製品につながる。

【００１１】

【発明が解決しようとする課題】本発明は、歩留まりが
良好で、製造コストの低い、半導体素子のパッケージン
グ方法および装置を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明の第１の望ましい
実施例は、内部で整合した（「ＩＭ」）ＦＥＴダイのた
めの簡略化されたパッケージング・システムから構成さ
れる。個々のＦＥＴダイは、独立した小型の熱伝導性取
り付けバー上に配置される。各取り付けバー毎に、ダイ
は１つだけしかないので、適正なスクラビングのための
十分な空間が常に存在することになる。マイクロ・ボイ
ドが生じたとしても、パッケージング・システムに配置
する前に、個々のダイに再加工して、もう１度テストす
ることが可能である。該システムの全ての素子をパッケ
ージの基部に配置して、同時に、共晶接合することが可
能である。取り付けバーとパッケージ基部の間にマイク
ロ・ボイドが形成された場合には、取り付けバーが、熱
放散器の働きをして、取り付けバーとパッケージ基部と
の間のマイクロ・ボイドにもかかわらず、ダイの熱点を
防止するので、この重大性は減ずることになる。完成し
たパッケージに含まれる部品は、現在用いられているよ
りもはるかに少なく、その製作方法によれば、ＦＥＴ／
取り付けバーを個々に再加工することが可能になり、プ
ロセスの歩留まりをはるかに大きくすることが可能にな
る。完成したＩＭＦＥＴパッケージは、現在知られてい
るものよりも安価であり、ＦＥＴに加えられる熱応力が
減少するので、結果として、潜在的な信頼性が増すこと
になる。

【００１３】望ましい実施例の構成及び製作の細部につ
いては、図面の簡単な説明において列挙し、簡単な説明
を加えられる図に関連して、詳述することにする。

【００１４】

【実施例】図６には、本発明の具現化である、完成した
パッケージ５０が示されている。パッケージ５０のカバ
ーは、この図には示されていない。全ての素子は、図８
にさらに詳細に示されているパッケージ基部５１に取り
付けられている。図８を参照すると、基部５１は、単一
の打ち抜き加工工程で、銅のブランクから形成され、金
または同様の金属によるメッキを施すことが可能であ
る。打ち抜き加工の工程によって、本発明の電気的能動
及び受動素子を取り付けるために用いられるいくつかの
くぼみ領域が形成される。これらのくぼみには、空隙く
ぼみ６６、第１の基板くぼみ６３、第２の基板くぼみ６
４、及び、取り付けバーくぼみ６５が含まれる。打ち抜
き加工工程の一部として、ラグを取り付けるための溝５
２も形成される。

【００１５】図６に戻ると、第１と第２の基板５３及び
５４が、モリブデンまたはアルミナのシムを用いずに、
金をベースにした共晶予備成形物を利用して、パッケー
ジ基部５１に直接取り付けられ、独立した配線工程にお
いて、互いに電気的に結合される。ＦＥＴダイ５５が取
り付けられた取り付けバー６１は、取り付けバーくぼみ
６５に共晶的に取り付けられ、第２の基板５４に及び相
互に電気的に結合される。入力／出力リード・フレーム
５９も、第１の基板５３に取り付けられる。

【００１６】図９ａ、図９ｂ、及び、９ｃには、取り付
けバー６１の構成に関する詳細が示されている。ＦＥＴ
ダイ取り付け領域７４は、ＦＥＴダイ５５を受ける。ガ
ード・レール７３は、取り付けバー６１の上にダイを配
置するのを助ける。取り付けバー６１の厚さは、２０ミ
ルである。これより厚い取り付けバーは、熱放散の質を
わずかに向上させるだけである。

【００１７】本発明の分解等角図である図７には、パッ
ケージ５０のアセンブル方法が示されている。本発明の
場合、金をベースにした合金から構成される共晶合金の
予備成形物７１が、くぼみ６３、６４、及び、６５に配
置される。第１の基板５３が、予備成形物７１の上に配
置されて、くぼみ６３をカバーし、第２の基板５４が、
予備成形物７１の上に配置されて、くぼみ６４をカバー
し、ＦＥＴダイ５５の取り付けられた取り付けバー６１
が、予備成形物７１の上に配置されて、くぼみ６５をカ
バーする。チャネル・ブロック７５が、くぼみ６５の端
部及び予備成形物７１の上に配置されて、該くぼみをカ
バーする。最後に、リード・フレーム５９が、基板５３
の上に配置されて、入力／出力リード９１の端部が、取
り付けパッド９３に支持される。入力／出力リード９１
の端部とパッド９３の間には、予備成形物（不図示）が
配置される。

【００１８】これで、ゆるめにアセンブルしたパッケー
ジを加熱炉内に納めることが可能になる。加熱炉の雰囲
気及び温度が制御されると、素子と基部５１の共晶接合
を同時に実施することが可能になる。この共晶接合の工
程が済むと、基板とＦＥＴダイを互いに電気的に結合し
なければならない。これらの電気的結合を形成する方法
は、既知のところであり、この場合、これらの既知の方
法を利用することが可能である。図１０には、第２の基
板５４とＦＥＴダイ５５の間における電気的接続、並び
に、ＦＥＴダイ同士の間における電気的接続が示されて
いる。電気的接続が済むと、入力／出力リード９１を備
えたリード・フレーム５９のトリミングを行い、パッケ
ージの上にカバー８０をかぶせることが可能になる。

【００１９】図１１ａ、１１ｂ、及び、１１ｃは、それ
ぞれ、カバー８０の第１の断面図、第２の断面図、及
び、底面図である。カバー８０は、セラミックまたはプ
ラスチックから造られる。入力／出力リード５９の上に
重なるセクション８４には、非導電性エポキシ接着剤に
よるコーティングが施され、エッジ８２の残りの部分に
は、導電性接着剤によるコーティングが施される。基部
５１の上に配置され、加熱されると、該組み合わせによ
って、完成したパッケージ５０が形成される。図１２に
は、完成したパッケージが示されている。

【００２０】本発明の場合、アセンブル時に、内部の電
気的能動及び受動素子、回路、及び、基板の適正な位置
合わせを確保するために、シムまたはスペーサが必要と
されることはない。基部５１の適正な打ち抜き加工また
は圧印加工によって、追加スペーサまたはシムを必要と
せずに、素子を関連するくぼみに取り付けることができ
るという保証が得られる。

【００２１】ＦＥＴダイ５５の取り付けに独立した小型
の取り付けバー６１を用いることには、多くの利点があ
る。ＦＥＴダイが取り付けバー６１に取り付けられる
と、個別に、または、アレイとしてＸ線照射を施すこと
によって、マイクロ・ボイドの検出を行うことが可能に
なる。さらに、取り付けが不十分なＦＥＴダイについて
は、欠陥のあるＦＥＴダイ／取り付けバーの組み合わせ
だけに再加熱することによって、簡単に再加工すること
ができるので、パッケージ内の他の素子は熱応力を受け
ずに済むことになる。その取り付けバー／ＦＥＴダイの
組み合わせに再加工することができなければ、完成した
パッケージを構成する他の素子を損なうことなく、それ
を廃棄することが可能である。取り付けバーとパッケー
ジ基部の間に、マイクロ・ボイドが存在したとしても、
取り付けバーとパッケージ基部との接触面積、及び、そ
の熱放散能力は、依然として、ＦＥＴダイに対する損傷
を回避するのに十分な熱伝導を可能にするので、これら
は、ＦＥＴダイに対してわずかな影響しか与えない。独
立した取り外し可能なＦＥＴダイ／取り付けバーの組み
合わせを取り入れることによって、取り付けバー及びパ
ッケージ基部に対するＦＥＴダイの取り付けの自動化も
簡略化される。取り付けバーにＦＥＴダイを取り付け、
検査をすると、ＦＥＴダイの性能特性を判定し、既知の
パッケージ製造方法において現在得られるよりも高い確
率で、性能特性の整合するＦＥＴダイ／取り付けバーの
組み合わせを選択することが可能になる。高電力のＩＭ
ＦＥＴをアセンブルする本発明の方法は、ＩＭＦＥＴシ
ステムをアセンブルするための既知の方法に比べて少な
くとも５０％は減少すると推定される、製造コストの利
点がある。

【００２２】この明細書では、ＦＥＴダイだけにしか言
及していないが、本発明が、こうしたダイの利用だけに
限定されるものと解釈しなければならないようなことは
何もない。本発明にあまり修正を加えることなく、ＦＥ
Ｔダイの代わりに、一般に、ＦＥＴダイに用いられるＧ
ａＡｓ以外のさまざまな材料を利用する他の高電力素子
を用いることが可能である。

【００２３】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。

【００２４】[実施態様１]複数の半導体素子５５と、各
半導体素子が個々の取り付けバーに取り付けられる、複
数の取り付けバー６１と、半導体素子が取り付けられた
取り付けバーが取り付けられる基部５１と、を備えて成
る、半導体素子のためのパッケージング装置５０。

【００２５】[実施態様２]前記半導体素子５５が、前記
取り付けバー６１に共晶的に取り付けられることを特徴
とする、実施態様１に記載のパッケージング装置。

【００２６】[実施態様３]前記取り付けバー６１が、前
記基部５１に共晶的に取り付けられ、入力／出力回路５
３、５４に結合され、該入力／出力回路要素５３、５４
はまた、前記基部５１に共晶的に取り付けられることを
特徴とする、実施態様２に記載のパッケージング装置。

【００２７】[実施態様４]前記取り付けバー６１及び入
力／出力回路５３、５４を取り付けた後、前記基部５１
にカバー８０がかぶせられることを特徴とする、実施態
様３に記載のパッケージング装置。

【００２８】[実施態様５]前記基部５１が、導電材料か
ら打ち抜き加工され、該打ち抜き加工の工程において、
前記基部にくぼみ６３、６４、６５、６６が形成され、
該くぼみ６３〜６６が、前記取り付けバー６１及び入力
／出力回路５３、５４を受けることを特徴とする、実施
態様３に記載のパッケージング装置。

【００２９】[実施態様６]前記入力／出力回路５３、５
４にリード・フレーム５９を取り付けることによって、
パッケージ５０のための入力／出力リード９１が得られ
ることを特徴とする、実施態様５に記載のパッケージン
グ装置。

【００３０】[実施態様７]前記入力／出力回路５３、５
４及び前記素子を互いに結合した後、前記基部５１に対
してカバー８０によるシーリングが施されることを特徴
とする、実施態様６に記載のパッケージング装置。

【００３１】[実施態様８]少なくとも第１の半導体素子
５５を少なくとも第１の取り付けバー６１に取り付ける
ステップと、前記半導体素子５５と前記取り付けバー６
１との組み合わせ５５／６１をパッケージ基部５１に取
り付けるステップと、を備えて成る、半導体素子のパッ
ケージング方法。

【００３２】[実施態様９]共晶接合が、前記少なくとも
第１の半導体素子５５と前記少なくとも第１の取り付け
バー６１の間に形成されることを特徴とする、実施態様
８に記載の方法。

【００３３】[実施態様１０]前記パッケージ基部５１に
前記組み合わせ５５／６１を取り付ける前に、前記共晶
接合が、Ｘ線撮影手段によって検査されることを特徴と
する、実施態様９に記載の方法。

【００３４】[実施態様１１]前記基部５１への取り付け
前に、整合した素子／取り付けバーの各組み合わせ５５
／６１を試験し特性化して、その性能の差が所定の範囲
内に納まる組み合わせだけを同じ基部に取り付けること
を特徴とする、実施態様１０に記載の方法。

【００３５】[実施態様１２]前記組み合わせが、共晶的
に前記基部５１に取り付けられることを特徴とする、実
施態様１１に記載の方法。

【００３６】[実施態様１３]入力／出力回路要素５３、
５４が、前記基部５１に共晶的に取り付けられ、前記組
み合わせ５５／６１電気的に結合されることを特徴とす
る、実施態様９に記載の方法。

【００３７】[実施態様１４]Ｘ線撮影検査に合格しない
組み合わせには、再加工が施されることを特徴とする、
実施態様１０に記載の方法。

【００３８】[実施態様１５]それぞれに電界効果トラン
ジスタ５５が電気的及び機械的に接合された、複数の電
界効果トランジスタ・キャリア６１と、複数のくぼみ６
３〜６６を備え、少なくともくぼみの１つ６５が、前記
複数のキャリア６１を受け、該キャリア６１が、前記く
ぼみ６５に電気的及び機械的に接合される、下方パッケ
ージ部品５１と、前記下方パッケージ部品５１の残りの
くぼみ６３、６４、６６に共晶接合され、前記電界効果
トランジスタ５５に結合され、該電界効果トランジスタ
５５は互いに結合されることになる、入力／出力回路５
３、５４と、前記下方パッケージ部品５１に対して密封
を施すパッケージ・カバー８０と、を備えて成る、電界
効果トランジスタ・パッケージ５０。

【００３９】[実施態様１６]前記トランジスタ５５が前
記キャリア６１に共晶接合され、該キャリア６１が下方
パッケージ部品５１に共晶接合されることを特徴とす
る、実施態様１５に記載のパッケージ５０。

【００４０】[実施態様１７]下方パッケージ部品５１
が、金属ブランクから圧印加工されることを特徴とす
る、実施態様１６に記載のパッケージ。

【００４１】[実施態様１８]全ての電気的能動素子が、
前記下方パッケージ部品５１に同時に共晶接合されるこ
とを特徴とする、実施態様１６に記載のパッケージ。

【００４２】

【発明の効果】以上説明したように、本発明を用いるこ
とにより、歩留まりが良好で、製造コストを低くして、
半導体素子をパッケージングすることができる。

【図面の簡単な説明】

【図１】既知のＦＥＴパッケージの平面図である。

【図２】ラインＡ−Ａに沿って描かれた図１に示すパッ
ケージの断面図である。

【図３】ラインＢ−Ｂに沿って描かれた図１に示すパッ
ケージのもう１つの断面図である。

【図４】図１に示すパッケージのリード・アウト部分の
詳細図である。

【図５】図１に示すパッケージのＦＥＴ取り付けセクシ
ョンの詳細図である。

【図６】上部カバーを除いて示された、本発明の第１の
実施例に関する斜視図である。

【図７】上部カバーを含まない、本発明の第１の実施例
に関する分解等角図である。

【図８】本発明の第１の実施例に用いられるパッケージ
基部の斜視図である。

【図９ａ】本発明の第１の実施例に用いられるＦＥＴダ
イ取り付けバーの平面図である。

【図９ｂ】本発明の第１の実施例に用いられるＦＥＴダ
イ取り付けバーの側面図である。

【図９ｃ】本発明の第１の実施例に用いられるＦＥＴダ
イ取り付けバーの断面図である。

【図１０】本発明の第１の実施例に用いられるＦＥＴと
基板の間の電気的接続を示す詳細図である。

【図１１ａ】本発明の第１の実施例に用いられるカバー
の第１の断面図である。

【図１１ｂ】本発明の第１の実施例に用いられるカバー
の第２の断面図である。

【図１１ｃ】本発明の第１の実施例に用いられるカバー
の底面図である。

【図１２】本発明の完成した第１の実施例に関する斜視
図である。

【符号の説明】

５０：パッケージ ５１：パッケージ基部 ５２：溝 ５３：第１の基板 ５４：第２の基板 ５５：ＦＥＴダイ ５９：入力／出力リード・フレーム ６１：取り付けカバー ６３：第１の基板くぼみ ６４：第２の基板くぼみ ６５：取り付けバーくぼみ ６６：空隙くぼみ ７１：予備成形物 ７３：ガード・レール ７４：ＦＥＴダイ取り付け領域 ７５：チャネル・ブロック ８０：カバー ８２：エッジ ９１：入力／出力リード ９３：取り付けパッド

フロントページの続き (72)発明者 シャンタニュ・ミトラ アメリカ合衆国カリフォルニア州レッドウ ッド ショアス、ポート ウオーク プレ イス 718

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数の半導体素子と、 各半導体素子が個々の取り付けバーに取り付けられる、
   複数の取り付けバーと、 半導体素子が取り付けられた取り付けバーが取り付けら
   れる基部と、 を備えて成る、半導体素子のためのパッケージング装
   置。