JPH09181274A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH09181274A JPH09181274A JP8182543A JP18254396A JPH09181274A JP H09181274 A JPH09181274 A JP H09181274A JP 8182543 A JP8182543 A JP 8182543A JP 18254396 A JP18254396 A JP 18254396A JP H09181274 A JPH09181274 A JP H09181274A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/312—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with a bit line higher than the capacitor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 リフレッシュ時間が長く、信頼性の高い半導
体記憶装置およびその製造方法を提供する。 【解決手段】 シリコン半導体基板１上にＭＯＳトラン
ジスタ２と記憶キャパシタ３が形成されたＤＲＡＭメモ
リセル１６において、ストレージノード電極１０下のソ
ース・ドレイン拡散層４ａの接合深さｘj を０．１μｍ
以上とする。そのために、リンイオンを８０ｋｅＶ以上
の注入エネルギーでイオン注入することにより、ソース
・ドレイン拡散層を形成する。
体記憶装置およびその製造方法を提供する。 【解決手段】 シリコン半導体基板１上にＭＯＳトラン
ジスタ２と記憶キャパシタ３が形成されたＤＲＡＭメモ
リセル１６において、ストレージノード電極１０下のソ
ース・ドレイン拡散層４ａの接合深さｘj を０．１μｍ
以上とする。そのために、リンイオンを８０ｋｅＶ以上
の注入エネルギーでイオン注入することにより、ソース
・ドレイン拡散層を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ型の半導体
記憶装置およびその製造方法に関し、特にＤＲＡＭ（Dy
namic Random Access Memory ）の記憶素子（Memory Ce
ll）部の形成に用いて好適な半導体記憶装置およびその
製造方法に関するものである。
記憶装置およびその製造方法に関し、特にＤＲＡＭ（Dy
namic Random Access Memory ）の記憶素子（Memory Ce
ll）部の形成に用いて好適な半導体記憶装置およびその
製造方法に関するものである。
【０００２】
【従来の技術】ＤＲＡＭ等の半導体記憶装置において、
通常、メモリアレイ部のトランジスタ（メモリセルトラ
ンジスタ）にはＮＭＯＳトランジスタ、周辺回路部のト
ランジスタ（ロジック回路トランジスタ）にはＣＭＯＳ
トランジスタが使用され、従来より、両者のＮＭＯＳト
ランジスタとしては、ソース・ドレイン拡散層としてＮ
型高濃度領域とＮ型低濃度領域を兼ね備えた、いわゆる
ＬＤＤ（Lightly DopedDrain ）構造のトランジスタが
同一プロセス下で作成されていた。
通常、メモリアレイ部のトランジスタ（メモリセルトラ
ンジスタ）にはＮＭＯＳトランジスタ、周辺回路部のト
ランジスタ（ロジック回路トランジスタ）にはＣＭＯＳ
トランジスタが使用され、従来より、両者のＮＭＯＳト
ランジスタとしては、ソース・ドレイン拡散層としてＮ
型高濃度領域とＮ型低濃度領域を兼ね備えた、いわゆる
ＬＤＤ（Lightly DopedDrain ）構造のトランジスタが
同一プロセス下で作成されていた。
【０００３】ところが、近年、メモリセルトランジスタ
においては、Ｎ型高濃度領域作成時のイオン注入に起因
する結晶欠陥が無視できないものとなってきたため、低
濃度化を図る目的で、メモリアレイ部に対してロジック
回路トランジスタのＮ型低濃度領域作成と同一の条件で
イオン注入を行うことにより、メモリセルトランジスタ
に関しては低濃度領域のみでＮ型ソース・ドレイン拡散
層を形成している。
においては、Ｎ型高濃度領域作成時のイオン注入に起因
する結晶欠陥が無視できないものとなってきたため、低
濃度化を図る目的で、メモリアレイ部に対してロジック
回路トランジスタのＮ型低濃度領域作成と同一の条件で
イオン注入を行うことにより、メモリセルトランジスタ
に関しては低濃度領域のみでＮ型ソース・ドレイン拡散
層を形成している。
【０００４】ＬＤＤ構造のＮ型低濃度領域は、ＩＥＥＥ
の文献（"The Impact of N- DrainLength and Gate-Dra
in/Source Overlap on Submicrometer LDD Devices for
VLSI, IEEE ELECTRON DEVICE LETTERS, VOL.EDL-8,NO.
10, OCTOBER 1987）等にも記載されているように、通
常、Ｐ+（リン）イオンが４０ｋｅＶ程度、ドーズ量１
Ｅ１２〜４Ｅ１３ions/cm2 程度でイオン注入されてお
り、この場合、Ｎ型低濃度領域は０．０５μｍ前後の接
合深さとなるため、必然的にメモリセルトランジスタの
Ｎ型ソース・ドレイン拡散層も同様の浅い拡散層となっ
ていた。
の文献（"The Impact of N- DrainLength and Gate-Dra
in/Source Overlap on Submicrometer LDD Devices for
VLSI, IEEE ELECTRON DEVICE LETTERS, VOL.EDL-8,NO.
10, OCTOBER 1987）等にも記載されているように、通
常、Ｐ+（リン）イオンが４０ｋｅＶ程度、ドーズ量１
Ｅ１２〜４Ｅ１３ions/cm2 程度でイオン注入されてお
り、この場合、Ｎ型低濃度領域は０．０５μｍ前後の接
合深さとなるため、必然的にメモリセルトランジスタの
Ｎ型ソース・ドレイン拡散層も同様の浅い拡散層となっ
ていた。
【０００５】一方、ＤＲＡＭ等の半導体記憶装置におけ
るキャパシタに関しては、セルサイズが縮小されても所
定の容量値を確保する必要があることから、実効表面積
を増大させるために３次元構造のキャパシタ、例えば半
導体基板上に積み上げた形態のスタックキャパシタ等が
よく用いられている。従来のスタックキャパシタ構造で
は、例えば米国特許No.5,017,982（"CAPACITOR IN SEMI
CONDUCTER DEVICE" ）に開示されているように、ストレ
ージノード電極の電気伝導性を高める目的で、ストレー
ジノード電極膜中にヒ素イオンの注入を行っていた。
るキャパシタに関しては、セルサイズが縮小されても所
定の容量値を確保する必要があることから、実効表面積
を増大させるために３次元構造のキャパシタ、例えば半
導体基板上に積み上げた形態のスタックキャパシタ等が
よく用いられている。従来のスタックキャパシタ構造で
は、例えば米国特許No.5,017,982（"CAPACITOR IN SEMI
CONDUCTER DEVICE" ）に開示されているように、ストレ
ージノード電極の電気伝導性を高める目的で、ストレー
ジノード電極膜中にヒ素イオンの注入を行っていた。
【０００６】
【発明が解決しようとする課題】ところが、前述した半
導体記憶装置において、深さ０．０５μｍ付近の基板の
浅い部分は、半導体記憶装置の製造プロセス中の種々の
ダメージに起因する結晶欠陥が多い領域である。そのた
め、メモリセルトランジスタの接合深さが浅いソース・
ドレイン拡散層は結晶欠陥の影響を受けやすく、ジャン
クションリーク電流の発生によりキャパシタの電荷保持
時間が減少する、という問題があった。これを多数の記
憶素子におけるリフレッシュ時間の分布として見たもの
が図７（ａ）、（ｂ）であるが、これらの図に示すよう
に、各記憶素子が記憶（電荷）を保持できる時間である
リフレッシュ時間（Ｔref ）が短いほうに広く分布して
しまい、信頼性が低いものとなっている。
導体記憶装置において、深さ０．０５μｍ付近の基板の
浅い部分は、半導体記憶装置の製造プロセス中の種々の
ダメージに起因する結晶欠陥が多い領域である。そのた
め、メモリセルトランジスタの接合深さが浅いソース・
ドレイン拡散層は結晶欠陥の影響を受けやすく、ジャン
クションリーク電流の発生によりキャパシタの電荷保持
時間が減少する、という問題があった。これを多数の記
憶素子におけるリフレッシュ時間の分布として見たもの
が図７（ａ）、（ｂ）であるが、これらの図に示すよう
に、各記憶素子が記憶（電荷）を保持できる時間である
リフレッシュ時間（Ｔref ）が短いほうに広く分布して
しまい、信頼性が低いものとなっている。
【０００７】本発明は、上記の課題を解決するためにな
されたものであって、リフレッシュ時間が長く、信頼性
の高い半導体記憶装置およびその製造方法を提供するこ
とを目的とする。
されたものであって、リフレッシュ時間が長く、信頼性
の高い半導体記憶装置およびその製造方法を提供するこ
とを目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１の半導体記憶装置は、半導体基板表
面に形成された不純物拡散層に導通するストレージノー
ド電極を有する記憶キャパシタを含む半導体記憶装置に
おいて、ストレージノード電極下の不純物拡散層の接合
深さが０．１μｍ以上であることを特徴とするものであ
る。また、本発明の第２の半導体記憶装置は、前記不純
物拡散層のうちコンタクト孔開口領域における接合深さ
が０．１μｍ以上であることを特徴とするものである。
めに、本発明の第１の半導体記憶装置は、半導体基板表
面に形成された不純物拡散層に導通するストレージノー
ド電極を有する記憶キャパシタを含む半導体記憶装置に
おいて、ストレージノード電極下の不純物拡散層の接合
深さが０．１μｍ以上であることを特徴とするものであ
る。また、本発明の第２の半導体記憶装置は、前記不純
物拡散層のうちコンタクト孔開口領域における接合深さ
が０．１μｍ以上であることを特徴とするものである。
【０００９】また、本発明の第１の半導体記憶装置の製
造方法は、半導体基板表面に形成された不純物拡散層に
導通するストレージノード電極を有する記憶キャパシタ
を含む半導体記憶装置の製造方法において、第１の導電
型を有する半導体基板上から第１の導電型と逆の導電型
である第２の導電型を有する不純物をイオン注入するこ
とによってその接合深さが０．１μｍ以上の不純物拡散
層を形成する工程と、半導体基板上に層間絶縁膜を形成
した後、不純物拡散層上の層間絶縁膜にコンタクト孔を
開口する工程と、不純物拡散層に導通するストレージノ
ード電極を層間絶縁膜上に形成する工程、を有すること
を特徴とするものである。
造方法は、半導体基板表面に形成された不純物拡散層に
導通するストレージノード電極を有する記憶キャパシタ
を含む半導体記憶装置の製造方法において、第１の導電
型を有する半導体基板上から第１の導電型と逆の導電型
である第２の導電型を有する不純物をイオン注入するこ
とによってその接合深さが０．１μｍ以上の不純物拡散
層を形成する工程と、半導体基板上に層間絶縁膜を形成
した後、不純物拡散層上の層間絶縁膜にコンタクト孔を
開口する工程と、不純物拡散層に導通するストレージノ
ード電極を層間絶縁膜上に形成する工程、を有すること
を特徴とするものである。
【００１０】具体的には、Ｐ型の半導体基板に対してリ
ンイオンを８０ｋｅＶ以上の注入エネルギーでイオン注
入することによって接合深さが０．１μｍ以上の不純物
拡散層を形成することができる。
ンイオンを８０ｋｅＶ以上の注入エネルギーでイオン注
入することによって接合深さが０．１μｍ以上の不純物
拡散層を形成することができる。
【００１１】また、本発明の第２の半導体記憶装置の製
造方法は、第１の導電型を有する半導体基板上から第１
の導電型と逆の導電型である第２の導電型を有する不純
物をイオン注入することによって不純物拡散層を形成す
る工程と、半導体基板上に層間絶縁膜を形成した後、不
純物拡散層上の層間絶縁膜にコンタクト孔を開口する工
程と、不純物拡散層に導通するストレージノード電極膜
を層間絶縁膜上に形成する工程と、ストレージノード電
極膜上からストレージノード電極膜中に第２の導電型の
不純物と同じ導電型の不純物をイオン注入することによ
ってストレージノード電極膜中の深い部分に不純物を高
濃度に分布させる工程と、熱処理によってストレージノ
ード電極膜中の深い部分に分布した不純物をストレージ
ノード電極膜中から半導体基板中に拡散させることによ
り不純物拡散層の接合深さを０．１μｍ以上とする工
程、を有することを特徴とするものである。この場合、
ストレージノード電極膜のパターニングを行ってストレ
ージノード電極とした後、ストレージノード電極上から
ストレージノード電極中に前記不純物をイオン注入して
もよい。
造方法は、第１の導電型を有する半導体基板上から第１
の導電型と逆の導電型である第２の導電型を有する不純
物をイオン注入することによって不純物拡散層を形成す
る工程と、半導体基板上に層間絶縁膜を形成した後、不
純物拡散層上の層間絶縁膜にコンタクト孔を開口する工
程と、不純物拡散層に導通するストレージノード電極膜
を層間絶縁膜上に形成する工程と、ストレージノード電
極膜上からストレージノード電極膜中に第２の導電型の
不純物と同じ導電型の不純物をイオン注入することによ
ってストレージノード電極膜中の深い部分に不純物を高
濃度に分布させる工程と、熱処理によってストレージノ
ード電極膜中の深い部分に分布した不純物をストレージ
ノード電極膜中から半導体基板中に拡散させることによ
り不純物拡散層の接合深さを０．１μｍ以上とする工
程、を有することを特徴とするものである。この場合、
ストレージノード電極膜のパターニングを行ってストレ
ージノード電極とした後、ストレージノード電極上から
ストレージノード電極中に前記不純物をイオン注入して
もよい。
【００１２】具体的には、Ｐ型の半導体基板に対してリ
ンイオンを８０ｋｅＶ以上の注入エネルギーでイオン注
入するか、もしくはヒ素イオンを８０ｋｅＶ以上の注入
エネルギーでイオン注入した後、リンイオンを８０ｋｅ
Ｖ以上の注入エネルギーでイオン注入するか、のいずれ
かの方法でヒ素イオンをストレージノード電極膜中の深
い部分に押し込み、高濃度に分布させることができる。
ンイオンを８０ｋｅＶ以上の注入エネルギーでイオン注
入するか、もしくはヒ素イオンを８０ｋｅＶ以上の注入
エネルギーでイオン注入した後、リンイオンを８０ｋｅ
Ｖ以上の注入エネルギーでイオン注入するか、のいずれ
かの方法でヒ素イオンをストレージノード電極膜中の深
い部分に押し込み、高濃度に分布させることができる。
【００１３】すなわち、本発明は、半導体基板表面にお
いてストレージノード電極と導通する不純物拡散層の接
合深さを最適化し、従来の素子に比べて実質的に深くす
ることにより、従来の素子では半導体基板と不純物拡散
層との接合境界部を横切っていた結晶欠陥を不純物拡散
層内に完全に取り込み、ジャンクションリーク電流を低
減しようとするものである。
いてストレージノード電極と導通する不純物拡散層の接
合深さを最適化し、従来の素子に比べて実質的に深くす
ることにより、従来の素子では半導体基板と不純物拡散
層との接合境界部を横切っていた結晶欠陥を不純物拡散
層内に完全に取り込み、ジャンクションリーク電流を低
減しようとするものである。
【００１４】例えば、本発明の第１の半導体記憶装置の
製造方法では、第１の導電型を有する半導体基板上から
第２の導電型を有する不純物をイオン注入する、具体的
にはＰ型の半導体基板に対してリンイオンを８０ｋｅＶ
以上の注入エネルギーでイオン注入することによって、
接合深さが０．１μｍ以上の従来より深い不純物拡散層
を有する半導体記憶装置を得ることができる。
製造方法では、第１の導電型を有する半導体基板上から
第２の導電型を有する不純物をイオン注入する、具体的
にはＰ型の半導体基板に対してリンイオンを８０ｋｅＶ
以上の注入エネルギーでイオン注入することによって、
接合深さが０．１μｍ以上の従来より深い不純物拡散層
を有する半導体記憶装置を得ることができる。
【００１５】また、本発明の第２の半導体記憶装置の製
造方法では、ストレージノード電極膜上からストレージ
ノード電極膜中に第２の導電型の不純物をイオン注入す
る、具体的にはヒ素イオンを予め導入したストレージノ
ード電極膜中にリンイオンを８０ｋｅＶ以上の注入エネ
ルギーでイオン注入するか、またはストレージノード電
極膜中にヒ素イオンを８０ｋｅＶ以上の注入エネルギー
でイオン注入した後、リンイオンを８０ｋｅＶ以上の注
入エネルギーでイオン注入するか、のいずれかの方法に
より、ストレージノード電極膜中の深い部分にヒ素イオ
ンを押し込み、高濃度に分布させることができる。そし
て、熱処理を施すことによってストレージノード電極膜
中の深い部分に分布したヒ素イオンをストレージノード
電極膜中から半導体基板中に拡散させることにより不純
物拡散層の接合深さを０．１μｍ以上とすることができ
る。
造方法では、ストレージノード電極膜上からストレージ
ノード電極膜中に第２の導電型の不純物をイオン注入す
る、具体的にはヒ素イオンを予め導入したストレージノ
ード電極膜中にリンイオンを８０ｋｅＶ以上の注入エネ
ルギーでイオン注入するか、またはストレージノード電
極膜中にヒ素イオンを８０ｋｅＶ以上の注入エネルギー
でイオン注入した後、リンイオンを８０ｋｅＶ以上の注
入エネルギーでイオン注入するか、のいずれかの方法に
より、ストレージノード電極膜中の深い部分にヒ素イオ
ンを押し込み、高濃度に分布させることができる。そし
て、熱処理を施すことによってストレージノード電極膜
中の深い部分に分布したヒ素イオンをストレージノード
電極膜中から半導体基板中に拡散させることにより不純
物拡散層の接合深さを０．１μｍ以上とすることができ
る。
【００１６】
【発明の実施の形態】以下、本発明の第１の実施の形態
を図１および図２を参照して説明する。図１は本実施の
形態のＤＲＡＭ（半導体記憶装置）のメモリセル部分を
示す図であって、図中符号１はシリコン半導体基板（半
導体基板）、２はＭＯＳトランジスタ、３は記憶キャパ
シタ、４ａ、４ｂはソース・ドレイン拡散層である。
を図１および図２を参照して説明する。図１は本実施の
形態のＤＲＡＭ（半導体記憶装置）のメモリセル部分を
示す図であって、図中符号１はシリコン半導体基板（半
導体基板）、２はＭＯＳトランジスタ、３は記憶キャパ
シタ、４ａ、４ｂはソース・ドレイン拡散層である。
【００１７】図１に示すように、シリコン半導体基板１
上に、素子分離膜５、ＭＯＳトランジスタ２を構成する
ゲート絶縁膜６、ゲート電極７、ソース・ドレイン拡散
層４ａ、４ｂがそれぞれ形成され、ソース・ドレイン拡
散層４ａ、４ｂ上の第１の層間絶縁膜８にセルコンタク
ト孔９が開孔され、その上に記憶キャパシタ３を構成す
るストレージノード電極１０、誘電体膜１１、セルプレ
ート電極１２が順次積層されている。
上に、素子分離膜５、ＭＯＳトランジスタ２を構成する
ゲート絶縁膜６、ゲート電極７、ソース・ドレイン拡散
層４ａ、４ｂがそれぞれ形成され、ソース・ドレイン拡
散層４ａ、４ｂ上の第１の層間絶縁膜８にセルコンタク
ト孔９が開孔され、その上に記憶キャパシタ３を構成す
るストレージノード電極１０、誘電体膜１１、セルプレ
ート電極１２が順次積層されている。
【００１８】また、これらを覆う第２の層間絶縁膜１３
にコンタクト孔１４が開孔され、ビット線１５が配線さ
れている。そして、ソース・ドレイン拡散層４ａ、４ｂ
の接合深さｘj は０．１〜０．１５μｍ程度となってい
る。
にコンタクト孔１４が開孔され、ビット線１５が配線さ
れている。そして、ソース・ドレイン拡散層４ａ、４ｂ
の接合深さｘj は０．１〜０．１５μｍ程度となってい
る。
【００１９】次に、上記構成のＤＲＡＭメモリセルの形
成方法を図２を用いて説明する。まず、図２（ａ）に示
すように、比抵抗１〜１２Ω・cm 、Ｐ型のシリコン半
導体基板１上に、ＬＯＣＯＳ（Local Oxidation of Sil
icon）法により膜厚５００〜１０００ｎｍの二酸化シリ
コン膜からなる素子分離膜５を形成し、ついで、熱酸化
法により膜厚１０〜２０ｎｍの二酸化シリコン薄膜から
なるゲート絶縁膜６を形成する。
成方法を図２を用いて説明する。まず、図２（ａ）に示
すように、比抵抗１〜１２Ω・cm 、Ｐ型のシリコン半
導体基板１上に、ＬＯＣＯＳ（Local Oxidation of Sil
icon）法により膜厚５００〜１０００ｎｍの二酸化シリ
コン膜からなる素子分離膜５を形成し、ついで、熱酸化
法により膜厚１０〜２０ｎｍの二酸化シリコン薄膜から
なるゲート絶縁膜６を形成する。
【００２０】その後、膜厚２００〜５００ｎｍ、濃度１
〜４Ｅ２０atoms/cm3 でリンをドープしたポリシリコン
膜をＣＶＤ法により成膜し、これを公知の微細加工法に
よりパターニングすることによりゲート電極７を形成す
る。
〜４Ｅ２０atoms/cm3 でリンをドープしたポリシリコン
膜をＣＶＤ法により成膜し、これを公知の微細加工法に
よりパターニングすることによりゲート電極７を形成す
る。
【００２１】そして、イオン注入法により、注入エネル
ギー８０〜１２０ｋｅＶ、ドーズ量１Ｅ１３〜１Ｅ１４
ions/cm2でシリコン基板１内にリンイオンを導入するこ
とによって、図２（ｂ）に示すように、ソース・ドレイ
ン拡散層４ａ、４ｂを形成する。
ギー８０〜１２０ｋｅＶ、ドーズ量１Ｅ１３〜１Ｅ１４
ions/cm2でシリコン基板１内にリンイオンを導入するこ
とによって、図２（ｂ）に示すように、ソース・ドレイ
ン拡散層４ａ、４ｂを形成する。
【００２２】一般的に、イオン注入時のイオンの飛程距
離はイオン種および注入エネルギーの関数である。例え
ばリンイオンをシリコン基板中に８０ｋｅＶ、１００ｋ
ｅＶ、１２０ｋｅＶの注入エネルギーで注入した場合、
イオンの飛程距離、すなわち基板表面からの深さ（分布
の平均値）はそれぞれ０．１μｍ、０．１２μｍ、０．
１５μｍ程度となる。したがって、本実施の形態におい
てイオン注入で形成されるソース・ドレイン拡散層４
ａ、４ｂの接合深さｘj は０．１〜０．１５μｍ程度と
なる。
離はイオン種および注入エネルギーの関数である。例え
ばリンイオンをシリコン基板中に８０ｋｅＶ、１００ｋ
ｅＶ、１２０ｋｅＶの注入エネルギーで注入した場合、
イオンの飛程距離、すなわち基板表面からの深さ（分布
の平均値）はそれぞれ０．１μｍ、０．１２μｍ、０．
１５μｍ程度となる。したがって、本実施の形態におい
てイオン注入で形成されるソース・ドレイン拡散層４
ａ、４ｂの接合深さｘj は０．１〜０．１５μｍ程度と
なる。
【００２３】次に、図２（ｃ）に示すように、ＣＶＤ法
により膜厚１００〜３００ｎｍの二酸化シリコン膜から
なる第１の層間絶縁膜８を成膜し、ついで、公知の微細
加工法によりソース・ドレイン拡散層４ａ上にセルコン
タクト孔９を開孔する。そして、前記ゲート電極７と同
様の方法によりドープトポリシリコンからなるストレー
ジノード電極１０を形成した後、ＣＶＤ法により膜厚５
〜１０ｎｍの窒化シリコン膜からなるキャパシタ絶縁膜
１１を成膜し、ついで、前記ゲート電極７と同様の方法
によりセルプレート電極１２を形成する。その後、ＣＶ
Ｄ法により膜厚５００〜１０００ｎｍの二酸化シリコン
膜からなる第２の層間絶縁膜１３を成膜する。
により膜厚１００〜３００ｎｍの二酸化シリコン膜から
なる第１の層間絶縁膜８を成膜し、ついで、公知の微細
加工法によりソース・ドレイン拡散層４ａ上にセルコン
タクト孔９を開孔する。そして、前記ゲート電極７と同
様の方法によりドープトポリシリコンからなるストレー
ジノード電極１０を形成した後、ＣＶＤ法により膜厚５
〜１０ｎｍの窒化シリコン膜からなるキャパシタ絶縁膜
１１を成膜し、ついで、前記ゲート電極７と同様の方法
によりセルプレート電極１２を形成する。その後、ＣＶ
Ｄ法により膜厚５００〜１０００ｎｍの二酸化シリコン
膜からなる第２の層間絶縁膜１３を成膜する。
【００２４】次に、図１に示すように、セルコンタクト
孔９を開孔した側と反対側のソース・ドレイン拡散層４
ｂ上に公知の微細加工法によりコンタクト孔１４を開孔
し、スパッタ法により膜厚５００〜１０００ｎｍのアル
ミニウム膜を成膜した後、これを微細加工法を用いてパ
ターニングすることによりビット線１５とする。このよ
うにして、本実施の形態のＤＲＡＭメモリセル１６が完
成する。
孔９を開孔した側と反対側のソース・ドレイン拡散層４
ｂ上に公知の微細加工法によりコンタクト孔１４を開孔
し、スパッタ法により膜厚５００〜１０００ｎｍのアル
ミニウム膜を成膜した後、これを微細加工法を用いてパ
ターニングすることによりビット線１５とする。このよ
うにして、本実施の形態のＤＲＡＭメモリセル１６が完
成する。
【００２５】以下、本発明の第２の実施の形態を図３を
参照して説明する。図３は本実施の形態のメモリセルの
形成方法を示す図であり、本方法によっても図１に示し
た第１の実施の形態と同様のメモリセルが形成される。
ただし、本実施の形態の場合、ソース・ドレイン拡散層
に関しては、セルコンタクト孔開口部領域のみが接合深
さ０．１〜０．１５μｍとなっている。なお、図３にお
いて図２と共通の構成要素には同一の符号を付す。
参照して説明する。図３は本実施の形態のメモリセルの
形成方法を示す図であり、本方法によっても図１に示し
た第１の実施の形態と同様のメモリセルが形成される。
ただし、本実施の形態の場合、ソース・ドレイン拡散層
に関しては、セルコンタクト孔開口部領域のみが接合深
さ０．１〜０．１５μｍとなっている。なお、図３にお
いて図２と共通の構成要素には同一の符号を付す。
【００２６】まず、図３（ａ）に示すように、比抵抗１
〜１２Ω・cm 、Ｐ型のシリコン半導体基板１上に、Ｌ
ＯＣＯＳ（Local Oxidation of Silicon）法により膜厚
５００〜１０００ｎｍの二酸化シリコン膜からなる素子
分離膜５を形成し、ついで、熱酸化法により膜厚１０〜
２０ｎｍの二酸化シリコン薄膜からなるゲート絶縁膜６
を形成する。
〜１２Ω・cm 、Ｐ型のシリコン半導体基板１上に、Ｌ
ＯＣＯＳ（Local Oxidation of Silicon）法により膜厚
５００〜１０００ｎｍの二酸化シリコン膜からなる素子
分離膜５を形成し、ついで、熱酸化法により膜厚１０〜
２０ｎｍの二酸化シリコン薄膜からなるゲート絶縁膜６
を形成する。
【００２７】その後、膜厚２００〜５００ｎｍ、濃度１
〜４Ｅ２０atoms/cm3 でリンをドープしたポリシリコン
膜をＣＶＤ法により成膜し、これを公知の微細加工法に
よりパターニングすることによりゲート電極７を形成す
る。以上の工程は第１の実施の形態と同様である。
〜４Ｅ２０atoms/cm3 でリンをドープしたポリシリコン
膜をＣＶＤ法により成膜し、これを公知の微細加工法に
よりパターニングすることによりゲート電極７を形成す
る。以上の工程は第１の実施の形態と同様である。
【００２８】次に、イオン注入法により注入エネルギー
５０ｋｅＶ、ドーズ量１Ｅ１３〜１Ｅ１４ions/cm2でシ
リコン基板１内にリンイオンを導入することによって、
ソース・ドレイン拡散層４ａ’、４ｂ’を形成する。な
お、リンイオンをシリコン基板中に５０ｋｅＶの注入エ
ネルギーで注入した場合のリンイオンの飛程距離は、
０．０６μｍ程度である。したがって、この段階でのソ
ース・ドレイン拡散層４ａ’、４ｂ’の接合深さｘj’
は０．０６μｍ程度となっている。
５０ｋｅＶ、ドーズ量１Ｅ１３〜１Ｅ１４ions/cm2でシ
リコン基板１内にリンイオンを導入することによって、
ソース・ドレイン拡散層４ａ’、４ｂ’を形成する。な
お、リンイオンをシリコン基板中に５０ｋｅＶの注入エ
ネルギーで注入した場合のリンイオンの飛程距離は、
０．０６μｍ程度である。したがって、この段階でのソ
ース・ドレイン拡散層４ａ’、４ｂ’の接合深さｘj’
は０．０６μｍ程度となっている。
【００２９】次に、図３（ｂ）に示すように、ＣＶＤ法
により膜厚１００〜３００ｎｍの二酸化シリコン膜から
なる第１の層間絶縁膜８を成膜し、ついで、公知の微細
加工法によりソース・ドレイン拡散層４ａ’上にセルコ
ンタクト孔９を開孔する。そして、膜厚１００〜１５０
ｎｍのノンドープのポリシリコン膜（ストレージノード
電極膜）をＣＶＤ法により成膜し、これを公知の微細加
工法を用いてパターニングすることによりストレージノ
ード電極１０を形成する。
により膜厚１００〜３００ｎｍの二酸化シリコン膜から
なる第１の層間絶縁膜８を成膜し、ついで、公知の微細
加工法によりソース・ドレイン拡散層４ａ’上にセルコ
ンタクト孔９を開孔する。そして、膜厚１００〜１５０
ｎｍのノンドープのポリシリコン膜（ストレージノード
電極膜）をＣＶＤ法により成膜し、これを公知の微細加
工法を用いてパターニングすることによりストレージノ
ード電極１０を形成する。
【００３０】その後、ウェハ全面にヒ素イオンを注入
し、引き続いて、リンイオンを注入エネルギー８０〜１
２０ｋｅＶ、ドーズ量５Ｅ１２〜１Ｅ１４ions/cm2でイ
オン注入する。この際、後から注入したリンイオンがヒ
素イオンに衝突することによって、ヒ素イオンがストレ
ージノード電極１０中の深い部分に押し込まれ、高濃度
に分布する。
し、引き続いて、リンイオンを注入エネルギー８０〜１
２０ｋｅＶ、ドーズ量５Ｅ１２〜１Ｅ１４ions/cm2でイ
オン注入する。この際、後から注入したリンイオンがヒ
素イオンに衝突することによって、ヒ素イオンがストレ
ージノード電極１０中の深い部分に押し込まれ、高濃度
に分布する。
【００３１】その後、熱処理を施すことにより、セルコ
ンタクト孔開口部領域ではストレージノード電極１０中
の深い部分に分布していたヒ素イオンがストレージノー
ド電極１０中から半導体基板１中へと拡散する。したが
って、この時点でソース・ドレイン拡散層４ａ、４ｂの
セルコンタクト孔開口部領域における接合深さｘj は、
０．０６μｍから０．１〜０．１５μｍ程度にまで深く
なる。
ンタクト孔開口部領域ではストレージノード電極１０中
の深い部分に分布していたヒ素イオンがストレージノー
ド電極１０中から半導体基板１中へと拡散する。したが
って、この時点でソース・ドレイン拡散層４ａ、４ｂの
セルコンタクト孔開口部領域における接合深さｘj は、
０．０６μｍから０．１〜０．１５μｍ程度にまで深く
なる。
【００３２】次に、図３（ｃ）に示すように、ＣＶＤ法
により膜厚５〜１０ｎｍの窒化シリコン膜からなるキャ
パシタ絶縁膜１１を成膜し、ついで、前記ゲート電極７
と同様の方法を用いてドープトポリシリコンからなるセ
ルプレート電極１２を形成する。その後、ＣＶＤ法によ
り膜厚５００〜１０００ｎｍの二酸化シリコン膜からな
る第２の層間絶縁膜１３を成膜する。
により膜厚５〜１０ｎｍの窒化シリコン膜からなるキャ
パシタ絶縁膜１１を成膜し、ついで、前記ゲート電極７
と同様の方法を用いてドープトポリシリコンからなるセ
ルプレート電極１２を形成する。その後、ＣＶＤ法によ
り膜厚５００〜１０００ｎｍの二酸化シリコン膜からな
る第２の層間絶縁膜１３を成膜する。
【００３３】その後、図１に示すように、セルコンタク
ト孔９を開孔した側と反対側のソース・ドレイン拡散層
４ｂ上に公知の微細加工法によりコンタクト孔１４を開
孔する。そして、スパッタ法により膜厚５００〜１００
０ｎｍのアルミニウム膜を成膜した後、これを微細加工
法を用いてパターニングすることによりビット線１５と
する。このようにして、本実施の形態のＤＲＡＭメモリ
セル１６が完成する。
ト孔９を開孔した側と反対側のソース・ドレイン拡散層
４ｂ上に公知の微細加工法によりコンタクト孔１４を開
孔する。そして、スパッタ法により膜厚５００〜１００
０ｎｍのアルミニウム膜を成膜した後、これを微細加工
法を用いてパターニングすることによりビット線１５と
する。このようにして、本実施の形態のＤＲＡＭメモリ
セル１６が完成する。
【００３４】
【実施例】以下、本発明の効果を実証するために、
（１）第１の実施の形態であるシリコン基板上からイオ
ン注入する方法、（２）第２の実施の形態であるストレ
ージノード電極上からイオン注入する方法、の各方法を
用いて、イオン注入エネルギーを変えた実験を行なっ
た。その実験結果について説明する。
（１）第１の実施の形態であるシリコン基板上からイオ
ン注入する方法、（２）第２の実施の形態であるストレ
ージノード電極上からイオン注入する方法、の各方法を
用いて、イオン注入エネルギーを変えた実験を行なっ
た。その実験結果について説明する。
【００３５】（実施例１）本実験では、第１の実施の形
態に従って、Ｐ型シリコン基板にリンイオンをイオン注
入することによりソース・ドレイン拡散層を形成するも
のとした。そして、その時のイオン注入エネルギーを４
０ｋｅＶ、６０ｋｅＶ、８０ｋｅＶ、１００ｋｅＶと条
件を振ったウェハを２枚ずつ作成し、ウェハ上の各チッ
プのリフレッシュ時間を測定した。図４および図５はそ
のリフレッシュ時間（Ｔref ）の分布を示すものであ
る。
態に従って、Ｐ型シリコン基板にリンイオンをイオン注
入することによりソース・ドレイン拡散層を形成するも
のとした。そして、その時のイオン注入エネルギーを４
０ｋｅＶ、６０ｋｅＶ、８０ｋｅＶ、１００ｋｅＶと条
件を振ったウェハを２枚ずつ作成し、ウェハ上の各チッ
プのリフレッシュ時間を測定した。図４および図５はそ
のリフレッシュ時間（Ｔref ）の分布を示すものであ
る。
【００３６】図４および図５に示すように、イオン注入
エネルギーを４０ｋｅＶ、６０ｋｅＶ、８０ｋｅＶ、１
００ｋｅＶと大きくするにつれて、リフレッシュ時間が
長くなる方向に分布が移動することがわかった。そし
て、従来一般のＬＤＤ拡散層のイオン注入条件である４
０ｋｅＶではリフレッシュ時間の分布の中心が３００ms
ec付近にあり、６０ｋｅＶでは分布はそれ程変化しない
が、８０ｋｅＶで５００msec程度に向上し、１００ｋｅ
Ｖでは６００msec以上を確保できることがわかった。
エネルギーを４０ｋｅＶ、６０ｋｅＶ、８０ｋｅＶ、１
００ｋｅＶと大きくするにつれて、リフレッシュ時間が
長くなる方向に分布が移動することがわかった。そし
て、従来一般のＬＤＤ拡散層のイオン注入条件である４
０ｋｅＶではリフレッシュ時間の分布の中心が３００ms
ec付近にあり、６０ｋｅＶでは分布はそれ程変化しない
が、８０ｋｅＶで５００msec程度に向上し、１００ｋｅ
Ｖでは６００msec以上を確保できることがわかった。
【００３７】また、上述したように、イオン注入エネル
ギー４０ｋｅＶ、６０ｋｅＶ、８０ｋｅＶ、１００ｋｅ
Ｖに対応するソース・ドレイン拡散層の接合深さはそれ
ぞれ０．０５μｍ、０．０７μｍ、０．１μｍ、０．１
２μｍ程度である。したがって、ソース・ドレイン拡散
層の接合深さを０．１μｍ以上とすれば、リフレッシュ
時間を従来に比べて大幅に改善できることが実証され
た。
ギー４０ｋｅＶ、６０ｋｅＶ、８０ｋｅＶ、１００ｋｅ
Ｖに対応するソース・ドレイン拡散層の接合深さはそれ
ぞれ０．０５μｍ、０．０７μｍ、０．１μｍ、０．１
２μｍ程度である。したがって、ソース・ドレイン拡散
層の接合深さを０．１μｍ以上とすれば、リフレッシュ
時間を従来に比べて大幅に改善できることが実証され
た。
【００３８】（実施例２）本実験では、第２の実施の形
態に従って、ストレージノード電極上からヒ素イオン、
リンイオンを順次イオン注入することとした。そして、
リンイオン注入時の注入エネルギーを６０ｋｅＶ、８０
ｋｅＶ、１００ｋｅＶと条件を振ったウェハを作成し、
ウェハ上の各チップのリフレッシュ時間を測定した。図
６はそのリフレッシュ時間（Ｔref ）の分布を示すもの
である。
態に従って、ストレージノード電極上からヒ素イオン、
リンイオンを順次イオン注入することとした。そして、
リンイオン注入時の注入エネルギーを６０ｋｅＶ、８０
ｋｅＶ、１００ｋｅＶと条件を振ったウェハを作成し、
ウェハ上の各チップのリフレッシュ時間を測定した。図
６はそのリフレッシュ時間（Ｔref ）の分布を示すもの
である。
【００３９】図６に示すように、リンイオン注入エネル
ギーを６０ｋｅＶ、８０ｋｅＶ、１００ｋｅＶと大きく
するにつれて、リフレッシュ時間が長くなる方向に分布
が移動することがわかった。イオン注入エネルギーが６
０ｋｅＶの場合、リフレッシュ時間の分布の中心は３０
msec付近にあるが、８０ｋｅＶでは５００msec程度に向
上し、１００ｋｅＶにすると６００msec以上を確保でき
ることがわかった。
ギーを６０ｋｅＶ、８０ｋｅＶ、１００ｋｅＶと大きく
するにつれて、リフレッシュ時間が長くなる方向に分布
が移動することがわかった。イオン注入エネルギーが６
０ｋｅＶの場合、リフレッシュ時間の分布の中心は３０
msec付近にあるが、８０ｋｅＶでは５００msec程度に向
上し、１００ｋｅＶにすると６００msec以上を確保でき
ることがわかった。
【００４０】また、この時、イオン注入エネルギー６０
ｋｅＶ、８０ｋｅＶ、１００ｋｅＶに対応するソース・
ドレイン拡散層のコンタクト孔開口部領域における接合
深さはそれぞれ０．０７μｍ、０．１μｍ、０．１２μ
ｍ程度である。したがって、ソース・ドレイン拡散層の
接合深さを０．１μｍ以上とすれば、リフレッシュ時間
を従来に比べて大幅に改善できることが実証された。
ｋｅＶ、８０ｋｅＶ、１００ｋｅＶに対応するソース・
ドレイン拡散層のコンタクト孔開口部領域における接合
深さはそれぞれ０．０７μｍ、０．１μｍ、０．１２μ
ｍ程度である。したがって、ソース・ドレイン拡散層の
接合深さを０．１μｍ以上とすれば、リフレッシュ時間
を従来に比べて大幅に改善できることが実証された。
【００４１】上記第１、第２の実施の形態のＤＲＡＭメ
モリセルの製造方法は、不純物をシリコン基板上から直
接イオン注入する方法、不純物を一旦ストレージノード
電極中にイオン注入し、その後、シリコン基板内に拡散
させる方法のいずれの場合においても、そのイオン注入
エネルギーを最適化したものである。そして、これらの
実験結果で実証されるように、ソース・ドレイン拡散層
４ａ、４ｂの接合深さｘj を０．１μｍ以上と従来に比
べて深くしたことによって、基板中に存在する結晶欠陥
を拡散層内に完全に取り込み、拡散層と基板との接合境
界部に掛からないようにすることができる。これにより
ジャンクションリーク電流が低減し、その結果、リフレ
ッシュ時間を大幅に改善でき、信頼性の高いＤＲＡＭメ
モリセルを実現することができる。
モリセルの製造方法は、不純物をシリコン基板上から直
接イオン注入する方法、不純物を一旦ストレージノード
電極中にイオン注入し、その後、シリコン基板内に拡散
させる方法のいずれの場合においても、そのイオン注入
エネルギーを最適化したものである。そして、これらの
実験結果で実証されるように、ソース・ドレイン拡散層
４ａ、４ｂの接合深さｘj を０．１μｍ以上と従来に比
べて深くしたことによって、基板中に存在する結晶欠陥
を拡散層内に完全に取り込み、拡散層と基板との接合境
界部に掛からないようにすることができる。これにより
ジャンクションリーク電流が低減し、その結果、リフレ
ッシュ時間を大幅に改善でき、信頼性の高いＤＲＡＭメ
モリセルを実現することができる。
【００４２】なお、上記第２の実施の形態では、ストレ
ージノード電極をパターニングした後にイオン注入した
が、パターニング前にポリシリコン膜上からイオン注入
する方法を採ってもよい。そして、上記実施の形態にお
ける種々の膜の膜厚等の具体的な条件については、本発
明を適用するプロセスに合わせて任意に設定できる。ま
た、各工程における処理の具体的な方式や装置形式、設
定条件等についても適宜選択し得ることは勿論である。
ージノード電極をパターニングした後にイオン注入した
が、パターニング前にポリシリコン膜上からイオン注入
する方法を採ってもよい。そして、上記実施の形態にお
ける種々の膜の膜厚等の具体的な条件については、本発
明を適用するプロセスに合わせて任意に設定できる。ま
た、各工程における処理の具体的な方式や装置形式、設
定条件等についても適宜選択し得ることは勿論である。
【００４３】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、半導体基板における不純物拡散層の接合深さを
０．１μｍ以上と従来に比べて深くしたことにより、半
導体基板表面付近に存在する結晶欠陥を不純物拡散層内
に取り込んだため、ジャンクションリーク電流が低減
し、その結果、リフレッシュ時間を大幅に改善でき、信
頼性の高い半導体記憶装置を実現することができる。
よれば、半導体基板における不純物拡散層の接合深さを
０．１μｍ以上と従来に比べて深くしたことにより、半
導体基板表面付近に存在する結晶欠陥を不純物拡散層内
に取り込んだため、ジャンクションリーク電流が低減
し、その結果、リフレッシュ時間を大幅に改善でき、信
頼性の高い半導体記憶装置を実現することができる。
【図１】 本発明の第１の実施の形態のＤＲＡＭメモリ
セルを示す断面図である。
セルを示す断面図である。
【図２】 同、ＤＲＡＭメモリセルの製造工程を工程順
を追って示すプロセスフロー図である。
を追って示すプロセスフロー図である。
【図３】 本発明の第２の実施の形態のＤＲＡＭメモリ
セルの製造工程を工程順を追って示すプロセスフロー図
である。
セルの製造工程を工程順を追って示すプロセスフロー図
である。
【図４】 実施例１のソース・ドレイン拡散層形成時の
イオン注入エネルギー（（ａ）４０ｋｅＶ、（ｂ）６０
ｋｅＶ）とリフレッシュ時間との関係を示す図である。
イオン注入エネルギー（（ａ）４０ｋｅＶ、（ｂ）６０
ｋｅＶ）とリフレッシュ時間との関係を示す図である。
【図５】 同、イオン注入エネルギー（（ａ）８０ｋｅ
Ｖ、（ｂ）１００ｋｅＶ）とリフレッシュ時間との関係
を示す図である。
Ｖ、（ｂ）１００ｋｅＶ）とリフレッシュ時間との関係
を示す図である。
【図６】 実施例２のソース・ドレイン拡散層形成時の
イオン注入エネルギー（（ａ）６０ｋｅＶ、（ｂ）８０
ｋｅＶ、（ｃ）１００ｋｅＶ）とリフレッシュ時間との
関係を示す図である。
イオン注入エネルギー（（ａ）６０ｋｅＶ、（ｂ）８０
ｋｅＶ、（ｃ）１００ｋｅＶ）とリフレッシュ時間との
関係を示す図である。
【図７】 従来のＤＲＡＭメモリセルのリフレッシュ時
間を示す図である。
間を示す図である。
１ シリコン半導体基板（半導体基板） ２ ＭＯＳトランジスタ ３ 記憶キャパシタ ４ａ，４ｂ，４ａ’，４ｂ’ ソース・ドレイン拡散層 ５ 素子分離膜 ６ ゲート絶縁膜 ７ ゲート電極 ８ 第１の層間絶縁膜 ９ セルコンタクト孔 １０ ストレージノード電極 １１ 誘電体膜 １２ セルプレート電極 １３ 第２の層間絶縁膜 １４ コンタクト孔 １５ ビット線 １６ ＤＲＡＭメモリセル（半導体記憶装置） ｘj，ｘj’ 接合深さ
Claims (8)
- 【請求項１】 半導体基板表面に形成された不純物拡散
層に導通するストレージノード電極を有する記憶キャパ
シタを含む半導体記憶装置において、 前記ストレージノード電極下の不純物拡散層の接合深さ
が０．１μｍ以上であることを特徴とする半導体記憶装
置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、 前記ストレージノード電極がコンタクト孔を介して前記
不純物拡散層に導通しており、前記不純物拡散層のうち
前記コンタクト孔開口領域における接合深さが０．１μ
ｍ以上であることを特徴とする半導体記憶装置。 - 【請求項３】 半導体基板表面に形成された不純物拡散
層にコンタクト孔を介して導通するストレージノード電
極を有する記憶キャパシタを含む半導体記憶装置の製造
方法において、 第１の導電型を有する半導体基板上から前記第１の導電
型と逆の導電型である第２の導電型を有する不純物をイ
オン注入することによってその接合深さが０．１μｍ以
上の不純物拡散層を形成する工程と、前記半導体基板上
に層間絶縁膜を形成した後、前記不純物拡散層上の層間
絶縁膜にコンタクト孔を開口する工程と、前記不純物拡
散層に導通するストレージノード電極を前記層間絶縁膜
上に形成する工程、を有することを特徴とする半導体記
憶装置の製造方法。 - 【請求項４】 請求項３に記載の半導体記憶装置の製造
方法において、 Ｐ型の半導体基板に対してリンイオンを８０ｋｅＶ以上
の注入エネルギーでイオン注入することにより接合深さ
が０．１μｍ以上の前記不純物拡散層を形成することを
特徴とする半導体記憶装置の製造方法。 - 【請求項５】 半導体基板表面に形成された不純物拡散
層にコンタクト孔を介して導通するストレージノード電
極を有する記憶キャパシタを含む半導体記憶装置の製造
方法において、 第１の導電型を有する半導体基板上から前記第１の導電
型と逆の導電型である第２の導電型を有する不純物をイ
オン注入することによって不純物拡散層を形成する工程
と、前記半導体基板上に層間絶縁膜を形成した後、前記
不純物拡散層上の層間絶縁膜にコンタクト孔を開口する
工程と、前記不純物拡散層に導通するストレージノード
電極膜を前記層間絶縁膜上に形成する工程と、前記スト
レージノード電極膜上から該ストレージノード電極膜中
に前記第２の導電型の不純物と同じ導電型の不純物をイ
オン注入することによって該ストレージノード電極膜中
の深い部分に不純物を高濃度に分布させる工程と、熱処
理によって前記ストレージノード電極膜中の深い部分に
分布した不純物を該ストレージノード電極膜中から前記
半導体基板中に拡散させることにより前記不純物拡散層
の接合深さを０．１μｍ以上とする工程、を有すること
を特徴とする半導体記憶装置の製造方法。 - 【請求項６】 請求項５に記載の半導体記憶装置の製造
方法において、 前記ストレージノード電極膜を前記層間絶縁膜上に形成
しパターニングを行ってストレージノード電極とした
後、該ストレージノード電極上から該ストレージノード
電極中に前記不純物をイオン注入することを特徴とする
半導体記憶装置の製造方法。 - 【請求項７】 請求項５または６に記載の半導体記憶装
置の製造方法において、 Ｐ型の半導体基板に対してリンイオンを８０ｋｅＶ以上
の注入エネルギーでイオン注入することにより、前記ス
トレージノード電極膜中に予め導入しておいたヒ素イオ
ンを前記ストレージノード電極膜中の深い部分に押し込
み、高濃度に分布させることを特徴とする半導体記憶装
置の製造方法。 - 【請求項８】 請求項５または６に記載の半導体記憶装
置の製造方法において、 Ｐ型の半導体基板に対してヒ素イオンを８０ｋｅＶ以上
の注入エネルギーでイオン注入した後、リンイオンを８
０ｋｅＶ以上の注入エネルギーでイオン注入することに
より、前記ヒ素イオンを前記ストレージノード電極膜中
の深い部分に押し込み、高濃度に分布させることを特徴
とする半導体記憶装置の製造方法。
Priority Applications (4)
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|---|---|---|---|
| JP8182543A JPH09181274A (ja) | 1995-10-27 | 1996-07-11 | 半導体記憶装置およびその製造方法 |
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