JPH01255275A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01255275A JPH01255275A JP8335988A JP8335988A JPH01255275A JP H01255275 A JPH01255275 A JP H01255275A JP 8335988 A JP8335988 A JP 8335988A JP 8335988 A JP8335988 A JP 8335988A JP H01255275 A JPH01255275 A JP H01255275A
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- JP
- Japan
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- junction
- gate electrode
- drain
- electrode
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート型電界効果トランジスタを備える半
導体装置に関する。
導体装置に関する。
従来、この種の絶縁ゲート型電界効果トランジスタ（以
下ＭＯ３ＦＥＴという）は第５図に示すように、ソース
及びドレイン領域５５．５６の接合深さは等しかった。
下ＭＯ３ＦＥＴという）は第５図に示すように、ソース
及びドレイン領域５５．５６の接合深さは等しかった。
上述した従来のＭＯＳＦＥＴは次の様な欠点がある。Ｍ
ＯＳＦＥＴを高周波・高速で動作させるために素子の縮
小化特にゲート長の縮小化を企る必要がある。更にゲー
ト長の縮小化を行なうと短チャンネル効果によりＭＯＳ
ＦＥＴのカットオフ特性が劣化するので、これを防ぐた
めにゲート電極真下のソース・ドレイン領域の接合を浅
くしなければならない。一方ドレイン接合を浅くしてゆ
くと実動作させる場合、ドレインは基板に対して正にバ
イアスされゲート電極真下のチャンネル部の電界分布は
ドレイン接合近傍で非常に高くなる。
ＯＳＦＥＴを高周波・高速で動作させるために素子の縮
小化特にゲート長の縮小化を企る必要がある。更にゲー
ト長の縮小化を行なうと短チャンネル効果によりＭＯＳ
ＦＥＴのカットオフ特性が劣化するので、これを防ぐた
めにゲート電極真下のソース・ドレイン領域の接合を浅
くしなければならない。一方ドレイン接合を浅くしてゆ
くと実動作させる場合、ドレインは基板に対して正にバ
イアスされゲート電極真下のチャンネル部の電界分布は
ドレイン接合近傍で非常に高くなる。
従ってチャンネル部を走行するキャリアの散乱が増大し
てゆき増幅器としての雑音指数を悪化させることになる
。
てゆき増幅器としての雑音指数を悪化させることになる
。
従って、従来のＭＯＳＦＥＴではゲート長を小さくして
高周波特性の涙れた装置を実現することはむずかしかっ
た。
高周波特性の涙れた装置を実現することはむずかしかっ
た。
本発明のＭＯＳＦＥＴは、ソース領域の接合よ）ノドレ
イン領域の接合の潔さの方が大きくなっている。
イン領域の接合の潔さの方が大きくなっている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の縦断面図である。
第２図〜第４図は製造工程順を追って装置の縦断面図を
示しである。以下工程順に説明する。第２図においてＰ
型シリコン基板２１上にゲート酸化膜２２を形成しその
上にゲート電極２３を設ける。
示しである。以下工程順に説明する。第２図においてＰ
型シリコン基板２１上にゲート酸化膜２２を形成しその
上にゲート電極２３を設ける。
この場合、ゲート電極２３の材料としてＷを用いる。次
に第３図においてフォトレジスト３４で表面を覆い、ゲ
ート電極２３上のほぼ中央からドレイン側を選択的に開
孔し、イオン注入法によりｎ型拡散層３５を形成する。
に第３図においてフォトレジスト３４で表面を覆い、ゲ
ート電極２３上のほぼ中央からドレイン側を選択的に開
孔し、イオン注入法によりｎ型拡散層３５を形成する。
イオン注入する条件はイオン種に３１Ｆ＋を用い、加速
電圧１５０ＫｅＶでドース量Ｉ Ｘ １０ ”ｃｍ−２
程度にすると接合深さ０．３μｍ層抵抗は１５００Ω／
口程度になる。次に第４図において、フォトレジストを
除去し全面にイオン注入法により浅いｎ型拡散層４６．
４７を形成する。イオン注入する条件はイオン種に３１
Ｐ＋を用い加速電圧５０ Ｋ ｅ Ｖでドーズ量を２Ｘ
１０１４ｃｍ−２程度にすると接合深さ０．１５μｍ層
抵抗で３００Ω／口程度となる。最終に第１図に戻りソ
ース及びドレイン領域の取り出しとしてアルミニウム電
極１８を形成する。
電圧１５０ＫｅＶでドース量Ｉ Ｘ １０ ”ｃｍ−２
程度にすると接合深さ０．３μｍ層抵抗は１５００Ω／
口程度になる。次に第４図において、フォトレジストを
除去し全面にイオン注入法により浅いｎ型拡散層４６．
４７を形成する。イオン注入する条件はイオン種に３１
Ｐ＋を用い加速電圧５０ Ｋ ｅ Ｖでドーズ量を２Ｘ
１０１４ｃｍ−２程度にすると接合深さ０．１５μｍ層
抵抗で３００Ω／口程度となる。最終に第１図に戻りソ
ース及びドレイン領域の取り出しとしてアルミニウム電
極１８を形成する。
こうして得られたＭＯＳＦＥＴは本実施例によるとゲー
ト電極の寸法が２μｍ以下になってもカットオフ特性は
劣化することなく高いｇｍ値を有し、ドレイン側接合を
探して低雑音指数を得ることが可能である。
ト電極の寸法が２μｍ以下になってもカットオフ特性は
劣化することなく高いｇｍ値を有し、ドレイン側接合を
探して低雑音指数を得ることが可能である。
第６図は本発明の他の実施例としてＰ−ｃｈＭＯ８ＦＥ
Ｔの縦断面図を示した。この実施例では基板としてｎ型
のシリコン基板６１を用いイオン種にＩＩＢ＋を用いて
ソース・ドレイン領域を形成するが他の工程は第１の実
施例と同様にすることによりＰ −ｃ ｈ Ｍ ＯＳ
Ｆ Ｅ Ｔを得ることが出来る。
Ｔの縦断面図を示した。この実施例では基板としてｎ型
のシリコン基板６１を用いイオン種にＩＩＢ＋を用いて
ソース・ドレイン領域を形成するが他の工程は第１の実
施例と同様にすることによりＰ −ｃ ｈ Ｍ ＯＳ
Ｆ Ｅ Ｔを得ることが出来る。
以上、説明したように本発明はソース領域の接合よりド
レイン領域の接合の深さを大きくすることによって、ゲ
ート電極の寸法を縮小した場合、カットオフ特性を劣化
させることなくなおかつ雑音指数に優れた高周波、高速
動作可能なＭＯＳＦＥＴが実現できる。
レイン領域の接合の深さを大きくすることによって、ゲ
ート電極の寸法を縮小した場合、カットオフ特性を劣化
させることなくなおかつ雑音指数に優れた高周波、高速
動作可能なＭＯＳＦＥＴが実現できる。
第１図は本発明の一実施例によるＭＯＳＦＥＴの縦断面
図、第２図〜第４図は本発明の一実施例によるＭＯＳＦ
ＥＴの製造工程中の縦断面図、第５図は従来のＭＯＳＦ
ＥＴの縦断面図、第６図は本発明の他の実施例のＭＯＳ
ＦＥＴの縦断面図である。 １１、２１．３１．４１．５１．６１・・・・・・シリ
コン基板、１２．２２．３２．４２．５２．６２・・・
・・・ゲート酸化膜、１３．２３．３３．４３．５３．
６３・・・・・・ゲート電４ｉＬ３４・・・・・・フォ
トレジスト、１５．３５．４５゜４７、５５．６５・・
・・・・ドレイン領域、１６，４６゜５６．６６・・・
・・・ソース領域、１８，５８．６８・・・・・アルミ
電極。 代理人 弁理士 内 原 晋
図、第２図〜第４図は本発明の一実施例によるＭＯＳＦ
ＥＴの製造工程中の縦断面図、第５図は従来のＭＯＳＦ
ＥＴの縦断面図、第６図は本発明の他の実施例のＭＯＳ
ＦＥＴの縦断面図である。 １１、２１．３１．４１．５１．６１・・・・・・シリ
コン基板、１２．２２．３２．４２．５２．６２・・・
・・・ゲート酸化膜、１３．２３．３３．４３．５３．
６３・・・・・・ゲート電４ｉＬ３４・・・・・・フォ
トレジスト、１５．３５．４５゜４７、５５．６５・・
・・・・ドレイン領域、１６，４６゜５６．６６・・・
・・・ソース領域、１８，５８．６８・・・・・アルミ
電極。 代理人 弁理士 内 原 晋
Claims (1)
- 絶縁ゲート型電界効果トランジスタにおいて、ドレイ
ン領域のうち少なくともゲート電極真下へ延長する領域
の接合深さがソース領域のうち前記ゲート電極真下へ延
長する接合深さより大なることを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8335988A JPH01255275A (ja) | 1988-04-04 | 1988-04-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8335988A JPH01255275A (ja) | 1988-04-04 | 1988-04-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01255275A true JPH01255275A (ja) | 1989-10-12 |
Family
ID=13800236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8335988A Pending JPH01255275A (ja) | 1988-04-04 | 1988-04-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01255275A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087213A (en) * | 1995-10-27 | 2000-07-11 | Nippon Steel Semiconductor Corporation | Semiconductor memory device and manufacturing method thereof |
-
1988
- 1988-04-04 JP JP8335988A patent/JPH01255275A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087213A (en) * | 1995-10-27 | 2000-07-11 | Nippon Steel Semiconductor Corporation | Semiconductor memory device and manufacturing method thereof |
| KR100284656B1 (ko) * | 1995-10-27 | 2001-04-02 | 이와사끼 히데히꼬 | 반도체 기억장치 및 그 제조방법 |
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