JPH09181301A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高性能で、かつ、動作速度の速いＭＩＳトラ
ンジスタを有する半導体集積回路装置を実現する。 【解決手段】 ｎチャネル形のＭＯＳ・ＦＥＴ４のチャ
ネル領域に、ソース領域４ｓとドレイン領域４ｄとは分
離された状態で、ｎ形の半導体領域５ｎを設け、容量の
増大を招くことなく、実効チャネル長を短縮した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＭＩＳ（Metal In
sulator Semiconductor)トランジスタの実効チャネル長
の寸法縮小技術に適用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】ＭＩＳトランジスタの集積度および動作
速度を向上させるには、ＭＩＳトランジスタの微細化が
有効であるため、近年は、その微細化が急速に進められ
ている。

【０００３】このＭＩＳトランジスタの微細化技術とし
て、例えばＭＩＳトランジスタの実効チャネル長を短く
するには、ゲート長を短くするか、または、ＭＩＳトラ
ンジスタのソース領域およびドレイン領域の不純物を横
方向に拡散させることにより実効チャネル長を短くする
方法等がある。

【０００４】なお、ＭＩＳトランジスタの微細化技術に
ついては、例えば日刊工業新聞社、昭和６２年９月２９
日発行「ＣＭＯＳデバイスハンドブック」Ｐ３４０〜Ｐ
３５３に記載があり、微細化に伴う問題点およびその解
決方法等について説明されている。

【０００５】

【発明が解決しようとする課題】しかし、上記したＭＩ
Ｓトランジスタにおける実効チャネル長の寸法縮小技術
においては、以下の問題があることを本発明者は見い出
した。

【０００６】すなわち、ゲート長を短くする技術におい
ては、ゲート電極のパターン加工時における加工寸法精
度に限界があり、ゲート長にばらつきが生じるため、し
きい電圧等のような素子特性が変動する結果、回路性能
が低下してしまう問題がある。

【０００７】また、ソース領域およびドレイン領域の不
純物を横方向に拡散させる技術においては、ソース領域
とゲート電極との間およびドレイン領域とゲート電極と
の間の容量が増大してしまい、回路動作が遅延してしま
う問題がある。

【０００８】本発明の目的は、ＭＩＳトランジスタを有
する半導体集積回路装置において、ＭＩＳトランジスタ
の特性変動を抑制することのできる技術を提供すること
にある。

【０００９】また、本発明の目的は、ＭＩＳトランジス
タを有する半導体集積回路装置において、ＭＩＳトラン
ジスタのソース領域とゲート電極との間およびドレイン
領域とゲート電極との間の容量を低減することのできる
技術を提供することにある。

【００１０】また、本発明の目的は、高性能で、かつ、
動作速度の速いＭＩＳトランジスタを有する半導体集積
回路装置を実現することのできる技術を提供することに
ある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１３】本発明の半導体集積回路装置は、半導体基
板上にＭＩＳトランジスタを有する半導体集積回路装置
であって、前記ＭＩＳトランジスタのソース領域とドレ
イン領域との間の半導体基板上部に、前記ソース領域お
よびドレイン領域から離間するように、前記ソース領域
およびドレイン領域中の不純物と同一導電形の不純物を
含有する半導体領域を設けたものである。

【００１４】また、本発明の半導体集積回路装置は、前
記半導体領域を、前記ソース領域とドレイン領域との中
央位置に設けたものである。

【００１５】また、本発明の半導体集積回路装置は、前
記半導体領域を、前記ソース領域とドレイン領域との中
央位置からソース領域側に変位した位置に設けたもので
ある。

【００１６】また、本発明の半導体集積回路装置は、半
導体基板上にＭＩＳトランジスタを有する半導体集積回
路装置であって、前記半導体基板において、前記ＭＩＳ
トランジスタのゲート電極の下方に、前記ＭＩＳトラン
ジスタのソース領域およびドレイン領域の不純物とは逆
導電形の不純物がイオン注入によって導入された第２の
半導体領域と、その第２の半導体領域を取り囲むよう
に、前記ソース領域およびドレイン領域の低濃度領域と
を設け、前記低濃度領域上のゲート絶縁膜の膜厚を、前
記第２の半導体領域上のゲート絶縁膜の膜厚よりも厚く
したものである。

【００１７】また、本発明の半導体集積回路装置の製造
方法は、以下の工程を有するものである。

【００１８】（ａ）前記半導体基板上に前記ＭＩＳトラ
ンジスタのゲート電極を形成する工程。

【００１９】（ｂ）前記ゲート電極が形成された半導体
基板に所定導電形の不純物を導入する際に、前記ゲート
電極の下方にも前記所定導電形の不純物が導入されるよ
うに、前記所定導電形の不純物を半導体基板の主面に対
して斜め方向から導入する工程。

【００２０】（ｃ）前記ゲート電極をマスクとして、前
記所定導電形の不純物とは逆導電形の不純物を前記半導
体基板に対して導入することにより、前記ゲート電極の
下方の一部に前記第１の半導体領域を形成する工程。

【００２１】（ｄ）前記ゲート電極をマスクとして、前
記所定導電形の不純物と同一導電形の不純物を半導体基
板に導入することにより、前記ＭＩＳトランジスタのソ
ース領域およびドレイン領域を形成する工程。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。

【００２３】（実施の形態１）図１は本発明の一実施の
形態である半導体集積回路装置の要部断面図、図２〜図
５は図１の半導体集積回路装置の製造工程中における要
部断面図、図６は図１の半導体集積回路装置の適用例の
説明図である。

【００２４】本実施の形態１の半導体集積回路装置を図
１によって説明する。半導体基板１は、例えばｐ^- 形の
シリコン（Ｓｉ）単結晶からなり、その不純物濃度は、
例えば１×１０¹⁵／ｃｍ³ 程度である。

【００２５】半導体基板１の上層にはｐウエル２ｐが形
成されている。ｐウエル２ｐには、例えばｐ形不純物の
ホウ素が含有されており、その不純物濃度は、例えば１
×１０¹⁶〜１×１０¹⁷／ｃｍ³ 程度である。

【００２６】また、半導体基板１の上部には、素子分離
用のフィールド絶縁膜３が選択的に形成されている。フ
ィールド絶縁膜３は、例えば二酸化シリコン（ＳｉＯ₂)
からなり、これに囲まれた素子形成領域には、例えばｎ
チャネル形のＭＯＳ・ＦＥＴ（Metal Oxide Semiconduc
tor Field Effect Transistor ；以下、ｎＭＯＳとい
う）４が形成されている。

【００２７】このｎＭＯＳ４のソース領域４ｓおよびド
レイン領域４ｄは、それぞれチャネル領域側に形成され
た低濃度領域４ｓ1,４ｄ1 と、その外側に設けられた高
濃度領域４ｓ2,４ｄ2 とを有している。

【００２８】この低濃度領域４ｓ1,４ｄ1 および高濃度
領域４ｓ2,４ｄ2 には、共に、例えばｎ形不純物のリン
またはヒ素（Ａｓ）が含有されている。低濃度領域４ｓ
1,４ｄ1 の不純物濃度は、例えば１×１０¹⁸〜１×１０
¹⁹／ｃｍ³ 程度である。

【００２９】高濃度領域４ｓ2,４ｄ2 の不純物濃度は、
例えば１×１０²⁰〜１×１０²¹／ｃｍ³ 程度である。こ
の高濃度領域４ｓ2,４ｄ2 の深さ（ガウス分布の中心）
は、例えば0.１５μｍ程度である。

【００３０】ソース領域４ｓおよびドレイン領域４ｄ
は、それぞれソース電極４ｓｔおよびドレイン電極４ｄ
ｔと電気的に接続されている。このソース電極４ｓｔお
よびドレイン電極４ｄｔは、例えばｎ形のＳｉ単結晶か
らなり、そのゲート電極側の側面には傾斜が形成されて
いる。

【００３１】ところで、本実施の形態１においては、こ
のｎＭＯＳ４のソース領域４ｓおよびドレイン領域４ｄ
の間における半導体基板１の上部、すなわち、通常のＭ
ＯＳ・ＦＥＴのチャネル領域に、ソース領域４ｓおよび
ドレイン領域４ｄ中の不純物と同一導電形の不純物を含
有する半導体領域（第１の半導体領域）５ｎが形成され
ている。

【００３２】この半導体領域５ｎを設けたことにより、
例えば次のような効果が得られるようになっている。

【００３３】第１に、実効チャネル長を短くしたのと等
しくなるので、ｎＭＯＳ４の動作速度を向上させること
が可能となっている。すなわち、このｎＭＯＳ４の実効
チャネル長を、ソース領域４ｓおよびドレイン領域４ｄ
の間の距離から半導体領域５ｎの主面側の長さを引いた
値にほぼ等しくすることができるので、半導体領域５ｎ
が無いＭＯＳ・ＦＥＴの実効チャネル長よりも短くする
ことができるようになっている。

【００３４】第２に、半導体領域５ｎとゲート電極４ｇ
との間に大きな容量が形成されないので、ｎＭＯＳ４の
動作速度を向上させることが可能となっている。すなわ
ち、ソース領域およびドレイン領域の不純物をゲート電
極下のチャネル領域に横方向拡散して実効チャネル長を
縮小する技術の場合は、その延びた部分がソース電位お
よびドレイン電位と接続されているためにゲート電極と
の間で容量を形成してしまうが、半導体領域５ｎはソー
ス電位やドレイン電位とは接続されておらず浮遊状態に
ほぼ等しいので、ゲート電極４ｇとの間に大きな容量を
形成しないようになっている。

【００３５】このような観点から半導体領域５ｎは、次
のように配置されている。まず、半導体領域５ｎは、ソ
ース領域４ｓおよびドレイン領域４ｄと接触しないよう
に配置されている。これは、半導体領域５ｎがソース領
域４ｓおよびドレイン領域４ｄと接触すると、ゲート電
極４ｇとの間の容量が増大してしまい、上記した容量増
大を招かないという効果が得られなくなってしまうから
である。

【００３６】また、半導体領域５ｎは、ゲート絶縁膜４
ｉの近傍に配置されている。これは、半導体領域５ｎを
ゲート絶縁膜４ｉの近傍に配置しないと、半導体領域５
ｎとゲート絶縁膜４ｉとの間の半導体基板上部にチャネ
ルが形成されてしまい、上記した実効チャネル長の縮小
という効果が得られなくなってしまうからである。

【００３７】また、半導体領域５ｎは、ソース領域４ｓ
およびドレイン領域４ｄの中央に配置されている。これ
は、ゲート長としきい電圧との関係を示す電気的特性が
半導体領域５ｎの左右の長い方におけるチャネル長によ
って決定することに起因するもので、半導体領域５ｎが
空乏化しないことを仮定するならば、半導体領域５ｎを
中央に設ける配置の仕方が最もチャネル長を短くする配
置となるからでる。

【００３８】このような半導体領域５ｎの不純物濃度
は、例えば１×１０¹⁷／ｃｍ³ 程度である。また、半導
体領域５ｎとソース領域４ｓおよびドレイン領域４ｄと
の間隔は、例えば0.１μｍ程度である。

【００３９】ｎＭＯＳ４のゲート絶縁膜４ｉは、例えば
ＳｉＯ₂ からなる。ゲート電極４ｇは、例えば低抵抗ポ
リシリコンからなる。ただし、ゲート電極４ｇの構造は
低抵抗ポリシリコンの単層構造に限定されるものではな
く種々変更可能であり、例えばタングステンのみの単層
ゲート構造としても良いし、例えば低抵抗ポリシリコン
膜上にタングステンシリサイド膜を堆積してなるポリサ
イド構造としても良い。

【００４０】ゲート電極４ｇの側面には、ＬＤＤ構造を
形成するためのサイドウォール４ｓｗが形成されてい
る。サイドウォール４ｓｗは、例えばＳｉＯ₂ からな
る。

【００４１】このようなｎＭＯＳ４、ソース電極４ｓｔ
およびドレイン電極４ｄｔは、例えばＢＰＳＧ（Boro P
hospho Silicate Glass)等からなる層間絶縁膜６ａによ
って被覆されている。層間絶縁膜６ａの上面は、平坦化
されている。

【００４２】層間絶縁膜６ａ上には、例えばアルミニウ
ム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金またはタングステン
等からなる第１層配線７ａが形成されている。第１層配
線７ａは、層間絶縁膜６ａの所定位置に穿孔された接続
孔８ａを通じてソース電極４ｓｔおよびドレイン電極４
ｄｔと電気的に接続されている。

【００４３】また、層間絶縁膜６ａ上には、例えばＳｉ
Ｏ₂ からなる層間絶縁膜６ｂが堆積されており、これに
よって第１層配線７ａが被覆されている。この層間絶縁
膜６ｂの上面には、例えばＡｌ−Ｓｉ−Ｃｕ合金または
タングステン等からなる第２層配線７ｂが形成されてい
る。また、この層間絶縁膜６ｂ上には、例えばＳｉＯ₂
からなる表面保護膜９が堆積されており、これによって
第２層配線７ｂが被覆されている。

【００４４】次に、本実施の形態１の半導体集積回路装
置の製造方法を図２〜図５によって説明する。

【００４５】まず、図２に示すように、ｐ^- 形の半導体
基板１のｎＭＯＳ形成領域にｐ形不純物のホウ素をイオ
ン注入法等によって導入することにより、ｐウエル２ｐ
を形成する。

【００４６】この際の不純物のドーズ量は、例えば１×
１０¹³／ｃｍ² 程度であり、打ち込みエネルギーは、例
えば６０ｋｅＶ程度である。また、ｐウエル２ｐ形成時
の熱処理温度は、例えば１２００℃程度、処理時間は、
例えば３時間程度である。

【００４７】続いて、半導体基板１の素子分離領域に、
例えばＳｉＯ₂ からなるフィールド絶縁膜３をＬＯＣＯ
Ｓ（Local Oxidation of Silicon）法等によって選択的
に形成した後、半導体基板１上において、フィールド絶
縁膜３, ３に囲まれた素子形成領域にゲート絶縁膜４ｉ
を熱酸化法等によって形成する。

【００４８】その後、半導体基板１上に、例えば低抵抗
ポリシリコンからなる導体膜をＣＶＤ法等によって形成
した後、この導体膜をフォトリソグラフィ技術およびド
ライエッチング法等によってパターニングすることによ
り、ゲート絶縁膜４ｉ上にゲート電極４ｇを形成する。

【００４９】次いで、このゲート電極４ｇをマスクとし
て、ｎＭＯＳ形成領域に、例えばｎ形不純物のリンまた
はＡｓをイオン注入法等によって導入することにより、
ｎＭＯＳ形成領域におけるｐウエル２ｐの上層部に半導
体領域５Ｎを形成する。

【００５０】この際、本実施の形態１においては、その
不純物を半導体基板１の主面に対して斜め方向から打ち
込むことにより、その不純物がゲート電極４ｇの両側に
はあまり注入されず、ゲート電極４ｇの下方に注入され
る。これにより、ゲート電極４ｇの下方中央において
は、ゲート電極４ｇの左右両側からのイオン注入で形成
された半導体領域５Ｎが重なっている。

【００５１】この際の不純物のドーズ量は、例えば１×
１０¹³〜１×１０¹⁴／ｃｍ² 程度であり、打ち込みエネ
ルギーは、例えば８０〜１００ｋｅＶ程度である。ま
た、打ち込み角度は、例えば半導体基板１の主面の（１
００）面に対して４５度程度である。これにより、チャ
ネリングが生じるようになり、不純物を深い位置まで打
ち込むことができる。

【００５２】続いて、図３に示すように、このゲート電
極４ｇをマスクとして、ｎＭＯＳ形成領域に、例えばｐ
形不純物のホウ素をイオン注入法等によって導入する。
これにより、ゲート電極４ｇの両側の半導体領域５Ｎの
導電形を打ち消す。

【００５３】この際、本実施の形態１においては、その
不純物を半導体基板１の主面に対して斜め方向から打ち
込むことにより、その不純物がゲート電極４ｇの下方に
も注入されるようにする。ただし、この不純物のイオン
注入によって半導体領域５Ｎの全てが消失しないように
する。

【００５４】この際の不純物のドーズ量は、例えば１×
１０¹⁴／ｃｍ² 程度であり、打ち込みエネルギーは、例
えば８０〜１００ｋｅＶ程度である。また、打ち込み角
度は、例えば半導体基板１の主面の（１００）面に対し
て３０〜４５度程度である。

【００５５】その後、半導体基板１に対して熱処理を施
すことにより、ゲート電極４ｇの両側にｐ形不純物の含
有された分離領域２ｐ1 を形成するとともに、ゲート電
極４ｇの下方中央部に半導体領域５ｎを形成する。この
熱処理によっても半導体領域５Ｎが消失しないように注
意する。この熱処理の温度は、例えば８００〜９００℃
程度、処理時間は、例えば１０分程度である。

【００５６】このように、本実施の形態１においては、
半導体領域５ｎをイオン注入法および逆導電形の不純物
の打ち込みによる導電形の打ち消し技術等によって形成
することにより、加工限界に起因するしきい電圧の変動
等の問題も生じない。すなわち、半導体領域５ｎの形成
精度はゲート電極４ｇの加工精度よりも高いので、実効
チャネル長をゲート電極４ｇの加工寸法（ゲート長）の
縮小技術により達成しようとする場合に加工限界に起因
して生じる、しきい電圧の変動等の問題も生じない。し
たがって、ｎＭＯＳ４の動作信頼性を向上させることが
可能となっている。

【００５７】次いで、図４に示すように、このゲート電
極４ｇをマスクとして、ｎＭＯＳ形成領域に、ソース領
域およびドレイン領域の低濃度領域４ｓ1,４ｄ1 を形成
するために、例えばｎ形不純物のリンまたはＡｓをイオ
ン注入法等によって導入する。この際の不純物のドーズ
量は、例えば１×１０¹³／ｃｍ² 程度であり、打ち込み
エネルギーは、例えば４０ｋｅＶ程度である。

【００５８】続いて、半導体基板１上に、例えばＳｉＯ
₂ からなる絶縁膜をＣＶＤ法等によって堆積した後、そ
の絶縁膜をドライエッチング法等によってエッチバック
することにより、図５に示すように、ゲート電極４ｇの
側壁にサイドウォール４ｓｗを形成する。

【００５９】その後、このゲート電極４ｇおよびサイド
ウォール４ｓｗをマスクとして、ｎＭＯＳ形成領域に、
ソース領域およびドレイン領域の高濃度領域４ｓ2,４ｄ
2 を形成するために、例えばｎ形不純物のリンまたはＡ
ｓをイオン注入法等によって導入する。この際の不純物
のドーズ量は、例えば１×１０¹⁵／ｃｍ² 程度であり、
打ち込みエネルギーは、例えば５０ｋｅＶ程度である。

【００６０】次いで、ソース領域４ｓおよびドレイン領
域４ｄ上の絶縁膜を除去した後、そのソース領域４ｓお
よびドレイン領域４ｄ上に、例えば膜厚１００ｎｍ程度
の低抵抗ポリシリコンからなるソース電極４ｓｔおよび
ドレイン電極４ｄｔをエピタキシャル成長法等によって
形成する。

【００６１】この際、ソース電極４ｓｔおよびドレイン
電極４ｄｔの側面に傾斜が形成されるようにする。ま
た、このエピタキシャル成長時における条件は、例えば
次のとおりである。すなわち、処理温度は、例えば７５
０℃〜８５０℃程度、処理時間は、例えば１分〜５分程
度、処理ガスは、例えばジクロルシラン（ＳｉＨ₂ Ｃｌ
₂)ガスである。

【００６２】以降は、ＭＯＳ・ＦＥＴの通常のプロセス
に従って半導体集積回路装置を製造する。

【００６３】すなわち、図１に示したように、半導体基
板１上に、例えばＢＰＳＧ等からなる層間絶縁膜６ａを
ＣＶＤ法等によって堆積した後、その上面をリフロ法ま
たはエッチバック法等によって平坦にする。

【００６４】続いて、その層間絶縁膜６ａの所定位置に
ソース領域４ｓおよびドレイン領域４ｄの一部が露出す
るような接続孔８ａをフォトリソグラフィ技術およびド
ライエッチング技術によって穿孔する。

【００６５】その後、半導体基板１上に、例えばＡｌ−
Ｓｉ−Ｃｕ合金からなる導体膜をスパッタリング法等に
よって堆積した後、その導体膜をフォトリソグラフィ技
術およびドライエッチング技術によってパターニングす
ることにより第１層配線７ａを形成する。

【００６６】次いで、層間絶縁膜６ａ上に、例えばＳｉ
Ｏ₂ からなる層間絶縁膜６ｂをＣＶＤ法等によって堆積
することにより、第１層配線７ａを被覆した後、その層
間絶縁膜６ｂ上の所定位置に接続孔を穿孔する。

【００６７】続いて、半導体基板１上に、例えばＡｌ−
Ｓｉ−Ｃｕ合金からなる導体膜をスパッタリング法等に
よって堆積した後、その導体膜をフォトリソグラフィ技
術およびドライエッチング技術によってパターニングす
ることにより第２層配線７ｂを形成する。

【００６８】その後、層間絶縁膜６ｂ上に、例えばＳｉ
Ｏ₂ からなる表面保護膜９をＣＶＤ法等によって堆積す
ることにより、第２層配線７ｂを被覆する。

【００６９】次に、以上のようなｎＭＯＳ４を有する半
導体集積回路装置の適用例であるワンチップのマイクロ
コンピュータ（以下、単にワンチップマイコンという）
を図６に示す。

【００７０】ワンチップマイコン１０は、１つの半導体
チップ内に、ＣＰＵ（Central Processor Unit）を中心
として、メモリＭと、割込みコントローラＩＮＴＣ（In
terrupt Controller）と、入出力ポートＩ／Ｏと、タイ
マＴと、アナログ・デジタル変換器Ａ／Ｄ等のような各
種の周辺回路等を有している。

【００７１】ＣＰＵは、演算処理を行う主回路である。
メモリＭは、プログラムを記憶する回路であり、比較的
大容量のＤＲＡＭまたはフラッシュメモリ（ＥＥＰＲＯ
Ｍ；Electrically Erasable Programmable Read Only M
emory)等が使用されている。

【００７２】割込みコントロータＩＮＴＣは、プログラ
ムの実行途中で他のプログラムを実行する回路である。
入出力ポートＩ／Ｏは、外部の周辺機器との接続を行
い、データの読み込みおよび演算結果等の外部への伝達
等を行う回路である。

【００７３】タイマＴは、各動作の同期を取るためのタ
イミング信号を発生したり、時間経過を測定したりする
ための回路である。アナログ・デジタル変換器Ａ／Ｄ
は、アナログ信号とデジタル信号との変換を行う回路で
ある。

【００７４】以上、本実施の形態１によれば、以下の効
果を得ることが可能となる。

【００７５】(1).ｎＭＯＳ４のチャネル領域の中央に、
ｎＭＯＳ４のソース領域４ｓおよびドレイン領域４ｄと
同一導電形の不純物を含有する半導体領域５ｎを設けた
ことにより、実効チャネル長を短くすることができるの
で、ｎＭＯＳ４の動作速度を向上させることが可能とな
る。

【００７６】(2).ｎＭＯＳ４のチャネル領域の中央に、
ｎＭＯＳ４のソース領域４ｓおよびドレイン領域４ｄと
同一導電形の不純物を含有する半導体領域５ｎを、その
ソース領域４ｓおよびドレイン領域４ｄとは分離された
状態で設けたことにより、半導体領域５ｎとゲート電極
４ｇとの間に大きな容量が形成されないので、ｎＭＯＳ
４の動作速度を向上させることが可能となる。

【００７７】(3).半導体領域５ｎをイオン注入法および
逆導電形の不純物の打ち込みによる導電形の打ち消し技
術等によって形成することにより、加工限界に起因する
しきい電圧の変動等の問題も生じない。したがって、ｎ
ＭＯＳ４の動作信頼性を向上させることが可能となる。

【００７８】（実施の形態２）図７は本発明の他の実施
の形態である半導体集積回路装置の要部断面図である。

【００７９】本実施の形態２においては、図７に示すよ
うに、半導体領域５ｎが、ソース領域４ｓおよびドレイ
ン領域４ｄの中央位置からソース領域４ｓ側に変位した
位置に設けられている。これは、次の理由からである。

【００８０】すなわち、前記実施の形態１のように半導
体領域５ｎをｎＭＯＳ４のソース領域４ｓおよびドレイ
ン領域４ｄの中央に配置する場合は、ｎＭＯＳ４のソー
ス領域４ｓおよびドレイン領域４ｄの間隔がさらに短く
なった場合等に、ドレイン領域４ｄおよび半導体領域５
ｎがドレイン領域４ｄから延びてきた空乏層によって空
乏化されてしまう場合が生じる。この場合、ｎＭＯＳ４
のチャネル領域として有効になるのは、ソース領域４ｓ
側に形成されるチャネル領域のみとなるので、このよう
な現象を考慮して予めソース領域４ｓ側に半導体領域５
ｎを配置することで実効チャネル長の縮小を実現しよう
とするためである。

【００８１】このように、本実施の形態２によれば、前
記実施の形態１で得られた(1),(2),(3) の他に、以下の
効果を得ることが可能となる。すなわち、ｎＭＯＳ４の
ソース領域４ｓ側に半導体領域５ｎを設けたことによ
り、半導体領域５ｎがドレイン領域４ｄからの延びる空
乏層によって空乏化されるのを回避することができるの
で、半導体領域５ｎを有効に機能させることができ、実
効チャネル長の縮小を実現することが可能となる。

【００８２】（実施の形態３）図８は本発明の他の実施
の形態である半導体集積回路装置の要部断面図である。

【００８３】本実施の形態３においては、本発明をＣＭ
ＯＳ（Complementary MOS ・ＦＥＴ）回路に適用した場
合について図８によって説明する。なお、ｎＭＯＳ４に
ついては、前記実施の形態１と同じなので説明を省略す
る。

【００８４】半導体基板１の上層において、フィールド
絶縁膜３に囲まれたｐチャネル形のＭＯＳ・ＦＥＴ（以
下、単にｐＭＯＳという）形成領域には、ｎウエル２ｎ
が形成されている。

【００８５】このｎウエル２の不純物濃度は、例えば１
×１０¹⁶〜１×１０¹⁷／cm³ 程度である。また、ｎウエ
ル２の形成時のドーズ量、イオン打ち込みエネルギーお
よび熱処理条件は、前記実施の形態１のｐウエル２ｐと
同じである。

【００８６】このｎウエル２ｎ上には、ｐＭＯＳ１１が
形成されている。このｐＭＯＳ１１は、半導体基板１の
上部に形成されたソース領域１１ｓおよびドレイン領域
１１ｄと、これらの間に形成されたチャネル領域と、半
導体基板１上に形成されたゲート絶縁膜１１ｉと、その
上に形成されたゲート電極１１ｇとを有している。

【００８７】ソース領域１１ｓおよびドレイン領域１１
ｄは、チャネル領域側に形成された低濃度領域１１ｓ1,
１１ｄ1 と、その外側に設けられた高濃度領域１１ｓ2,
１１ｄ2 とを有している。

【００８８】この低濃度領域１１ｓ1,１１ｄ1 および高
濃度領域１１ｓ2,１１ｄ2 には、共に、例えばｐ形不純
物のホウ素が導入されている。低濃度領域１１ｓ1,１１
ｄ1の不純物濃度は、例えば１×１０¹⁸〜１×１０¹⁹／
ｃｍ³ 程度である。

【００８９】高濃度領域１１ｓ2,１１ｄ2 の不純物濃度
は、例えば１×１０²¹／ｃｍ³ 程度であり、その深さ
（ガウス分布の中心）は、例えば0.１５μｍ程度であ
る。これら低濃度領域１１ｓ1,１１ｄ2 および高濃度領
域１１ｓ2,１１ｄ2 の形成時におけるドーズ量および打
ち込みエネルギーは、前記実施の形態１のｎＭＯＳ４の
低濃度領域４ｓ1,４ｄ2 および高濃度領域４ｓ2,４ｄ2
と同じである。

【００９０】ソース領域１１ｓおよびドレイン領域１１
ｄは、それぞれソース電極１１ｓｔおよびドレイン電極
１１ｄｔと電気的に接続されている。このソース電極１
１ｓｔおよびドレイン電極１１ｄｔは、例えばＳｉ単結
晶からなり、そのゲート電極側の側面には傾斜が形成さ
れている。

【００９１】ところで、本実施の形態３においては、こ
のｐＭＯＳ１１のソース領域１１ｓおよびドレイン領域
１１ｄの間における半導体基板１の上部、すなわち、通
常のＭＯＳ・ＦＥＴのチャネル領域に、ソース領域１１
ｓおよびドレイン領域１１ｄ中の不純物と同一導電形の
不純物を含有する半導体領域（第１の半導体領域）５ｐ
が形成されている。

【００９２】この半導体領域５ｐを設けたことにより、
例えば次のような効果が得られるようになっている。

【００９３】第１に、ｎＭＯＳ４と同様の理由により、
実効チャネル長を短くしたのと等しくなるので、ｐＭＯ
Ｓ１１の動作速度を向上させることが可能となってい
る。

【００９４】第２に、ｎＭＯＳ４と同様の理由により、
半導体領域５ｐとゲート電極１１ｇとの間に大きな容量
を形成しないので、ｐＭＯＳ１１の動作速度を向上させ
ることが可能となっている。

【００９５】第３に、この場合の半導体領域５ｐをｎＭ
ＯＳ４の半導体領域５ｎと同じ方法で形成することによ
り、ｎＭＯＳ４の場合と同じ理由により、加工限界に起
因するしきい電圧の変動等の問題も生じない。したがっ
て、ｐＭＯＳ１１の動作信頼性を向上させることが可能
となっている。

【００９６】このような観点から半導体領域５ｐは、次
のように配置されている。まず、半導体領域５ｐは、ソ
ース領域１１ｓおよびドレイン領域１１ｄと接触しない
ように配置されている。これは、半導体領域５ｐがソー
ス領域１１ｓおよびドレイン領域１１ｄと接触すると、
ゲート電極１１ｇとの間の容量が増大してしまい、上記
した容量増大を招かないという効果が得られなくなって
しまうからである。

【００９７】また、半導体領域５ｐは、ゲート絶縁膜１
１ｉの近傍に配置されている。これは、半導体領域５ｐ
をゲート絶縁膜１１ｉの近傍に配置しないと、半導体領
域５ｐとゲート絶縁膜１１ｉとの間の半導体基板上部に
チャネルが形成されてしまい、上記した実効チャネル長
の縮小という効果が得られなくなってしまうからであ
る。

【００９８】また、半導体領域５ｐは、ソース領域１１
ｓおよびドレイン領域１１ｄの中央に配置されている。
これは、ゲート長としきい電圧との関係を示す電気的特
性が半導体領域５ｐの左右の長い方におけるチャネル長
によって決定することに起因するもので、半導体領域５
ｐが空乏化しないことを仮定するならば、半導体領域５
ｐを中央に設ける配置の仕方が最もその電気特性に寄与
するチャネル長を短くする配置になるからでる。

【００９９】このような半導体領域５ｐの不純物濃度
は、例えば１×１０¹⁷／cm³ 程度である。また、半導体
領域５ｐとソース領域１１ｓおよびドレイン領域１１ｄ
との間隔は、例えば0.１μｍ程度である。

【０１００】ゲート絶縁膜１１ｉは、例えばＳｉＯ₂ か
らなる。ゲート電極１１ｇは、例えば低抵抗ポリシリコ
ンからなる。ただし、ゲート電極１１ｇの構造は低抵抗
ポリシリコンの単層構造に限定されるものではなく種々
変更可能であり、例えばタングステンのみの単層ゲート
構造としても良いし、例えば低抵抗ポリシリコン膜上に
タングステンシリサイド膜を堆積してなるポリサイド構
造としても良い。

【０１０１】ゲート電極１１ｇの側面には、ＬＤＤ構造
を形成するためのサイドウォール１１ｓｗが形成されて
いる。サイドウォール１１ｓｗは、例えばＳｉＯ₂ から
なる。

【０１０２】このように、本実施の形態３においては、
微細なｎＭＯＳ４およびｐＭＯＳ１１によって構成され
るＣＭＯＳ回路の高速安定動作を実現することが可能と
なる。

【０１０３】（実施の形態４）図９〜図１２は本発明の
他の実施の形態である半導体集積回路装置の製造工程中
における要部断面図である。

【０１０４】本実施の形態４においては、前記した半導
体集積回路装置の他の製造方法例を図９〜図１２によっ
て説明する。

【０１０５】まず、図９に示すように、ｐ^- 形の半導体
基板１のｎＭＯＳ形成領域にｐ形不純物のホウ素をイオ
ン注入法等によって導入することにより、ｐウエル２ｐ
を形成する。この際の不純物のドーズ量は、例えば５×
１０¹²／ｃｍ² 程度であり、打ち込みエネルギーは、例
えば２００k ｅＶ程度である。

【０１０６】続いて、半導体基板１の素子分離領域に、
例えばＳｉＯ₂ からなるフィールド絶縁膜３をＬＯＣＯ
Ｓ法等によって選択的に形成した後、半導体基板１に対
して、例えばｎ形不純物のリンまたはＡｓをイオン注入
法等によって半導体基板１の主面に対して垂直に導入す
る。これにより、実効チャネル長を縮小する半導体領域
５ｎ（図１参照）を形成するための半導体領域５Ｎを形
成する。

【０１０７】この際の不純物のドーズ量は、例えば１×
１０¹³／ｃｍ² 程度であり、打ち込みエネルギーは、例
えば６０k ｅＶ程度である。ここで、半導体領域５ｎを
速く拡散させたい場合にはリンを用い、遅く拡散させた
い場合にはＡｓを用いると良い。なお、この際、前記実
施の形態１と同様に、チャネリングが生じるような条件
でイオン注入を行っても良い。

【０１０８】その後、図１０に示すように、半導体基板
１上において、フィールド絶縁膜３に囲まれた素子形成
領域にゲート絶縁膜４ｉを熱酸化法等によって形成す
る。

【０１０９】次いで、半導体基板１上に、例えば低抵抗
ポリシリコンからなる導体膜をＣＶＤ法等によって形成
した後、この導体膜をフォトリソグラフィ技術およびド
ライエッチング法等によってパターニングすることによ
りゲート絶縁膜４ｉ上にゲート電極４ｇを形成する。

【０１１０】続いて、このゲート電極４ｇをマスクとし
て、ｎＭＯＳ形成領域に、例えばｐ形不純物のホウ素を
イオン注入法等によって導入する。この際の不純物のド
ーズ量は、例えば１×１０¹³／ｃｍ² 程度であり、打ち
込みエネルギーは、例えば１００k ｅＶ程度である。

【０１１１】この際、ゲート電極４ｇの両側にある半導
体領域５Ｎの導電形を打ち消すように、ｐ形不純物を導
入することにより分離領域２ｐ1 を形成する。これによ
り、ゲート電極４ｇ下のチャネル領域に半導体領域５ｎ
が残るようにする。

【０１１２】その後、図１１に示すように、このゲート
電極４ｇをマスクとして、ｎＭＯＳ形成領域に、ソース
領域４ｓおよびドレイン領域４ｄの低濃度領域４ｓ1,４
ｄ1を形成するために、例えばｎ形不純物のリンまたは
Ａｓをイオン注入法等によって導入する。この際の不純
物のドーズ量は、例えば１×１０¹³／ｃｍ² 程度であ
り、打ち込みエネルギーは、例えば４０k ｅＶ程度であ
る。

【０１１３】続いて、半導体基板１上に、例えばＳｉＯ
₂ からなる絶縁膜をＣＶＤ法等によって堆積した後、そ
の絶縁膜をドライエッチング法等によってエッチバック
することにより、図１２に示すように、ゲート電極４ｇ
の側壁にサイドウォール４ｓｗを形成する。

【０１１４】その後、このゲート電極４ｇおよびサイド
ウォール４ｓｗをマスクとして、ｎＭＯＳ形成領域に、
ソース領域４ｓおよびドレイン領域４ｄを形成するため
に、例えばｎ形不純物のリンまたはＡｓをイオン注入法
等によって導入する。この際の不純物のドーズ量は、例
えば１×１０¹⁵／ｃｍ² 程度であり、打ち込みエネルギ
ーは、例えば６０k ｅＶ程度である。以降は、前記実施
の形態１と同じなので説明を省略する。

【０１１５】このように、本実施の形態４によれば、前
記実施の形態１で得られた効果(1)〜(3）の他に、斜め
からの不純物注入等が無い分、実効チャネル長を縮小す
るための半導体領域５ｎを比較的簡単に形成することが
可能となるという効果が得られる。

【０１１６】（実施の形態５）図１３〜図１６は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。

【０１１７】本実施の形態５においては、前記した半導
体集積回路装置の他の製造方法例を図１３〜図１６によ
って説明する。

【０１１８】まず、図１３に示すように、ｐ^- 形の半導
体基板１のｎＭＯＳ形成領域にｐ形不純物のホウ素をイ
オン注入法等によって導入することにより、ｐウエル２
ｐを形成する。この際の不純物のドーズ量は、例えば５
×１０¹²／ｃｍ² 程度であり、打ち込みエネルギーは、
例えば２００k ｅＶ程度である。

【０１１９】続いて、半導体基板１上に、例えばＳｉＯ
₂ からなるパッド１２を熱酸化法またはＣＶＤ法等によ
って堆積した後、その上面に、例えばＳｉ₃ Ｎ₄ からな
る耐酸化性膜をＣＶＤ法等によって堆積する。

【０１２０】その後、その耐酸化性膜をフォトリソグラ
フィ技術およびドライエッチング技術等によってパター
ニングすることにより、耐酸化性マスクパターン１３を
パッド膜１２上に形成する。

【０１２１】次いで、半導体基板１に対して選択酸化処
理を施すことにより、図１４に示すように、耐酸化性マ
スクパターン１３の両側に厚い絶縁膜１４を形成する。

【０１２２】続いて、耐酸化性マスクパターン１３およ
び厚い絶縁膜１４に囲まれる領域のパッド膜１２を除去
することにより、半導体基板１の上面を露出させた後、
半導体基板１に対して熱酸化処理を施すことにより、図
１５に示すように、厚い絶縁膜１４に囲まれた半導体基
板１上にゲート絶縁膜４ｉを形成する。

【０１２３】その後、半導体基板１上に、例えばｎ形の
低抵抗ポリシリコンからなる導体膜をＣＶＤ法等によっ
て堆積した後、その導体膜をフォトリソグラフィ技術お
よびドライエッチング技術によってパターニングするこ
とにより、ゲート絶縁膜４ｉ上にゲート電極４ｇを形成
する。

【０１２４】この際、ゲート電極４ｇは、その外側部分
が、厚い絶縁膜の端部の傾斜部分にかかる程度の大きさ
とする。すなわち、ゲート電極４ｇの外側部の下方に
は、厚い絶縁膜１４の一部が設けられ、ゲート電極４ｇ
の中央部の下方には、薄いゲート絶縁膜４ｉが介在され
ている。

【０１２５】次いで、半導体基板１に対して所定の熱処
理を施すことにより、ゲート電極４ｇ中のｎ形不純物
を、ゲート絶縁膜４ｉを介して半導体基板１の上部に拡
散させることにより、ゲート電極４ｇの中央部下方にお
ける半導体基板１の上部に半導体領域５ｎを形成する。
ここで、半導体領域５ｎは、ゲート電極４ｇの中央部分
からの不純物拡散で形成されるので、その幅が、ゲート
電極４ｇの幅よりも小さい。

【０１２６】続いて、半導体基板１上の厚い絶縁膜１４
をエッチング処理によって除去した後、図１６に示すよ
うに、ソース領域４ｓおよびドレイン領域４ｄを形成す
るために、ゲート電極４ｇをマスクとして、半導体基板
１に、例えばｎ形不純物のリンまたはＡｓをイオン注入
法等によって導入する。

【０１２７】この際、ソース領域４ｓおよびドレイン領
域４ｄのゲート電極４ｇの端部は、半導体領域５ｎの幅
がゲート電極４ｇの幅よりも小さいので、半導体領域５
ｎの端部から離れて形成される。なお、以降の工程は、
前記実施の形態１と同じなので説明を省略する。

【０１２８】このように、本実施の形態５によれば、前
記実施の形態１と同じ効果が得られる。

【０１２９】（実施の形態６）図１７は本発明の他の実
施の形態である半導体集積回路装置の要部断面図、図１
８〜２１は図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。

【０１３０】本実施の形態６の半導体集積回路装置を図
１７によって説明する。半導体基板１は、例えばｐ^- 形
のＳｉ単結晶からなり、その不純物濃度は、例えば１×
１０¹⁵／ｃｍ³ 程度である。

【０１３１】半導体基板１の上層にはｐウエル２ｐが形
成されている。ｐウエル２ｐには、例えばｐ形不純物の
ホウ素が含有されており、その不純物濃度は、例えば１
×１０¹⁶〜１×１０¹⁷／ｃｍ³ 程度である。

【０１３２】また、半導体基板１の上部には、前記実施
の形態１と同様に、素子分離用のフィールド絶縁膜が選
択的に形成されている。このフィールド絶縁膜は、例え
ばＳｉＯ₂ からなり、これに囲まれた素子形成領域に
は、例えばｎＭＯＳ４が形成されている。

【０１３３】このｎＭＯＳ４のソース領域４ｓおよびド
レイン領域４ｄは、それぞれ低濃度領域４ｓ1,４ｄ1
と、その外側に設けられた高濃度領域４ｓ2,４ｄ2 とを
有している。

【０１３４】この低濃度領域４ｓ1,４ｄ1 および高濃度
領域４ｓ2,４ｄ2 には、共に、例えばｎ形不純物のリン
またはＡｓが含有されている。低濃度領域４ｓ1,４ｄ1
の不純物濃度は、例えば１×１０¹⁸〜１×１０¹⁹／ｃｍ
³ 程度である。

【０１３５】高濃度領域４ｓ2,４ｄ2 の不純物濃度は、
例えば１×１０²⁰〜１×１０²¹／ｃｍ³ 程度である。こ
の高濃度領域４ｓ2,４ｄ2 の深さ（ガウス分布の中心）
は、例えば0.１５μｍ程度である。

【０１３６】ところで、本実施の形態６においては、低
濃度領域４ｓ1,４ｄ1 が、ｎＭＯＳ４のゲート電極４ｇ
の下方に入り込んで形成されている。そして、ゲート電
極４ｇの下方において、この低濃度領域４ｓ1,4 ｄ1 に
挟まれた領域に、半導体領域（第２の半導体領域）１５
ｐが形成されている。

【０１３７】この半導体領域１５ｐは、ｎＭＯＳ４のチ
ャネル領域が形成される領域であり、例えばソース領域
４ｓおよびドレイン領域４ｄの不純物とは逆導電形の不
純物であるｐ形不純物のホウ素が含有され形成されてい
る。半導体領域１５ｐの不純物濃度は、例えば1.０×１
０²⁰／ｃｍ³ 程度である。

【０１３８】この半導体領域１５ｐは、後述するよう
に、例えばイオン注入法によって形成されている。これ
により、チャネル領域を形成する半導体領域１５ｐを高
い寸法精度で形成することができるので、しきい電圧等
の特性変動を招くことなく、チャネル長を縮小すること
が可能となっている。

【０１３９】また、本実施の形態６においては、ｎＭＯ
Ｓ４の半導体領域１５ｐ（チャネル領域）上のゲート絶
縁膜４ｉ1 は薄く、低濃度領域４ｓ1,４ｄ1 上のゲート
絶縁膜４ｉ2 は厚く形成されている。すなわち、低濃度
領域４ｓ1,４ｄ1 上のゲート絶縁膜４ｉ2 の厚さの方
が、半導体領域１５ｐ上のゲート絶縁膜４ｉ1 の厚さよ
りも厚くなっている。

【０１４０】これにより、ｎＭＯＳ４のチャネル領域上
のゲート絶縁膜４ｉは薄いので、ｎＭＯＳ４の特性低下
を招かない。また、ｎＭＯＳ４の低濃度領域４ｓ1,４ｄ
1 上のゲート絶縁膜４ｉ2 は厚いので、ゲート絶縁膜４
ｉ2 とゲート電極４ｇとの間隔を長くすることができ、
その低濃度領域４ｓ1,４ｄ1 とゲート電極４ｇとの間に
形成される容量の増大を抑制することができる。

【０１４１】このようなソース領域４ｓおよびドレイン
領域４ｄは、それぞれソース電極４ｓｔおよびドレイン
電極４ｄｔと電気的に接続されている。このソース電極
４ｓｔおよびドレイン電極４ｄｔは、例えばｎ形のＳｉ
単結晶からなり、そのゲート電極側の側面には傾斜が形
成されている。

【０１４２】ｎＭＯＳ４のゲート絶縁膜４ｉは、例えば
ＳｉＯ₂ からなる。ゲート電極４ｇは、例えば低抵抗ポ
リシリコンからなる。ただし、ゲート電極４ｇの構造は
低抵抗ポリシリコンの単層構造に限定されるものではな
く種々変更可能であり、例えばタングステンのみの単層
ゲート構造としても良いし、例えば低抵抗ポリシリコン
膜上にタングステンシリサイド膜を堆積してなるポリサ
イド構造としても良い。

【０１４３】このようなｎＭＯＳ４、ソース電極４ｓｔ
およびドレイン電極４ｄｔは、例えばＢＰＳＧ等からな
る層間絶縁膜６ａによって被覆されている。層間絶縁膜
６ａの上面は、平坦化されている。

【０１４４】層間絶縁膜６ａ上には、例えばＡｌ−Ｓｉ
−Ｃｕ合金またはタングステン等からなる第１層配線７
ａが形成されている。第１層配線７ａは、層間絶縁膜６
ａの所定位置に穿孔された接続孔８ａを通じてソース電
極４ｓｔおよびドレイン電極４ｄｔと電気的に接続され
ている。

【０１４５】また、層間絶縁膜６ａ上には、例えばＳｉ
Ｏ₂ からなる層間絶縁膜６ｂが堆積されており、これに
よって第１層配線７ａが被覆されている。この層間絶縁
膜６ｂの上面には、例えばＡｌ−Ｓｉ−Ｃｕ合金または
タングステン等からなる第２層配線７ｂが形成されてい
る。また、この層間絶縁膜６ｂ上には、例えばＳｉＯ₂
からなる表面保護膜９が堆積されており、これによって
第２層配線７ｂが被覆されている。

【０１４６】次に、本実施の形態６の半導体集積回路装
置の製造方法例を図１８〜図２１によって説明する。

【０１４７】まず、ｐ^- 形の半導体基板１のｎＭＯＳ形
成領域にｐ形不純物のホウ素をイオン注入法等によって
導入した後、熱処理を施すことにより、ｐウエル２ｐを
形成する。この際の不純物のドーズ量は、例えば1.０×
１０¹³／ｃｍ² 程度であり、打ち込みエネルギーは、例
えば４０k ｅＶ程度である。また、その後の熱処理温度
は、例えば１２００℃、熱処理時間は、例えば３時間程
度である。

【０１４８】続いて、半導体基板１の素子分離領域に、
例えばＳｉＯ₂ からなるフィールド絶縁膜をＬＯＣＯＳ
法等によって選択的に形成した後、ｎＭＯＳ４（図１７
参照）の低濃度領域形成用の半導体領域４Ｎするため
に、半導体基板１に対して、例えばｎ形不純物のリンま
たはＡｓをイオン注入法等によって導入する。この際の
不純物のドーズ量は、例えば1.０×１０¹³／ｃｍ² 程度
であり、打ち込みエネルギーは、例えば４０k ｅＶ程度
である。

【０１４９】その後、図１９に示すように、半導体基板
１上に、チャネル領域上が露出するようなフォトレジス
トパターン１６ａをフォトリソグラフィ技術によって形
成する。

【０１５０】次いで、そのフォトレジストパターン１６
ａをマスクとして、半導体基板１に、例えば半導体領域
１５ｐ形成用のｐ形不純物のホウ素等をイオン注入法等
によって導入する。これにより形成される半導体領域１
５ｐにより、半導体領域４Ｎが左右に分離され、それぞ
れ低濃度領域４ｓ1,４ｄ1 となる。

【０１５１】続いて、フォトレジストパターン１６ａを
除去した後、半導体基板１に対して熱酸化処理等を施す
ことにより、図２０に示すように、半導体基板１の主面
上にゲート絶縁膜４ｉを形成する。

【０１５２】この際、本実施の形態６においては、低濃
度領域４ｓ1,４ｄ1 上と半導体領域１５ｐ上とで、酸化
膜の酸化速度が異なるために、形成されるゲート絶縁膜
４ｉの厚さが異なる。

【０１５３】ここでは、リンの含有された低濃度領域４
ｓ1,４ｄ1 の方が酸化が促進されるので、リンの含有さ
れる低濃度領域４ｓ1,４ｄ1 上のゲート絶縁膜４ｉ2 の
厚さの方が、ホウ素が含有される半導体領域１５ｐ上の
ゲート絶縁膜４ｉ1 の厚さよりも厚く形成される。

【０１５４】すなわち、ｎＭＯＳ４の半導体領域１５ｐ
（チャネル領域）上のゲート絶縁膜４ｉ1 は薄いので、
ｎＭＯＳ４の特性低下を招かず、また、ｎＭＯＳ４の低
濃度領域４ｓ1,４ｄ2 上のゲート絶縁膜４ｉ2 は厚いの
で、ゲート電極４ｇとの間隔を長くすることができ、そ
の低濃度領域４ｓ1,４ｄ2 とゲート電極４ｇとの間に形
成される容量の増大を抑制することが可能となってい
る。

【０１５５】次いで、半導体基板１上に、例えば低抵抗
ポリシリコンからなる導体膜をＣＶＤ法等によって形成
した後、この導体膜をフォトリソグラフィ技術およびド
ライエッチング法等によってパターニングすることによ
りゲート絶縁膜４ｉ上にゲート電極４ｇを形成する。

【０１５６】その後、このゲート電極４ｇをマスクとし
て、ｎＭＯＳ形成領域に、ソース領域４ｓおよびドレイ
ン領域４ｄを形成するために、例えばｎ形不純物のリン
またはＡｓをイオン注入法等によって導入する。この際
の不純物のドーズ量は、例えば１×１０¹⁵／ｃｍ² 程度
であり、打ち込みエネルギーは、例えば５０k ｅＶ程度
である。以降は、前記実施の形態１と同じなので説明を
省略する。

【０１５７】このように、本実施の形態６によれば、以
下の効果を得ることが可能となる。

【０１５８】(1).ｎＭＯＳ４のチャネル領域をイオン注
入法による半導体領域１５ｐで形成したことにより、チ
ャネル長を縮小することができるので、半導体集積回路
装置の動作速度を向上させることが可能となる。

【０１５９】(2).ｎＭＯＳ４のチャネル領域をイオン注
入法による半導体領域１５ｐで形成したことにより、半
導体領域１５ｐを高い寸法精度で形成することができる
ので、加工寸法精度の限界に起因するしきい電圧の特性
変動等を抑制することが可能となる。したがって、半導
体集積回路装置の動作信頼性を向上させることが可能と
なる。

【０１６０】(3).ｎＭＯＳ４の低濃度領域４ｓ1,４d1を
ｎ形不純物のリンによって構成することにより、ゲート
絶縁膜の形成工程に際して、低濃度領域４ｓ1,４ｄ1 上
のゲート絶縁膜４ｉ2 の厚さをチャネル領域となる半導
体領域１５ｐ上のゲート絶縁膜４ｉ1 よりも厚く形成す
ることができるので、ｎＭＯＳ４の特性低下を招くこと
なく、また、低濃度領域４ｓ1,４ｄ2 とゲート電極４ｇ
との間に形成される容量の増大を抑制することが可能と
なる。

【０１６１】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１〜６に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【０１６２】例えばリーク電流抑制用の半導体領域は、
ソース領域およびドレイン領域の中央またはソース領域
側に配置されるものに限定されるものではなく、図２２
に示すように、ドレイン領域４ｄ側に変位した位置に設
けても良い。

【０１６３】また、前記実施の形態１等では、チャネル
長を縮小するための半導体領域を深い位置に形成するの
に半導体基板でチャネリングが生じるようにしたが、こ
れに限定されるものではなく、例えばその半導体領域を
形成する際に、不純物イオンを低エネルギーで打ち込む
処理と、高エネルギーで打ち込む処理とを行うことで、
その半導体領域を深い位置に形成するようにしても良
い。

【０１６４】また、その半導体領域を形成するための不
純物導入処理は、イオン注入法に限定されるものではな
く、例えばフォーカスイオンビームを用いて半導体基板
に導入しても良い。この場合、イオン注入時のマスク形
成のためのフォトリソグラフィ工程が不要となるので、
半導体集積回路装置の製造工程を低減でき、半導体集積
回路装置の製造時間を短縮することが可能となる。

【０１６５】また、前記実施の形態１〜６では、ＭＯＳ
・ＦＥＴのソース領域およびドレイン領域を半導体領域
のみで形成した場合について説明したが、これに限定さ
れるものではなく、例えばソース領域およびドレイン領
域の上層部にシリサイド層を設けても良い。これによ
り、ソース領域およびドレイン領域の抵抗を下げること
ができるので、半導体集積回路装置の動作速度を向上さ
せることが可能となる。また、低抵抗ポリシリコンから
なるソース電極およびドレイン電極上にシリサイド層を
形成しても良い。

【０１６６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるワンチ
ップマイコンに適用した場合について説明したが、それ
に限定されるものではなく種々適用可能であり、例えば
マイクロプロセッサ、ＤＲＡＭ、ＳＲＡＭ（Staic RAM
）またはフラッシュメモリ（ＥＥＰＲＯＭ）等に適用
できる。本発明は、少なくともＭＯＳ・ＦＥＴ構造を有
する半導体集積回路装置に適用できる。

【０１６７】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【０１６８】(1).本発明によれば、ＭＩＳトランジスタ
のソース領域およびドレイン領域の間に、そのソース領
域およびドレイン領域中の不純物と同一導電形の不純物
を含有する第１の半導体領域を設けたことにより、チャ
ネル長を短くしたので等価とすることができるので、Ｍ
ＩＳトランジスタの動作速度を向上させることが可能と
なる。

【０１６９】(2).ＭＩＳトランジスタのソース領域およ
びドレイン領域の間に、そのソース領域およびドレイン
領域中の不純物と同一導電形の不純物を含有する第１の
半導体領域を、そのソース領域およびドレイン領域とは
分離された状態で設けたことにより、第１の半導体領域
とゲート電極との間に大きな容量が形成されないので、
ＭＩＳトランジスタの動作速度を向上させることが可能
となる。

【０１７０】(3).第１の半導体領域をイオン注入法およ
び逆導電形の不純物注入による導電形の打ち消し技術等
によって形成することにより、加工限界に起因するしき
い電圧の変動等の問題も生じない。したがって、ＭＩＳ
トランジスタの動作信頼性を向上させることが可能とな
る。

【０１７１】(4).上記(1) 〜(3) により、高性能で、か
つ、動作速度の速いＭＩＳトランジスタを有する半導体
集積回路装置を提供することが可能となる。

【０１７２】(5).第１の半導体領域をソース領域および
ドレイン領域の中央に配置したことにより、第１の半導
体領域が空乏化しないと仮定するならば、実効チャネル
長を最も短くすることが可能となる。

【０１７３】(6).第１の半導体領域をソース領域側に設
けたことにより、第１の半導体領域がドレイン領域から
延びる空乏層によって空乏化されるのを回避することが
できるので、第１の半導体領域を有効に機能させること
ができ、実効チャネル長の縮小を実現することが可能と
なる。

【０１７４】(7).ＭＩＳトランジスタのソース領域およ
びドレイン領域における低濃度領域上のゲート絶縁膜の
厚さを、チャネル領域となる第２の半導体領域ｐ上のゲ
ート絶縁膜よりも厚くしたことにより、ＭＩＳトランジ
スタの特性低下を招くことなく、また、その低濃度領域
とゲート電極との間に形成される容量の増大を抑制する
ことが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の要部断面図である。

【図２】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図３】図１の半導体集積回路装置の図２に続く製造工
程中における要部断面図である。

【図４】図１の半導体集積回路装置の図３に続く製造工
程中における要部断面図である。

【図５】図１の半導体集積回路装置の図４に続く製造工
程中における要部断面図である。

【図６】図１の半導体集積回路装置の適用例の説明図で
ある。

【図７】本発明の他の実施の形態である半導体集積回路
装置の要部断面図である。

【図８】本発明の他の実施の形態である半導体集積回路
装置の要部断面図である。

【図９】本発明の他の実施の形態である半導体集積回路
装置の製造工程中における要部断面図である。

【図１０】本発明の他の実施の形態である半導体集積回
路装置の図９に続く製造工程中における要部断面図であ
る。

【図１１】本発明の他の実施の形態である半導体集積回
路装置の図１０に続く製造工程中における要部断面図で
ある。

【図１２】本発明の他の実施の形態である半導体集積回
路装置の図１１に続く製造工程中における要部断面図で
ある。

【図１３】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。

【図１４】本発明の他の実施の形態である半導体集積回
路装置の図１３に続く製造工程中における要部断面図で
ある。

【図１５】本発明の他の実施の形態である半導体集積回
路装置の図１４に続く製造工程中における要部断面図で
ある。

【図１６】本発明の他の実施の形態である半導体集積回
路装置の図１５に続く製造工程中における要部断面図で
ある。

【図１７】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。

【図１８】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。

【図１９】図１の半導体集積回路装置の図１８に続く製
造工程中における要部断面図である。

【図２０】図１の半導体集積回路装置の図１９に続く製
造工程中における要部断面図である。

【図２１】図１の半導体集積回路装置の図２０に続く製
造工程中における要部断面図である。

【図２２】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。

【符号の説明】

１ 半導体基板 ２ｐ ｐウエル ２ｐ1 分離領域 ２ｎ ｎウエル ３ フィールド絶縁膜 ４ ｎチャネル形のＭＯＳ・ＦＥＴ ４ｓ ソース領域 ４ｓ1 低濃度領域 ４ｓ2 高濃度領域 ４Ｎ 半導体領域 ４ｓｔ ソース電極 ４ｄ ドレイン領域 ４ｄ1 低濃度領域 ４ｄ2 高濃度領域 ４ｄｔ ドレイン電極 ４ｉ，４ｉ1,４ｉ2 ゲート絶縁膜 ４ｇ ゲート電極 ４ｓｗ サイドウォール ５ｐ, ５ｎ 半導体領域（第１の半導体領域） ５Ｎ 半導体領域 ６ａ, ６ｂ 層間絶縁膜 ７ａ 第１層配線 ７ｂ 第２層配線 ８ａ 接続孔 ９ 表面保護膜 １０ ワンチップのマイクロコンピュータ １１ ｐチャネル形のＭＯＳ・ＦＥＴ １１ｓ ソース領域 １１ｓ1 低濃度領域 １１ｓ2 高濃度領域 １１ｓｔ ソース電極 １１ｄ ドレイン領域 １１ｄ1 低濃度領域 １１ｄ2 高濃度領域 １１ｄｔ ドレイン電極 １１ｉ ゲート絶縁膜 １１ｇ ゲート電極 １１ｓｗ サイドウォール １２ パッド膜 １３ 耐酸化性マスクパターン １４ 厚い絶縁膜 １５ｐ 半導体領域（第２の半導体領域） １６ａ フォトレジストパターン

───────────────────────────────────────────────────── フロントページの続き (72)発明者 常野 克己 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 中村 高秀 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 佐藤 久子 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 増田 弘生 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体基板上にＭＩＳトランジスタを有
   する半導体集積回路装置であって、前記ＭＩＳトランジ
   スタのソース領域とドレイン領域との間の半導体基板上
   部に、前記ソース領域およびドレイン領域から離間する
   ように、前記ソース領域およびドレイン領域中の不純物
   と同一導電形の不純物が含有された第１の半導体領域を
   設けたことを特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置にお
   いて、前記第１の半導体領域を、前記ソース領域とドレ
   イン領域との中央位置に設けたことを特徴とする半導体
   集積回路装置。
3. 【請求項３】 請求項１記載の半導体集積回路装置にお
   いて、前記第１の半導体領域を、前記ソース領域とドレ
   イン領域との中央位置からソース領域側に変位した位置
   に設けたことを特徴とする半導体集積回路装置。
4. 【請求項４】 請求項１、２または３記載の半導体集積
   回路装置において、前記ＭＩＳトランジスタがｎチャネ
   ル形のＭＩＳトランジスタであり、前記半導体領域がｎ
   形の半導体領域であることを特徴とする半導体集積回路
   装置。
5. 【請求項５】 半導体基板上にＭＩＳトランジスタを有
   する半導体集積回路装置であって、前記半導体基板にお
   いて、前記ＭＩＳトランジスタのゲート電極の下方に、
   前記ＭＩＳトランジスタのソース領域およびドレイン領
   域の不純物とは逆導電形の不純物がイオン注入によって
   導入された第２の半導体領域と、その第２の半導体領域
   を取り囲むように、前記ソース領域およびドレイン領域
   の低濃度領域とを設け、前記低濃度領域上のゲート絶縁
   膜の膜厚を、前記第２の半導体領域上のゲート絶縁膜の
   膜厚よりも厚くしたことを特徴とする半導体集積回路装
   置。
6. 【請求項６】 請求項１〜５のいずれか１項に記載の半
   導体集積回路装置であって、前記ＭＩＳトランジスタに
   よって構成された論理回路部を有するワンチップのマイ
   クロコンピュータであることを特徴とする半導体集積回
   路装置。
7. 【請求項７】 請求項１〜４のいずれか１項に記載の半
   導体集積回路装置の製造方法であって、以下の工程を有
   することを特徴とする半導体集積回路装置の製造方法。 （ａ）前記半導体基板上に前記ＭＩＳトランジスタのゲ
   ート電極を形成する工程。 （ｂ）前記ゲート電極が形成された半導体基板に所定導
   電形の不純物を導入する際に、前記ゲート電極の下方に
   も前記所定導電形の不純物が導入されるように、前記所
   定導電形の不純物を半導体基板の主面に対して斜め方向
   から導入する工程。 （ｃ）前記ゲート電極をマスクとして、前記所定導電形
   の不純物とは逆導電形の不純物を前記半導体基板に対し
   て導入することにより、前記ゲート電極の下方の一部に
   前記第１の半導体領域を形成する工程。 （ｄ）前記ゲート電極をマスクとして、前記所定導電形
   の不純物と同一導電形の不純物を半導体基板に導入する
   ことにより、前記ＭＩＳトランジスタのソース領域およ
   びドレイン領域を形成する工程。
8. 【請求項８】 請求項１〜４のいずれか１項に記載の半
   導体集積回路装置の製造方法であって、以下の工程を有
   することを特徴とする半導体集積回路装置の製造方法。 （ａ）前記ＭＩＳトランジスタのゲート電極を形成する
   前に、前記ソース領域およびドレイン領域の不純物の導
   電形と同一導電形の不純物を半導体基板の主面に対して
   垂直にイオン打ち込みした後、前記半導体基板に対して
   熱処理を施すことにより、前記半導体基板の上層部に前
   記第１の半導体領域用の半導体領域を形成する工程。 （ｂ）前記半導体基板上に前記ＭＩＳトランジスタのゲ
   ート電極を形成する工程。 （ｃ）前記ゲート電極をマスクとして、前記半導体層の
   不純物とは逆導電形の不純物を、前記半導体層の導電形
   が打ち消されるように半導体基板にイオン打ち込みする
   ことにより、前記ゲート電極下方の半導体基板に前記第
   １の半導体領域を形成する工程。 （ｄ）前記半導体基板に所定導電形の不純物を導入する
   ことにより、前記ソース領域およびドレイン領域を形成
   する工程。
9. 【請求項９】 請求項１〜４のいずれか１項に記載の半
   導体集積回路装置の製造方法であって、以下の工程を有
   することを特徴とする半導体集積回路装置の製造方法。 （ａ）前記半導体基板上において、前記ＭＩＳトランジ
   スタのゲート電極形成位置にパッド膜を介して耐酸化性
   膜のパターンを形成した後、前記半導体基板に対して酸
   化処理を施すことにより、前記耐酸化性膜のパターンの
   両側に厚い絶縁膜を形成する工程。 （ｂ）前記耐酸化性膜のパターンを除去した後、前記厚
   い絶縁膜に囲まれた領域にゲート絶縁膜を形成した後、
   そのゲート絶縁膜上に所定導電形の不純物を含有する導
   電膜からなるゲート電極のパターンを形成する工程。 （ｃ）前記半導体基板に対して熱処理を施し、前記ゲー
   ト電極のパターン中の不純物を前記第１の半導体基板に
   拡散することにより、前記半導体領域を形成する工程。 （ｄ）前記第１の半導体領域の形成後において、前記厚
   い絶縁膜を除去した後、前記ゲート電極のパターンをマ
   スクとして、前記半導体基板に前記半導体領域と同一導
   電形の不純物を導入することにより、前記ＭＩＳトラン
   ジスタのソース領域およびドレイン領域を形成する工
   程。
10. 【請求項１０】 請求項５記載の半導体集積回路装置の
    製造方法であって、以下の工程を有することを特徴とす
    る半導体集積回路装置の製造方法。 （ａ）前記半導体基板に対して所定導電形の不純物を導
    入することにより、前記ソース領域およびドレイン領域
    の低濃度領域形成用の半導体領域を形成する工程。 （ｂ）前記半導体基板上に前記第２の半導体領域の形成
    領域が露出するようなレジストパターンを形成した後、
    そのレジストパターンをマスクとして半導体基板に前記
    低濃度領域中の不純物とは逆導電形の不純物を導入する
    ことにより、前記第２の半導体領域を形成する工程。 （ｃ）前記第２の半導体領域および前記低濃度領域の形
    成された半導体基板に対して酸化処理を施すことによ
    り、前記半導体基板上にゲート絶縁膜を形成する工程。 （ｄ）前記ゲート絶縁膜形成後の半導体基板上に導体膜
    を堆積した後、その導体膜をパターニングすることによ
    り、ゲート電極を形成する工程。