JPH09246535A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 微細なＭＩＳトランジスタを有する半導体集
積回路装置において、容量の増大を招くことなく、ソー
ス領域およびドレイン領域間のリーク電流を抑制する。 【解決手段】 ｎチャネル形のＭＯＳ・ＦＥＴ４のソー
ス領域４ｓおよびドレイン領域４ｄの間において、ソー
ス領域４ｓ、ドレイン領域４ｄおよびチャネル領域４ｃ
から離間した位置に、ソース領域４ｓおよびドレイン領
域４ｄ間に流れるリーク電流を抑制するためのｐ形の半
導体領域５ａを設けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＭＩＳ（Metal In
sulator Semiconductor)トランジスタのソース・ドレイ
ン間のリーク電流抑制技術に適用して有効な技術に関す
るものである。

【０００２】

【従来の技術】ＭＩＳトランジスタの集積度および駆動
能力を向上させるには、ＭＩＳトランジスタの微細化が
有効であるため、近年は、その微細化が急速に進められ
ている。

【０００３】しかし、ＭＩＳトランジスタが微細化され
る一方で、電源電圧は一定であるため素子内部の電界強
度が増大する結果、短チャネル効果等のような素子特性
に悪影響を及ぼす種々の問題が発生している。

【０００４】この短チャネル効果は、チャネル長の縮小
に伴ってドレイン電圧の影響がゲート電極直下にも及ぶ
ことにより、半導体基板表面のポテンシャルが引き下げ
られ、しきい電圧の変動（低下）や実行チャネル長の減
少を招く等、種々の悪影響を及ぼす現象である。

【０００５】この短チャネル効果がさらに著しくなる
と、ドレイン電流をゲート電圧により制御できなくな
る、いわゆるパンチスルーが生じ、ソース・ドレイン間
のリーク電流が増大してしまう問題が生じる。このパン
チスルーは、例えばＤＲＡＭ（Dynamic Random Access
Memory）の転送ゲートにおいて、記憶保持の劣化を引き
起こす。

【０００６】このような問題を回避する技術としては、
例えばＭＩＳトランジスタのソース領域およびドレイン
領域のチャネル側端部に、ソース領域およびドレイン領
域に重なるように、チャネルの不純物と同一導電形の高
不純物濃度の半導体領域を設ける技術について開示され
ている。なお、このようなパンチスルー抑制技術につい
ては、例えば特開平５ー１３６４０４号公報に記載があ
る。

【０００７】

【発明が解決しようとする課題】しかし、ＭＩＳトラン
ジスタのソース領域およびドレイン領域のチャネル側端
部に重ねてリーク電流抑制用の半導体領域を設ける上記
技術においては、ソース・ドレイン間のリーク電流を抑
える効果はあるが、以下の問題があることを本発明者は
見出した。

【０００８】すなわち、上記技術の場合は、ソース領域
およびドレイン領域とリーク電流抑制用の半導体領域と
が重なるので、ソース領域およびドレイン領域とリーク
電流抑制用の半導体領域との間に形成される空乏層の幅
が狭くなる結果、拡散容量が増大し、素子動作速度の向
上が阻害される問題がある。

【０００９】本発明の目的は、微細なＭＩＳトランジス
タを有する半導体集積回路装置において、容量の増大を
招くことなく、ソース領域およびドレイン領域間のリー
ク電流を抑制することのできる技術を提供することにあ
る。

【００１０】また、本発明の他の目的は、微細で、高速
安定動作が可能なＭＩＳトランジスタを有する半導体集
積回路装置を実現することのできる技術を提供すること
にある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１３】本発明の半導体集積回路装置は、半導体基
板上に設けられたＭＩＳトランジスタのソース領域とド
レイン領域との間において、ソース領域、ドレイン領域
および半導体基板上部のチャネル領域から離間する位置
に、ソース領域とドレイン領域との間にリーク電流が流
れるのを防止するために、ソース領域およびドレイン領
域に導入された不純物とは逆導電形の不純物が導入され
た半導体領域を設けたものである。

【００１４】また、本発明の半導体集積回路装置は、前
記半導体領域を、前記ソース領域とドレイン領域との中
央位置に設けたものである。

【００１５】また、本発明の半導体集積回路装置は、前
記半導体領域を、前記ソース領域とドレイン領域との中
央位置からドレイン領域側に変位した位置に設けたもの
である。

【００１６】また、本発明の半導体集積回路装置の製造
方法は、前記半導体集積回路装置の製造工程において以
下の工程を有するものである。

【００１７】（ａ）半導体基板上にＭＩＳトランジスタ
のゲート電極を形成する工程。

【００１８】（ｂ）半導体基板に所定導電形の不純物を
導入することにより、ソース領域およびドレイン領域を
形成する工程。

【００１９】（ｃ）ソース領域の形成領域およびドレイ
ン領域の形成領域を露出させた後、それらの形成領域上
に、ゲート電極側に傾斜面を有するような導体膜からな
るソース電極およびドレイン電極を形成する工程。

【００２０】（ｄ）ＭＩＳトランジスタのソース領域と
ドレイン領域との間に半導体領域を形成するために、ゲ
ート電極、ソース電極およびドレイン電極をマスクとし
て、ソース領域およびドレイン領域の不純物の導電形と
は逆導電形の不純物を半導体基板の主面に対して斜め方
向からイオン打ち込みする工程。

【００２１】また、本発明の半導体集積回路装置の製造
方法は、前記半導体集積回路装置の製造工程において、
半導体領域の形成のための斜め方向からのイオン打ち込
み工程に際して、その打ち込み角度をチャネリングが生
じる角度に設定するものである。

【００２２】また、本発明の半導体集積回路装置の製造
方法は、前記半導体集積回路装置の製造工程において、
ソース領域およびドレイン領域を、ソース電極およびド
レイン電極からの不純物拡散によって形成するものであ
る。

【００２３】また、本発明の半導体集積回路装置の製造
方法は、前記半導体集積回路装置の製造工程において以
下の工程を有するものである。

【００２４】（ａ）ＭＩＳトランジスタのゲート電極を
形成する前に、ソース領域およびドレイン領域の不純物
の導電形とは逆導電形の不純物を半導体基板の主面に対
して垂直にイオン打ち込みした後、半導体基板に対して
熱処理を施すことにより、半導体基板の所定深さ位置に
前記半導体領域を形成するための半導体層を形成する工
程。

【００２５】（ｂ）半導体基板上にＭＩＳトランジスタ
のゲート電極を形成する工程。

【００２６】（ｃ）半導体層の不純物とは逆導電形の不
純物を、ゲート電極をマスクとして、半導体層の導電形
が打ち消されるように半導体基板にイオン打ち込みする
ことにより、ゲート電極下方の半導体基板に前記半導体
領域を形成する工程。

【００２７】（ｄ）半導体基板に所定導電形の不純物を
導入することにより、ソース領域およびドレイン領域を
形成する工程。

【００２８】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。

【００２９】（実施の形態１）図１は本発明の一実施の
形態である半導体集積回路装置の要部断面図、図２の
（ａ）はリーク電流抑制用の半導体領域を設けた場合に
おけるゲート長としきい電圧との関係を示すグラフ図、
図２の（ｂ）はリーク電流抑制用の半導体領域を設けな
い場合におけるゲート長としきい電圧との関係を示すグ
ラフ図、図３は半導体基板の深さ方向の不純物濃度分布
を示すグラフ図、図４〜図７は図１の半導体集積回路装
置の製造工程中における要部断面図、図８は図１の半導
体集積回路装置の適用例の説明図である。

【００３０】本実施の形態１の半導体集積回路装置を図
１〜図３によって説明する。

【００３１】半導体基板１は、例えばｐ^- 形のシリコン
（Ｓｉ）単結晶からなり、その不純物濃度は、例えば１
×１０¹⁵／ｃｍ³ 程度である。半導体基板１の上層には
ｐウエル２ｐが形成されている。ｐウエル２ｐには、例
えばｐ形不純物のホウ素が含有されており、その不純物
濃度は、例えば１×１０¹⁶〜１×１０¹⁷／ｃｍ³ 程度で
ある。

【００３２】また、半導体基板１の上部には、素子分離
用のフィールド絶縁膜３が選択的に形成されている。フ
ィールド絶縁膜３は、例えば二酸化シリコン（ＳｉＯ₂)
からなり、これに囲まれた素子形成領域には、例えばｎ
チャネル形のＭＯＳ・ＦＥＴ（Metal Oxide Semiconduc
tor Field Effect Transistor ；以下、ｎＭＯＳとい
う）４が形成されている。

【００３３】このｎＭＯＳ４は、半導体基板１の上部に
形成されたソース領域４ｓおよびドレイン領域４ｄと、
これらの間に形成されたチャネル領域４ｃと、半導体基
板１上に形成されたゲート絶縁膜４ｉと、その上に形成
されたゲート電極４ｇとを有している。

【００３４】ソース領域４ｓおよびドレイン領域４ｄ
は、チャネル領域４ｃ側に形成された低濃度領域４ｓ1,
４ｄ1 と、その外側に設けられた高濃度領域４ｓ2,４ｄ
2 とを有している。

【００３５】この低濃度領域４ｓ1,４ｄ1 および高濃度
領域４ｓ2,４ｄ2 には、共に、例えばｎ形不純物のリン
またはヒ素（Ａｓ）が含有されている。低濃度領域４ｓ
1,４ｄ1 の不純物濃度は、例えば１×１０¹⁸〜１×１０
¹⁹／ｃｍ³ 程度である。高濃度領域４ｓ2,４ｄ2 の不純
物濃度は、例えば１×１０²⁰〜１×１０²¹／ｃｍ³ 程度
である。この高濃度領域４ｓ2,４ｄ2 の深さ（ガウス分
布の中心）は、例えば0.１５μｍ程度である。

【００３６】ソース領域４ｓおよびドレイン領域４ｄ
は、それぞれソース電極４ｓｔおよびドレイン電極４ｄ
ｔと電気的に接続されている。このソース電極４ｓｔお
よびドレイン電極４ｄｔは、例えば低抵抗ポリシリコン
からなり、そのゲート電極側の側面には傾斜が形成され
ている。

【００３７】チャネル領域４ｃは、ソース領域４ｓおよ
びドレイン領域４ｄの間に設けられ、ソース領域４ｓお
よびドレイン領域４ｄ間に流れるキャリアの導電路であ
り、ゲート電極４ｇに所定の電圧を印加することで形成
される。なお、ゲート長（Ｌｇ）は、例えば0.２μｍ〜
0.４μｍ程度である。

【００３８】ゲート絶縁膜４ｉは、例えばＳｉＯ₂ から
なる。ゲート電極４ｇは、例えば低抵抗ポリシリコンか
らなる。ただし、ゲート電極４ｇの構造は低抵抗ポリシ
リコンの単層構造に限定されるものではなく種々変更可
能であり、例えばタングステンのみの単層ゲート構造と
しても良いし、例えば低抵抗ポリシリコン膜上にタング
ステンシリサイド膜を堆積してなるポリサイド構造とし
ても良い。

【００３９】ゲート電極４ｇの側面には、ＬＤＤ構造を
形成するためのサイドウォール４ｓｗが形成されてい
る。サイドウォール４ｓｗは、例えばＳｉＯ₂ からな
る。

【００４０】ところで、本実施の形態１においては、こ
のｎＭＯＳ４におけるチャネル領域４ｃの下方において
ソース領域４ｓおよびドレイン領域４ｄとは離間した位
置に、ソース領域４ｓおよびドレイン領域４ｄ間にリー
ク電流が流れるのを抑制するためのリーク電流抑制用の
半導体領域５が形成されている。

【００４１】この半導体領域５には、ソース領域４ｓお
よびドレイン領域４ｄの導電形とは逆導電形のｐ+ 形の
ホウ素が含有されており、その不純物濃度は、例えば１
×１０¹⁸〜１×１０¹⁹／ｃｍ³ 程度である。また、半導
体領域５の深さ（ガウス分布の中心）は、ソース領域４
ｓおよびドレイン領域４ｄの深さ（ガウス分布の中心）
とほぼ等しく、例えば0.１５μｍ程度である。

【００４２】このような半導体領域５を設けたことによ
り、ゲート長（Ｌｇ）が短くなっても、ソース領域４ｓ
およびドレイン領域４ｄ間のリーク電流を抑制すること
ができるので、そのリーク電流に起因するｎＭＯＳ４の
しきい電圧の変動を抑制することが可能となっている。

【００４３】このような半導体領域５を設けた場合（本
実施の形態）と、設けない場合とにおけるしきい電圧と
ゲート長との関係をそれぞれ図２（ａ),（ｂ）に示す。
本実施の形態では（同図（ａ））、しきい電圧がほぼ一
定である。これに対して、リーク電流抑制用の半導体領
域を設けない技術の場合は（同図（ｂ））、ゲート長が
短くなると、しきい電圧が極端に低くなるのが判る。

【００４４】また、リーク電流防止用の半導体領域５
を、ソース領域４ｓおよびドレイン領域４ｄから離間し
た位置に設けたことにより、ソース領域４ｓおよびドレ
イン領域４ｄとリーク電流防止用の半導体領域５との間
の空乏層の幅を広くすることができるので、拡散容量を
増やすことなく、ソース領域４ｓおよびドレイン領域４
ｄ間のリーク電流を抑制することが可能となっている。

【００４５】本実施の形態とリーク電流抑制用の半導体
領域をソース領域およびドレイン領域に重ねて設けた場
合とにおける拡散容量の違いを図３によって説明する。
同図中の実線が本実施の形態、二点鎖線がリーク電流抑
制用の半導体領域をソース領域等に重ねた場合である。
なお、実線および二点鎖線は半導体基板の同一位置にお
ける不純物分布を示している。

【００４６】二点鎖線の場合、空乏層の幅ｄ0 が狭い。
すなわち、拡散容量は空乏層の幅に反比例するので、拡
散容量が大きくなるのが判る。一方、実線（本実施の形
態）の場合、空乏層の幅ｄ1 が広いので、拡散容量が小
さくなるのが判る。

【００４７】このようなｎＭＯＳ４、ソース電極４ｓｔ
およびドレイン電極４ｄｔは、図１に示すように、例え
ばＢＰＳＧ（Boro Phospho Silicate Glass)等からなる
層間絶縁膜６ａによって被覆されている。層間絶縁膜６
ａの上面は、平坦化されている。

【００４８】層間絶縁膜６ａ上には、例えばアルミニウ
ム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金またはタングステン
等からなる第１層配線７ａが形成されている。第１層配
線７ａは、層間絶縁膜６ａの所定位置に穿孔された接続
孔８ａを通じてソース電極４ｓｔおよびドレイン電極４
ｄｔと電気的に接続されている。

【００４９】また、層間絶縁膜６ａ上には、例えばＳｉ
Ｏ₂ からなる層間絶縁膜６ｂが堆積されており、これに
よって第１層配線７ａが被覆されている。この層間絶縁
膜６ｂの上面には、例えばＡｌ−Ｓｉ−Ｃｕ合金または
タングステン等からなる第２層配線７ｂが形成されてい
る。また、この層間絶縁膜６ｂ上には、例えばＳｉＯ₂
からなる表面保護膜９が堆積されており、これによって
第２層配線７ｂが被覆されている。

【００５０】次に、本実施の形態１の半導体集積回路装
置の製造方法を図４〜図７によって説明する。

【００５１】まず、図４に示すように、ｐ^- 形の半導体
基板１のｎＭＯＳ形成領域にｐ形不純物のホウ素をイオ
ン注入法等によって導入することにより、ｐウエル２ｐ
を形成する。

【００５２】この際の不純物のドーズ量は、例えば１×
１０¹³／ｃｍ² 程度であり、打ち込みエネルギーは、例
えば６０ｋｅＶ程度である。また、ｐウエル２ｐ形成時
の熱処理温度は、例えば１２００℃程度、処理時間は、
例えば３時間程度である。

【００５３】続いて、半導体基板１の素子分離領域に、
例えばＳｉＯ₂ からなるフィールド絶縁膜３をＬＯＣＯ
Ｓ（Local Oxidation of Silicon）法等によって選択的
に形成した後、半導体基板１上において、フィールド絶
縁膜３, ３に囲まれた素子形成領域にゲート絶縁膜４ｉ
を熱酸化法等によって形成する。

【００５４】その後、半導体基板１上に、例えば低抵抗
ポリシリコンからなる導体膜をＣＶＤ法等によって形成
した後、この導体膜をフォトリソグラフィ技術およびド
ライエッチング法等によってパターニングすることによ
り、ゲート絶縁膜４ｉ上にゲート電極４ｇを形成する。

【００５５】次いで、このゲート電極４ｇをマスクとし
て、ｎＭＯＳ形成領域に、ソース領域およびドレイン領
域の低濃度領域４ｓ1,４ｄ1 を形成するために、例えば
ｎ形不純物のリンまたはＡｓをイオン注入法等によって
導入する。この際の不純物のドーズ量は、例えば１×１
０¹³／ｃｍ² 程度であり、打ち込みエネルギーは、例え
ば４０ｋｅＶ程度である。

【００５６】続いて、半導体基板１上に、例えばＳｉＯ
₂ からなる絶縁膜をＣＶＤ法等によって堆積した後、そ
の絶縁膜をドライエッチング法等によってエッチバック
することにより、図５に示すように、ゲート電極４ｇの
側壁にサイドウォール４ｓｗを形成する。

【００５７】その後、このゲート電極４ｇおよびサイド
ウォール４ｓｗをマスクとして、ｎＭＯＳ形成領域に、
ソース領域およびドレイン領域の高濃度領域４ｓ2,４ｄ
2 を形成するために、例えばｎ形不純物のリンまたはＡ
ｓをイオン注入法等によって導入する。この際の不純物
のドーズ量は、例えば１×１０¹⁵／ｃｍ² 程度であり、
打ち込みエネルギーは、例えば５０ｋｅＶ程度である。

【００５８】次いで、図６に示すように、ソース領域４
ｓおよびドレイン領域４ｄ上の絶縁膜を除去した後、そ
のソース領域４ｓおよびドレイン領域４ｄ上に、例えば
膜厚１００ｎｍ程度の低抵抗ポリシリコンからなるソー
ス電極４ｓｔおよびドレイン電極４ｄｔをエピタキシャ
ル成長法等によって形成する。

【００５９】この際、ソース電極４ｓｔおよびドレイン
電極４ｄｔの側面に傾斜が形成されるようにする。ま
た、このエピタキシャル成長時における条件は、例えば
次のとおりである。すなわち、処理温度は、例えば７５
０℃〜８５０℃程度、処理時間は、例えば１分〜５分程
度、処理ガスは、例えばジクロルシラン（ＳｉＨ₂ Ｃｌ
₂)ガスである。

【００６０】続いて、図７に示すように、半導体基板１
にリーク電流抑制用の半導体領域５を形成するために、
ゲート電極４ｇ、サイドウォール４ｓｗ、ソース電極４
ｓｔおよびドレイン電極４ｄｔをマスクとして、半導体
基板１に対して斜め方向からｐ形不純物のホウ素をイオ
ン注入法等によって導入する。この際の不純物のドーズ
量は、例えば１×１０¹³／ｃｍ² 程度であり、打ち込み
エネルギーは、例えば１００ＫｅＶ程度である。

【００６１】このようにして、リーク電流抑制用の半導
体領域５を、半導体基板１のソース領域４ｓおよびドレ
イン領域４ｄの中央位置に自己整合的に形成する。

【００６２】これにより、その半導体領域５の形成位置
および寸法等を高精度にすることが可能となるので、ｎ
ＭＯＳ４の他の構成部に悪影響を及ぼさないように設計
に近い状態でリーク電流防止用の半導体領域５を形成す
ることが可能となる。すなわち、ｎＭＯＳ４の他の特性
を劣化させることなく、そのリーク電流を抑制すること
が可能となる。

【００６３】また、ソース電極４ｓｔおよびドレイン電
極４ｄｔの側面が傾斜しているので、不純物の打ち込み
がし易い。さらに、半導体領域５は、ソース領域４ｓお
よびドレイン領域４ｄの中央に形成すれば良いので、そ
の位置設定が容易であり、その形成制御も容易である。

【００６４】また、この際のイオン注入時に、半導体基
板１においてチャネリングが生じるようにイオン注入角
度を設定しても良い。このようにすることにより、半導
体領域５を深い位置に広い領域で形成することができ
る。これにより、ｎＭＯＳ４のソース領域４ｓおよびド
レイン領域４ｄ間におけるリーク電流の抑制能力を向上
させることが可能となる。

【００６５】半導体基板１にチャネリングを生じさせる
には、例えば次のようにすれば良い。すなわち、例えば
半導体基板１の主面が（１００）面の場合は、その半導
体基板１の主面に対する不純物イオンの打ち込み角度
を、例えば４５度程度に設定すれば良い。

【００６６】以降は、ＭＯＳ・ＦＥＴの通常のプロセス
に従って半導体集積回路装置を製造する。

【００６７】すなわち、図１に示したように、半導体基
板１上に、例えばＢＰＳＧ等からなる層間絶縁膜６ａを
ＣＶＤ法等によって堆積した後、その上面をリフロ法ま
たはエッチバック法等によって平坦にする。

【００６８】続いて、その層間絶縁膜６ａの所定位置に
ソース領域４ｓおよびドレイン領域４ｄの一部が露出す
るような接続孔８ａをフォトリソグラフィ技術およびド
ライエッチング技術によって穿孔する。

【００６９】その後、半導体基板１上に、例えばＡｌ−
Ｓｉ−Ｃｕ合金からなる導体膜をスパッタリング法等に
よって堆積した後、その導体膜をフォトリソグラフィ技
術およびドライエッチング技術によってパターニングす
ることにより第１層配線７ａを形成する。

【００７０】次いで、層間絶縁膜６ａ上に、例えばＳｉ
Ｏ₂ からなる層間絶縁膜６ｂをＣＶＤ法等によって堆積
することにより、第１層配線７ａを被覆した後、その層
間絶縁膜６ｂ上の所定位置に接続孔を穿孔する。

【００７１】続いて、半導体基板１上に、例えばＡｌ−
Ｓｉ−Ｃｕ合金からなる導体膜をスパッタリング法等に
よって堆積した後、その導体膜をフォトリソグラフィ技
術およびドライエッチング技術によってパターニングす
ることにより第２層配線７ｂを形成する。

【００７２】その後、層間絶縁膜６ｂ上に、例えばＳｉ
Ｏ₂ からなる表面保護膜９をＣＶＤ法等によって堆積す
ることにより、第２層配線７ｂを被覆する。

【００７３】次に、以上のようなｎＭＯＳ４を有する半
導体集積回路装置の適用例であるワンチップのマイクロ
コンピュータ（以下、単にワンチップマイコンという）
を図８に示す。

【００７４】ワンチップマイコン１０は、１つの半導体
チップ内に、ＣＰＵ（Cemtral Processor Unit）を中心
として、メモリＭと、割込みコントローラＩＮＴＣ（In
terrupt Controller）と、入出力ポートＩ／Ｏと、タイ
マＴと、アナログ・デジタル変換器Ａ／Ｄ等のような各
種の周辺回路等を有している。

【００７５】ＣＰＵは、演算処理を行う主回路である。
メモリＭは、プログラムを記憶する回路であり、比較的
大容量のＤＲＡＭまたはフラッシュメモリ（ＥＥＰＲＯ
Ｍ；Electrically Erasable Programmabl Read Only Me
mory）等が使用されている。

【００７６】割込みコントローラＩＮＴＣは、プログラ
ムの実行途中で他のプログラムを実行する回路である。
入出力ポートＩ／Ｏは、外部の周辺機器との接続を行
い、データの読み込みおよび演算結果等の外部への伝達
等を行う回路である。

【００７７】タイマＴは、各動作の同期を取るためのタ
イミング信号を発生したり、時間経過を測定したりする
ための回路である。アナログ・デジタル変換器Ａ／Ｄ
は、アナログ信号とデジタル信号との変換を行う回路で
ある。

【００７８】以上、本実施の形態１によれば、以下の効
果を得ることが可能となる。

【００７９】(1).ｎＭＯＳ４のソース領域４ｓおよびド
レイン領域４ｄとの中央位置にリーク電流抑制用の半導
体領域５ａを設けたことにより、ゲート長（Ｌｇ）が縮
小されても、ソース領域４ｓおよびドレイン領域４ｄ間
のリーク電流を抑制することができるので、そのリーク
電流に起因するｎＭＯＳ４のしきい電圧の変動を抑制す
ることが可能となる。したがって、微細なｎＭＯＳ４の
動作安定性を向上させることが可能となる。

【００８０】(2).リーク電流抑制用の半導体領域５ａを
ｎＭＯＳ４のソース領域４ｓおよびドレイン領域４ｄか
ら離間した位置に設けたことにより、ソース領域４ｓお
よびドレイン領域４ｄとリーク電流抑制用の半導体領域
５ａとの間の空乏層の幅を広くすることができるので、
拡散容量を増やすことなく、ソース領域４ｓおよびドレ
イン領域４ｄ間のリーク電流を抑制することが可能とな
る。すなわち、微細で、高速安定動作が可能なｎＭＯＳ
４を有する半導体集積回路装置を実現することが可能と
なる。

【００８１】(3).リーク電流抑制用の半導体領域５ａを
ｎＭＯＳ４のソース領域４ｓおよびドレイン領域４ｄの
中央位置に設けたことにより、基板バイアス電圧を印加
した際のしきい電圧の制御性を良好にすることが可能と
なる。したがって、微細なｎＭＯＳ４の動作信頼性を向
上させることが可能となる。

【００８２】(4).リーク電流抑制用の半導体領域５ａを
ｎＭＯＳ４のソース領域４ｓおよびドレイン領域４ｄの
中央位置に設けたことにより、リーク電流抑制用の半導
体領域５ａの形成を容易にすることが可能となる。

【００８３】(5).リーク電流抑制用の半導体領域５ａを
イオン打ち込みによって形成する際に、その半導体領域
５ａの形成用の不純物イオンを、ゲート電極４ｇ側の側
面が傾斜するソース電極４ｓｔおよびドレイン電極４ｄ
ｔをマスクとして、半導体基板１の主面に対して斜め方
向から打ち込み、その半導体領域５ａを自己整合的に形
成することにより、その半導体領域５ａの形成位置およ
び寸法等を高精度にすることが可能となる。このため、
リーク電流抑制用の半導体領域５ａをｎＭＯＳ４の他の
構成部に悪影響を及ぼさないように設計に近い状態で形
成することができる。すなわち、ｎＭＯＳ４の他の特性
を劣化させることなく、そのリーク電流を抑制すること
が可能となる。したがって、微細なｎＭＯＳ４の動作信
頼性を向上させることが可能となる。

【００８４】(6).リーク電流抑制用の半導体領域５ａの
形成のための斜め方向からのイオン打ち込み工程に際し
て、その打ち込み角度をチャネリングが生じる角度に設
定することにより、リーク電流抑制用の半導体領域５ａ
を半導体基板１の深い位置に広い範囲で形成することが
可能となる。これにより、微細なｎＭＯＳ４のソース領
域４ｓおよびドレイン領域４ｄ間のリーク電流の抑制能
力を向上させることが可能となる。

【００８５】（実施の形態２）図９は本発明の他の実施
の形態である半導体集積回路装置の要部断面図である。

【００８６】本実施の形態２においては、図９に示すよ
うに、リーク電流抑制用の半導体領域５ａが、ソース領
域４ｓおよびドレイン領域４ｄの中央位置からドレイン
領域４ｄ側に変位した位置に設けられている。

【００８７】これは、基板バイアス効果を考慮した配置
である。基板バイアス効果とは、ｎＭＯＳにおいて、基
板バイアス電圧を下げると、しきい電圧が上がり、短チ
ャネル効果が改善される現象である。

【００８８】ここで、半導体領域５の配置の仕方によっ
ては、チャネル領域４ｃの下の電位が増大し、基板バイ
アス電圧を上げたのと等価となり、しきい電圧が下が
り、短チャネル効果が悪化する場合があるが、本実施の
形態２の場合は、そのようなチャネル領域４ｃ下の電位
増大を招かないので、その電位増大に起因するしきい電
圧の低下を抑えることができ、短チャネル効果を抑制す
ることができる。

【００８９】このように、本実施の形態２によれば、前
記実施の形態１で得られた(1),(2),(5),(6) の他に、以
下の効果を得ることが可能となる。

【００９０】すなわち、リーク電流抑制用の半導体領域
５を設けたことに起因してチャネル領域４ｃ下の電位が
増大することもないので、その電位増大に起因するしき
い電圧の低下を抑えることができ、短チャネル効果を抑
制することができる。したがって、微細なｎＭＯＳ４の
動作信頼性を向上させることが可能となる。

【００９１】（実施の形態３）図１０は本発明の他の実
施の形態である半導体集積回路装置の要部断面図であ
る。

【００９２】本実施の形態３においては、本発明をＣＭ
ＯＳ（Complementary MOS ・ＦＥＴ）回路に適用した場
合について図１０によって説明する。なお、ｎＭＯＳ４
については、前記実施の形態１と同じなので説明を省略
する。

【００９３】半導体基板１の上層において、フィールド
絶縁膜３に囲まれたｐチャネル形のＭＯＳ・ＦＥＴ（以
下、単にｐＭＯＳという）形成領域には、ｎウエル２ｎ
が形成されている。

【００９４】このｎウエル２の不純物濃度は、例えば１
×１０¹⁶〜１×１０¹⁷／ｃｍ³ 程度である。また、ｎウ
エル２の形成時のドーズ量、イオン打ち込みエネルギー
および熱処理条件は、前記実施の形態１のｐウエル２ｐ
と同じである。

【００９５】このｎウエル２ｎ上には、ｐＭＯＳ１１が
形成されている。このｐＭＯＳ１１は、半導体基板１の
上部に形成されたソース領域１１ｓおよびドレイン領域
１１ｄと、これらの間に形成されたチャネル領域１１ｃ
と、半導体基板１上に形成されたゲート絶縁膜１１ｉ
と、その上に形成されたゲート電極１１ｇとを有してい
る。

【００９６】ソース領域１１ｓおよびドレイン領域１１
ｄは、チャネル領域１１ｃ側に形成された低濃度領域１
１ｓ1,１１ｄ1 と、その外側に設けられた高濃度領域１
１ｓ2,１１ｄ2 とを有している。

【００９７】この低濃度領域１１ｓ1,１１ｄ1 および高
濃度領域１１ｓ2,１１ｄ2 には、共に、例えばｐ形不純
物のホウ素が導入されている。低濃度領域１１ｓ1,１１
ｄ1の不純物濃度は、例えば１×１０¹⁸〜１×１０¹⁹／
ｃｍ³ 程度である。

【００９８】高濃度領域１１ｓ2,１１ｄ2 の不純物濃度
は、例えば１×１０²¹／ｃｍ³ 程度であり、その深さ
（ガウス分布の中心）は、例えば0.１５μｍ程度であ
る。これら低濃度領域１１ｓ1,１１ｄ2 および高濃度領
域１１ｓ2,１１ｄ2 の形成時におけるドーズ量および打
ち込みエネルギーは、前記実施の形態１のｎＭＯＳ４の
低濃度領域４ｓ1,４ｄ2 および高濃度領域４ｓ2,４ｄ2
と同じである。

【００９９】ソース領域１１ｓおよびドレイン領域１１
ｄは、それぞれソース電極１１ｓｔおよびドレイン電極
１１ｄｔと電気的に接続されている。このソース電極１
１ｓｔおよびドレイン電極１１ｄｔは、例えば低抵抗ポ
リシリコンからなり、そのゲート電極側の側面には傾斜
が形成されている。

【０１００】チャネル領域１１ｃは、ソース領域１１ｓ
およびドレイン領域１１ｄの間に設けられ、ソース領域
１１ｓおよびドレイン領域１１ｄ間に流れるキャリアの
導電路であり、ゲート電極１１ｇに所定の電圧を印加す
ることで形成される。なお、ゲート長は、例えば0.２μ
ｍ〜0.４μｍ程度である。

【０１０１】ゲート絶縁膜１１ｉは、例えばＳｉＯ₂ か
らなる。ゲート電極１１ｇは、例えば低抵抗ポリシリコ
ンからなる。ただし、ゲート電極１１ｇの構造は低抵抗
ポリシリコンの単層構造に限定されるものではなく種々
変更可能であり、例えばタングステンのみの単層ゲート
構造としても良いし、例えば低抵抗ポリシリコン膜上に
タングステンシリサイド膜を堆積してなるポリサイド構
造としても良い。

【０１０２】ゲート電極１１ｇの側面には、ＬＤＤ構造
を形成するためのサイドウォール１１ｓｗが形成されて
いる。サイドウォール１１ｓｗは、例えばＳｉＯ₂ から
なる。

【０１０３】ところで、本実施の形態３においては、こ
のｐＭＯＳ１１におけるチャネル領域１１ｃの下方にお
いてソース領域１１ｓおよびドレイン領域１１ｄとは離
間した位置に、ソース領域１１ｓおよびドレイン領域１
１ｄ間にリーク電流が流れるのを抑制するためのリーク
電流抑制用の半導体領域５ｂが形成されている。

【０１０４】この半導体領域５ｂには、ソース領域１１
ｓおよびドレイン領域１１ｄの導電形とは逆導電形のｎ
+ 形不純物であるリンまたはＡｓ等が含有されており、
その不純物濃度は、例えば１×１０¹⁸〜１×１０¹⁹／ｃ
ｍ³ 程度である。また、半導体領域５ｂの深さ（ガウス
分布の中心）は、ソース領域１１ｓおよびドレイン領域
１１ｄの深さ（ガウス分布の中心）とほぼ等しく、例え
ば0.１５μｍ程度である。

【０１０５】このような半導体領域５ｂを設けたことに
より、ゲート長（Ｌｇ）が縮小されても、ソース領域１
１ｓおよびドレイン領域１１ｄ間のリーク電流を抑制す
ることができるので、そのリーク電流に起因するｐＭＯ
Ｓ１１のしきい電圧の変動を抑制することが可能となっ
ている。

【０１０６】また、リーク電流防止用の半導体領域５ｂ
をソース領域１１ｓおよびドレイン領域１１ｄから離間
した位置に設けたことにより、ソース領域１１ｓおよび
ドレイン領域１１ｄとリーク電流防止用の半導体領域５
ｂとの間の空乏層の幅を広くすることができるので、拡
散容量を増やすことなく、ソース領域１１ｓおよびドレ
イン領域１１ｄ間のリーク電流を抑制することが可能と
なっている。

【０１０７】このように、本実施の形態３においては、
微細なｎＭＯＳ４およびｐＭＯＳ１１によって構成され
るＣＭＯＳ回路の高速安定動作を実現することが可能と
なる。

【０１０８】（実施の形態４）図１１〜図１４は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。

【０１０９】本実施の形態４においては、前記した半導
体集積回路装置の他の製造方法例を図１１〜図１４によ
って説明する。

【０１１０】まず、図１１に示すように、ｐ^- 形の半導
体基板１のｎＭＯＳ形成領域にｐ形不純物のホウ素をイ
オン注入法等によって導入することによりｐウエル２ｐ
を形成する。この際の不純物のドーズ量および打ち込み
エネルギーは前記実施の形態１と同じである。

【０１１１】続いて、半導体基板１の素子分離領域に、
例えばＳｉＯ₂ からなるフィールド絶縁膜３をＬＯＣＯ
Ｓ法等によって選択的に形成した後、半導体基板１上に
おいて、フィールド絶縁膜３に囲まれた素子形成領域に
ゲート絶縁膜４ｉを熱酸化法等によって形成する。

【０１１２】その後、半導体基板１上に、例えば低抵抗
ポリシリコンからなる導体膜をＣＶＤ法等によって形成
した後、この導体膜をフォトリソグラフィ技術およびド
ライエッチング法等によってパターニングすることによ
り、ゲート絶縁膜４ｉ上にゲート電極４ｇを形成する。

【０１１３】次いで、このゲート電極４ｇをマスクとし
て、ｎＭＯＳ形成領域に、ソース領域およびドレイン領
域の低濃度領域４ｓ1,４ｄ1 を形成するために、例えば
ｎ形不純物のリンまたはＡｓをイオン注入法等によって
導入する。

【０１１４】続いて、半導体基板１上に、例えばＳｉＯ
₂ からなる絶縁膜をＣＶＤ法等によって堆積した後、そ
の絶縁膜をドライエッチング法等によってエッチバック
することにより、図１２に示すように、ゲート電極４ｇ
の側壁にサイドウォール４ｓｗを形成する。

【０１１５】その後、ソース領域およびドレイン領域上
の絶縁膜を除去した後、そのソース領域およびドレイン
領域上に、例えば膜厚１００ｎｍ程度の低抵抗ポリシリ
コンからなるソース電極４ｓｔおよびドレイン電極４ｄ
ｔをエピタキシャル成長法等によって形成する。このソ
ース電極４ｓｔおよびドレイン電極４ｄｔには、例えば
ｎ形不純物のリンまたはＡｓが含有されている。

【０１１６】この際、ソース電極４ｓｔおよびドレイン
電極４ｄｔの側面に傾斜が形成されるようにする。ま
た、このエピタキシャル成長時における条件は、例えば
以下の通りである。すなわち、処理温度は、例えば７５
０度〜８５０度、処理時間は、例えば１分〜５分程度、
処理ガスは、例えばＳｉＨ₂ Ｃｌ₂ ガスである。

【０１１７】次いで、半導体基板１に対して熱処理を施
し、ソース電極４ｓｔおよびドレイン電極４ｄｔ中の不
純物を半導体基板１に拡散させることにより、図１３に
示すように、ｎＭＯＳ４のソース領域４ｓおよびドレイ
ン領域４ｄの高濃度領域４ｓ2,４ｄ2 を形成する。

【０１１８】続いて、図１４に示すように、半導体基板
１にリーク電流抑制用の半導体領域５ａを形成するため
に、ゲート電極４ｇ、サイドウォール４ｓｗ、ソース電
極４ｓｔおよびドレイン電極４ｄｔをマスクとして、半
導体基板１に対して斜め方向からｐ形不純物のホウ素を
イオン注入法等によって導入する。

【０１１９】このようにして、半導体基板１のソース領
域４ｓおよびドレイン領域４ｄの中央位置に、チャネル
領域４ｃ、ソース領域４ｓおよびドレイン領域４ｄとは
離間するように、リーク電流抑制用の半導体領域５ａを
自己整合的に形成する。なお、この際の不純物のドーズ
量は、例えば１×１０¹³／ｃｍ² 程度であり、打ち込み
エネルギーは、例えば１００ＫｅＶ程度である。

【０１２０】また、この際のイオン注入時に、半導体基
板１においてチャネリングが生じるようにイオン注入角
度を設定しても良い。このようにすることにより、半導
体領域５ａを深い位置に広い領域で形成することができ
るようになっている。これにより、ｎＭＯＳ４のソース
領域４ｓおよびドレイン領域４ｄ間におけるリーク電流
の抑制能力を向上させることが可能となっている。

【０１２１】半導体基板１にチャネリングを生じさせる
には、前記実施の形態１と同様、例えば半導体基板１の
主面が（１００）面の場合は、その半導体基板１の主面
に対する不純物イオンの打ち込み角度を、例えば４５度
程度に設定すれば良い。

【０１２２】この後の工程において熱処理が多い場合、
リーク電流抑制用の半導体領域５ａを形成した後に、上
記したソース電極４ｓｔおよびドレイン領域４ｄｔをエ
ッチング処理によって除去しても良い。これにより、そ
の後の熱処理によりソース電極４ｓｔおよびドレイン電
極４ｄｔから半導体基板１側に不純物が拡散してしまう
のを防止することができる。

【０１２３】以降の工程については、前記実施の形態１
と同様なので説明を省略する。

【０１２４】本実施の形態４においては、前記実施の形
態１で得られた効果の他に以下の効果を得ることが可能
となる。

【０１２５】すなわち、ｎＭＯＳ４のソース領域４ｓお
よびドレイン領域４ｄの高濃度領域４ｓ2,４ｄ2 を、ソ
ース電極４ｓｔおよびドレイン電極４ｄｔからの不純物
拡散によって形成することにより、その高濃度領域４ｓ
2,４ｄ2 の接続深さを浅くすることができるので、ｎＭ
ＯＳ４の寸法を縮小することが可能となる。

【０１２６】（実施の形態５）図１５〜図１８は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。

【０１２７】本実施の形態５においては、前記した半導
体集積回路装置の他の製造方法例を図１５〜図１８によ
って説明する。

【０１２８】まず、ｐ^- 形の半導体基板１のｎＭＯＳ形
成領域にｐ形不純物のホウ素をイオン注入法等によって
導入することにより、ｐウエル２ｐを形成する。この際
の不純物のドーズ量は、例えば５×１０¹²／ｃｍ² 程度
であり、打ち込みエネルギーは、例えば２００ＫｅＶ程
度である。

【０１２９】続いて、半導体基板１の素子分離領域に、
例えばＳｉＯ₂ からなるフィールド絶縁膜３をＬＯＣＯ
Ｓ法等によって選択的に形成した後、リーク電流抑制用
の半導体領域５ａを形成するために、半導体基板１に対
して、例えばｐ形不純物のホウ素をイオン注入法等によ
って導入する。この際の不純物のドーズ量は、例えば１
×１０¹³／ｃｍ² 程度であり、打ち込みエネルギーは、
例えば１００ＫｅＶ程度である。この際、前記実施の形
態１と同様に、チャネリングが生じるような条件でイオ
ン注入を行っても良い。

【０１３０】その後、図１６に示すように、半導体基板
１上において、フィールド絶縁膜３に囲まれた素子形成
領域にゲート絶縁膜４ｉを熱酸化法等によって形成す
る。

【０１３１】次いで、半導体基板１上に、例えば低抵抗
ポリシリコンからなる導体膜をＣＶＤ法等によって形成
した後、この導体膜をフォトリソグラフィ技術およびド
ライエッチング法等によってパターニングすることによ
りゲート絶縁膜４ｉ上にゲート電極４ｇを形成する。

【０１３２】続いて、このゲート電極４ｇをマスクとし
て、ｎＭＯＳ形成領域に、例えばｎ形不純物のリンまた
はＡｓをイオン注入法等によって導入する。この際の不
純物のドーズ量は、例えば１×１０¹³／ｃｍ² 程度であ
り、打ち込みエネルギーは、例えば１００ＫｅＶ程度で
ある。

【０１３３】この際、ゲート電極４ｇの両側にある半導
体領域５ａの導電形を打ち消すように、ｎ形不純物を導
入することにより分離領域１２を形成する。これによ
り、チャネル領域４ｃの下方にリーク電流抑制用の半導
体領域５ａが残るようにする。

【０１３４】その後、低濃度領域を形成するために、例
えばｎ形不純物のリンまたはＡｓをイオン注入法等によ
って導入し、図１７に示すように低濃度領域４ｓ1,４ｄ
1 を形成する。

【０１３５】その後、半導体基板１上に、例えばＳｉＯ
₂ からなる絶縁膜をＣＶＤ法等によって堆積した後、そ
の絶縁膜をドライエッチング法等によってエッチバック
することにより、図１７に示すように、ゲート電極４ｇ
の側壁にサイドウォール４ｓｗを形成する。

【０１３６】次いで、このゲート電極４ｇおよびサイド
ウォール４ｓｗをマスクとして、ｎＭＯＳ形成領域に、
ソース領域４ｓ2 およびドレイン領域４ｄ2 を形成する
ために、例えばｎ形不純物のリンまたはＡｓをイオン注
入法等によって導入する。この際の不純物のドーズ量
は、例えば１×１０¹⁵／ｃｍ² 程度であり、打ち込みエ
ネルギーは、例えば６０ＫｅＶ程度である。

【０１３７】次いで、図１８に示すように、半導体基板
１上に、例えばＢＰＳＧ等からなる層間絶縁膜６ａをＣ
ＶＤ法等によって堆積した後、その層間絶縁膜６ａ上面
をリフロ法またはエッチバック法等によって平坦にす
る。

【０１３８】続いて、この層間絶縁膜６ａの所定位置に
ソース領域４ｓおよびドレイン領域４ｄの一部が露出す
るような接続孔８ａをフォトリソグラフィ技術およびド
ライエッチング技術によって穿孔する。

【０１３９】その後、半導体基板１上に、例えばＡｌ−
Ｓｉ−Ｃｕ合金からなる導体膜をスパッタリング法等に
よって堆積した後、その導体膜をフォトリソグラフィ技
術およびドライエッチング技術によってパターニングす
ることにより第１層配線７ａを形成する。

【０１４０】以降は、前記実施の形態１と同様に、ＭＯ
Ｓ・ＦＥＴの通常のプロセスに従って半導体集積回路装
置を製造する。

【０１４１】このように、本実施の形態５によれば、前
記実施の形態１で得られた効果(1)〜(4) の他に、比較
的簡単にリーク電流抑制用の半導体領域５ａを形成する
ことが可能となるという効果が得られる。

【０１４２】（実施の形態６）図１９〜図２２は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。

【０１４３】本実施の形態６においては、前記した半導
体集積回路装置の他の製造方法例を図１９〜図２２によ
って説明する。

【０１４４】まず、図１９に示すように、ｐ^- 形の半導
体基板１のｎＭＯＳ形成領域にｐ形不純物のホウ素をイ
オン注入法等によって導入することにより、ｐウエル２
ｐを形成する。この際のｐウエル２ｐの形成時における
ドーズ量、打ち込みエネルギーおよび熱処理条件は、前
記実施の形態１と同じである。

【０１４５】続いて、半導体基板１の素子分離領域に、
例えばＳｉＯ₂ からなるフィールド絶縁膜３をＬＯＣＯ
Ｓ法等によって選択的に形成した後、フィールド絶縁膜
３に囲まれた半導体基板１上にゲート絶縁膜４ｉを熱酸
化法等によって形成する。

【０１４６】その後、半導体基板１上に、チャネル領域
４ｃ上が露出するようなフォトレジストパターン１３ａ
をフォトリソグラフィ技術によって形成した後、リーク
電流抑制用の半導体領域５ａを形成するために、そのフ
ォトレジストパターン１３ａをマスクとして、例えばｐ
形不純物のホウ素をイオン注入法等によって導入する。

【０１４７】次いで、図２０に示すように、フォトレジ
ストパターン１３ａをそのまま残した状態で、半導体基
板１上に、例えば低抵抗ポリシリコンからなる導体膜１
４をＣＶＤ法等によって堆積する。

【０１４８】続いて、そのフォトレジストパターン１３
ａを除去する。このようにすると、フォトレジストパタ
ーン１３ａ上の導体膜１４はフォトレジストパターン１
３ａと一緒に除去され、ゲート絶縁膜４ｉ上の導体膜１
４のみが残るようになる。このようにして、図２１に示
すように、導体膜からなるゲート電極４ｇを形成する。

【０１４９】その後、図２２に示すように、このゲート
電極４ｇをマスクとして、ｎＭＯＳ形成領域に、ソース
領域４ｓおよびドレイン領域４ｄの低濃度領域４ｓ1,４
ｄ1を形成するために、例えばｎ形不純物のリンまたは
Ａｓをイオン注入法等によって導入する。

【０１５０】次いで、半導体基板１上に、例えばＳｉＯ
₂ からなる絶縁膜をＣＶＤ法等によって堆積した後、そ
の絶縁膜をドライエッチング法等によってエッチバック
することにより、ゲート電極４ｇの側壁にサイドウォー
ル４ｓｗを形成する。

【０１５１】続いて、そのゲート電極４ｇおよびサイド
ウォール４ｓｗをマスクとして、例えばｎ形不純物のリ
ンまたはＡｓをイオン注入法等によって導入することに
より、ｎＭＯＳ４のソース領域４ｓおよびドレイン領域
４ｄの高濃度領域４ｓ2,４ｄ2 を形成する。

【０１５２】次いで、半導体基板１上に、例えばＢＰＳ
Ｇ等からなる層間絶縁膜６ａをＣＶＤ法等によって堆積
した後、その層間絶縁膜６ａの上面をリフロ法またはエ
ッチバック法等によって平坦にする。

【０１５３】続いて、この層間絶縁膜６ａの所定位置に
ソース領域４ｓおよびドレイン領域４ｄの一部が露出す
るような接続孔８ａをフォトリソグラフィ技術およびド
ライエッチング技術によって穿孔する。

【０１５４】その後、半導体基板１上に、例えばＡｌ−
Ｓｉ−Ｃｕ合金からなる導体膜をスパッタリング法等に
よって堆積した後、その導体膜をフォトリソグラフィ技
術およびドライエッチング技術によってパターニングす
ることにより第１層配線７ａを形成する。

【０１５５】以降は、前記実施の形態１と同様に、ＭＯ
Ｓ・ＦＥＴの通常のプロセスに従って半導体集積回路装
置を製造する。

【０１５６】このように、本実施の形態６によれば、以
下の効果を得ることが可能となる。

【０１５７】(1).リーク電流抑制用の半導体領域５ａを
形成するためのフォトレジストパターン１３ａを用いて
ゲート電極４ｇをリフトオフで形成することにより、ゲ
ート電極をパターニングするためのフォトリソグラフィ
工程が不要となるので、半導体集積回路装置の製造工程
を少なくでき、その製造時間を短縮することが可能とな
る。

【０１５８】(2). リーク電流抑制用の半導体領域５ａ
を形成するためのフォトレジストパターン１３ａを用い
てゲート電極４ｇをリフトオフで形成することにより、
ゲート電極４ｇの形成位置合わせ精度を向上させること
ができるので、ｎＭＯＳ４の特性を向上させることが可
能となる。

【０１５９】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１〜６に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【０１６０】例えばリーク電流抑制用の半導体領域は、
ソース領域およびドレイン領域の中央またはドレイン側
に限定されるものではなく、図２３に示すように、ソー
ス領域４ｓ側に変位した位置に設けても良い。

【０１６１】また、前記実施の形態１等では、リーク電
流抑制用の半導体領域を深い位置に形成するのに半導体
基板でチャネリングが生じるようにしたが、これに限定
されるものではなく、例えばリーク電流抑制用の半導体
領域を形成する際に、不純物イオンを低エネルギーで打
ち込む処理と、高エネルギーで打ち込む処理とを行うこ
とで、その半導体領域５を深い位置に形成するようにし
ても良い。

【０１６２】また、リーク電流抑制用の半導体領域を形
成するための不純物導入処理は、イオン注入法に限定さ
れるものではなく、例えばリーク電流抑制用の半導体領
域形成用の不純物を、フォーカスイオンビームを用いて
半導体基板に導入しても良い。この場合、イオン注入時
のマスク形成のためのフォトリソグラフィ工程が不要と
なるので、半導体集積回路装置の製造工程を低減でき、
半導体集積回路装置の製造時間を短縮することが可能と
なる。

【０１６３】また、前記実施の形態１〜６では、リーク
電流抑制用の半導体領域を形成する際に、ｐ形不純物ま
たはｎ形不純物のみを導入して形成した場合について説
明したが、これに限定されるものではなく、例えばリー
ク電流抑制用の半導体領域を形成するためのｐ形不純物
またはｎ形不純物と一緒にゲルマニウム（Ｇｅ）を導入
しても良い。

【０１６４】これは、Ｇｅにはデバイス特性に影響を与
えることなく不純物の拡散を防止する性質があるため、
Ｇｅを一緒に導入することで、リーク電流抑制用の半導
体領域中の不純物が特定の箇所以外に拡散するのを防止
できる。このため、リーク電流抑制用の半導体領域を設
けたことで素子特性が劣化するようなこともない。

【０１６５】また、リーク電流抑制領域を半導体領域で
形成した場合について説明したが、これに限定されるも
のではなく、例えばリーク電流抑制領域をＳｉＯ₂ や窒
化シリコン等のような絶縁領域で形成しても良い。この
ＳｉＯ₂ の領域を形成するには、半導体基板に酸素イオ
ンを打ち込み熱処理を施せば良い。また、窒化シリコン
の領域を形成するには、半導体基板に窒素イオンを打ち
込み熱処理を施せば良い。

【０１６６】また、前記実施の形態１〜４においては、
ソース電極およびドレイン電極を低抵抗ポリシリコンの
みで形成した場合について説明したが、これに限定され
るものではなく、例えばソース電極およびドレイン電極
を構成する低抵抗ポリシリコンの上層部にシリサイド層
を設けても良い。これにより、ソース領域およびドレイ
ン領域の抵抗を下げることができるので、半導体集積回
路装置の動作速度を向上させることが可能となる。

【０１６７】また、前記実施の形態５，６では、ＭＯＳ
・ＦＥＴのソース領域およびドレイン領域を半導体領域
のみで形成した場合について説明したが、これに限定さ
れるものではなく、例えばソース領域およびドレイン領
域の上層部にシリサイド層を設けても良い。これによ
り、ソース領域およびドレイン領域の抵抗を下げること
ができるので、半導体集積回路装置の動作速度を向上さ
せることが可能となる。

【０１６８】また、前記実施の形態４では、エピタキシ
ャル成長によって形成されたソース電極およびドレイン
電極から不純物を熱拡散した場合について説明したが、
例えばＣＶＤ法で形成された低抵抗ポリシリコンからな
るソース電極およびドレイン電極を設け、そこから不純
物を半導体基板に熱拡散するようにしていも良い。

【０１６９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるワンチ
ップマイコンに適用した場合について説明したが、それ
に限定されるものではなく種々適用可能であり、例えば
マイクロプロセッサ、ＤＲＡＭ、ＳＲＡＭ（Staic RAM)
またはフラッシュメモリ（ＥＥＰＲＯＭ）等に適用でき
る。本発明は、少なくともＭＯＳ・ＦＥＴ構造を有する
半導体集積回路装置に適用できる。

【０１７０】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【０１７１】(1).本発明の半導体集積回路装置によれ
ば、リーク電流抑制用の半導体領域をＭＩＳトランジス
タのソース領域およびドレイン領域とは離間した位置に
設けたことにより、ソース領域およびドレイン領域とリ
ーク電流抑制用の半導体領域との間の空乏層の幅を広く
することができるので、拡散容量を増やすことなく、ソ
ース領域およびドレイン領域間のリーク電流を抑制する
ことが可能となる。すなわち、微細で、高速安定動作が
可能なＭＩＳトランジスタを有する半導体集積回路装置
を実現することが可能となる。

【０１７２】(2).本発明の半導体集積回路装置によれ
ば、リーク電流抑制用の半導体領域をＭＩＳトランジス
タのソース領域およびドレイン領域の中央位置に設けた
ことにより、拡散容量を増やすことなく、ソース領域お
よびドレイン領域間のリーク電流を抑制することができ
る上、基板バイアス電圧を印加した際のしきい電圧の制
御性を良好にすることが可能となる。したがって、微細
なＭＩＳトランジスタの動作信頼性を向上させることが
可能となる。

【０１７３】(3). 本発明の半導体集積回路装置によれ
ば、リーク電流抑制用の半導体領域をＭＩＳトランジス
タのソース領域およびドレイン領域の中央位置に設けた
ことにより、リーク電流抑制用の半導体領域の形成を容
易にすることが可能となる。

【０１７４】(4). 本発明の半導体集積回路装置によれ
ば、リーク電流抑制用の半導体領域をＭＩＳトランジス
タのドレイン領域側に変位した位置に設けたことによ
り、拡散容量を増やすことなく、ソース領域およびドレ
イン領域間のリーク電流を抑制することができる上、基
板バイアス効果を損なうことも無い。したがって、微細
なＭＩＳトランジスタの動作信頼性を向上させることが
可能となる。

【０１７５】(5). 本発明の半導体集積回路装置の製造
方法によれば、リーク電流抑制用の半導体領域をイオン
打ち込みによって形成する際に、その半導体領域を形成
するための不純物イオンを、ゲート電極側の側面に傾斜
を有するソース電極およびドレイン電極をマスクとし
て、半導体基板の主面に対して斜め方向から打ち込み、
その半導体領域を自己整合的に形成することにより、そ
の半導体領域の形成位置および寸法等を高精度にするこ
とが可能となる。このため、ＭＩＳトランジスタの他の
構成部に悪影響を及ぼさないように設計に近い状態でリ
ーク電流抑制用の半導体領域を形成することができ、そ
の半導体領域の目的とする効果を良好に発揮させること
が可能となる。したがって、微細なＭＩＳトランジスタ
の動作信頼性を向上させることが可能となる。

【０１７６】(6). 本発明の半導体集積回路装置の製造
方法によれば、半導体領域の形成のための斜め方向から
のイオン打ち込み工程に際して、その打ち込み角度をチ
ャネリングが生じる角度に設定することにより、リーク
電流抑制用の半導体領域を半導体基板の深い位置に広範
囲に形成することが可能となる。これにより、微細なＭ
ＯＳ・ＦＥＴのソース領域およびドレイン領域間におけ
るリーク電流の抑制能力を向上させることが可能とな
る。

【０１７７】(7). 本発明の半導体集積回路装置の製造
方法によれば、ＭＩＳトランジスタのソース領域および
ドレイン領域を、ソース電極およびドレイン電極からの
不純物拡散によって形成することにより、ソース領域お
よびドレイン領域の接続深さを浅くすることができるの
で、ＭＩＳトランジスタの寸法を縮小することが可能と
なる。

【０１７８】(8).本発明の半導体集積回路装置の製造方
法によれば、半導体基板の所定深さ位置にリーク電流抑
制用の半導体層を形成した後、ゲート電極をマスクとし
てその半導体層とは逆導電形の不純物を打ち込むことに
より、ゲート電極の両側位置における半導体層を打ち消
し、チャネル下方にリーク電流抑制用の半導体領域を形
成することにより、比較的簡単にリーク電流抑制用の半
導体領域を形成することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の要部断面図である。

【図２】（ａ）はリーク電流抑制用の半導体領域を設け
た場合におけるゲート長としきい電圧との関係を示すグ
ラフ図であり、（ｂ）はリーク電流抑制用の半導体領域
を設けない場合におけるゲート長としきい電圧との関係
を示すグラフ図である。

【図３】半導体基板の深さ方向の不純物濃度分布を示す
グラフ図である。

【図４】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図５】図１の半導体集積回路装置の図４に続く製造工
程中における要部断面図である。

【図６】図１の半導体集積回路装置の図５に続く製造工
程中における要部断面図である。

【図７】図１の半導体集積回路装置の図６に続く製造工
程中における要部断面図である。

【図８】図１の半導体集積回路装置の適用例の説明図で
ある。

【図９】本発明の他の実施の形態である半導体集積回路
装置の要部断面図である。

【図１０】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。

【図１１】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。

【図１２】本発明の他の実施の形態である半導体集積回
路装置の図１１に続く製造工程中における要部断面図で
ある。

【図１３】本発明の他の実施の形態である半導体集積回
路装置の図１２に続く製造工程中における要部断面図で
ある。

【図１４】本発明の他の実施の形態である半導体集積回
路装置の図１３に続く製造工程中における要部断面図で
ある。

【図１５】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。

【図１６】本発明の他の実施の形態である半導体集積回
路装置の図１５に続く製造工程中における要部断面図で
ある。

【図１７】本発明の他の実施の形態である半導体集積回
路装置の図１６に続く製造工程中における要部断面図で
ある。

【図１８】本発明の他の実施の形態である半導体集積回
路装置の図１７に続く製造工程中における要部断面図で
ある。

【図１９】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。

【図２０】本発明の他の実施の形態である半導体集積回
路装置の図１９に続く製造工程中における要部断面図で
ある。

【図２１】本発明の他の実施の形態である半導体集積回
路装置の図２０に続く製造工程中における要部断面図で
ある。

【図２２】本発明の他の実施の形態である半導体集積回
路装置の図２１に続く製造工程中における要部断面図で
ある。

【図２３】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。

【符号の説明】

１ 半導体基板 ２ｐ ｐウエル ２ｎ ｎウエル ３ フィールド絶縁膜 ４ ｎチャネル形のＭＯＳ・ＦＥＴ ４ｃ チャネル領域 ４ｓ ソース領域 ４ｓ1 低濃度領域 ４ｓ2 高濃度領域 ４ｓｔ ソース電極 ４ｄ ドレイン領域 ４ｄ1 低濃度領域 ４ｄ2 高濃度領域 ４ｄｔ ドレイン電極 ４ｉ ゲート絶縁膜 ４ｇ ゲート電極 ４ｓｗ サイドウォール ５ａ, ５ｂ 半導体領域 ６ａ, ６ｂ 層間絶縁膜 ７ａ 第１層配線 ７ｂ 第２層配線 ８ａ 接続孔 ９ 表面保護膜 １０ ワンチップのマイクロコンピュータ １１ ｐチャネル形のＭＯＳ・ＦＥＴ １１ｃ チャネル領域 １１ｓ ソース領域 １１ｓ1 低濃度領域 １１ｓ2 高濃度領域 １１ｓｔ ソース電極 １１ｄ ドレイン領域 １１ｄ1 低濃度領域 １１ｄ2 高濃度領域 １１ｄｔ ドレイン電極 １１ｉ ゲート絶縁膜 １１ｇ ゲート電極 １１ｓｗ サイドウォール １２ 分離領域 １３ａ フォトレジストパターン

───────────────────────────────────────────────────── フロントページの続き (72)発明者 常野 克己 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 中村 高秀 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 佐藤 久子 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 増田 弘生 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体基板上にＭＩＳトランジスタを有
   する半導体集積回路装置であって、前記ＭＩＳトランジ
   スタのソース領域とドレイン領域との間において、前記
   ソース領域、ドレイン領域および半導体基板上部のチャ
   ネル領域から離間する位置に、前記ソース領域とドレイ
   ン領域との間にリーク電流が流れるのを抑制するため
   に、前記ソース領域およびドレイン領域に導入された不
   純物とは逆導電形の不純物が導入された半導体領域を設
   けたことを特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置にお
   いて、前記半導体領域を、前記ソース領域とドレイン領
   域との中央位置に設けたことを特徴とする半導体集積回
   路装置。
3. 【請求項３】 請求項１記載の半導体集積回路装置にお
   いて、前記半導体領域を、前記ソース領域とドレイン領
   域との中央位置からドレイン領域側に変位した位置に設
   けたことを特徴とする半導体集積回路装置。
4. 【請求項４】 請求項１、２または３記載の半導体集積
   回路装置において、前記ＭＩＳトランジスタがｎチャネ
   ル形のＭＩＳトランジスタであり、前記半導体領域がｐ
   形の半導体領域であることを特徴とする半導体集積回路
   装置。
5. 【請求項５】 半導体基板上にＭＩＳトランジスタを有
   する半導体集積回路装置であって、前記ＭＩＳトランジ
   スタのソース領域とドレイン領域との間において、前記
   ソース領域、ドレイン領域および半導体基板上部のチャ
   ネル領域から離間する位置に、前記ソース領域とドレイ
   ン領域との間にリーク電流が流れるのを抑制するため
   に、絶縁領域を設けたことを特徴とする半導体集積回路
   装置。
6. 【請求項６】 請求項１〜５のいずれか１項に記載の半
   導体集積回路装置であって、前記ＭＩＳトランジスタに
   よって構成された論理回路部を有するワンチップのマイ
   クロコンピュータであることを特徴とする半導体集積回
   路装置。
7. 【請求項７】 請求項１〜４のいずれか１項に記載の半
   導体集積回路装置の製造方法であって、（ａ）前記半導
   体基板上に前記ＭＩＳトランジスタのゲート電極を形成
   する工程と、（ｂ）前記半導体基板に所定導電形の不純
   物を導入することにより、前記ソース領域およびドレイ
   ン領域を形成する工程と、（ｃ）前記ソース領域の形成
   領域およびドレイン領域の形成領域を露出させた後、そ
   れらの形成領域上に、前記ゲート電極側に傾斜面を有す
   るような導体膜からなるソース電極およびドレイン電極
   を形成する工程と、（ｄ）前記ＭＩＳトランジスタのソ
   ース領域とドレイン領域との間に前記半導体領域を形成
   するために、前記ゲート電極、ソース電極およびドレイ
   ン電極をマスクとして、前記ソース領域およびドレイン
   領域の不純物の導電形とは逆導電形の不純物を半導体基
   板の主面に対して斜め方向からイオン打ち込みする工程
   とを有することを特徴とする半導体集積回路装置の製造
   方法。
8. 【請求項８】 請求項７記載の半導体集積回路装置の製
   造方法において、前記半導体領域の形成のための斜め方
   向からのイオン打ち込み工程に際して、その打ち込み角
   度をチャネリングが生じる角度に設定することを特徴と
   する半導体集積回路装置の製造方法。
9. 【請求項９】 請求項７または８記載の半導体集積回路
   装置の製造方法において、前記ソース領域およびドレイ
   ン領域を、前記ソース電極およびドレイン電極からの不
   純物拡散によって形成することを特徴とする半導体集積
   回路装置の製造方法。
10. 【請求項１０】 請求項１〜４のいずれか１項に記載の
    半導体集積回路装置の製造方法であって、（ａ）前記Ｍ
    ＩＳトランジスタのゲート電極を形成する前に、前記ソ
    ース領域およびドレイン領域の不純物の導電形とは逆導
    電形の不純物を半導体基板の主面に対して垂直にイオン
    打ち込みした後、前記半導体基板に対して熱処理を施す
    ことにより、前記半導体基板の所定深さ位置に前記半導
    体領域を形成するための半導体層を形成する工程と、
    （ｂ）前記半導体基板上に前記ＭＩＳトランジスタのゲ
    ート電極を形成する工程と、（ｃ）前記半導体層の不純
    物とは逆導電形の不純物を、前記ゲート電極をマスクと
    して、前記半導体層の導電形が打ち消されるように半導
    体基板にイオン打ち込みすることにより、前記ゲート電
    極下方の半導体基板に前記半導体領域を形成する工程
    と、（ｄ）前記半導体基板に所定導電形の不純物を導入
    することにより、前記ソース領域およびドレイン領域を
    形成する工程とを有することを特徴とする半導体集積回
    路装置の製造方法。