JPH0918145A - セラミック多層基板 - Google Patents

セラミック多層基板

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Publication number
JPH0918145A
JPH0918145A JP7163453A JP16345395A JPH0918145A JP H0918145 A JPH0918145 A JP H0918145A JP 7163453 A JP7163453 A JP 7163453A JP 16345395 A JP16345395 A JP 16345395A JP H0918145 A JPH0918145 A JP H0918145A
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JP
Japan
Prior art keywords
ceramic multilayer
multilayer substrate
electrode terminal
main circuit
circuit board
Prior art date
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Pending
Application number
JP7163453A
Other languages
English (en)
Inventor
Shigetoshi Segawa
茂俊 瀬川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
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Publication of JPH0918145A publication Critical patent/JPH0918145A/ja
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    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
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    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
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    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
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    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Combinations Of Printed Boards (AREA)

Abstract

(57)【要約】 【目的】 半導体チップを搭載したセラミック多層基板
を、メイン回路基板に接続した場合に、線膨張係数の差
から、前記セラミック多層基板の電極端子付近に生じる
クラックをなくす。 【構成】 セラミック多層基板１に形成した電極端子３
のさらに上層には、電極端子３の外周部を被覆し、その
径小な内側を部分的に露出するような最外層を設ける。
電極端子３の外周部をセラミック多層基板１自体で補強
する構造とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＢＧＡ（ボールグリッ
ドアレイ）やＬＧＡ（ランドグリッドアレイ）方式で実
装を行う、半導体実装用のセラミック多層基板に関する
ものであり、特に半導体を搭載した前記基板と、メイン
回路基板との接続構造を改善するものである。
【０００２】
【従来の技術】近年、電子機器の小型化及び回路のデジ
タル化に伴い、高密度な回路基板が要求されてきてい
る。ＩＣのピン数の増加に伴い、半導体モジュールの形
態は、ＱＦＰに代わって、ＢＧＡやＬＧＡタイプが主流
となりつつある。
【０００３】図３は従来の半導体モジュールの断面図を
示すものであり、セラミック多層基板１の表面には、半
導体チップ２を搭載しており、その裏面にはメイン回路
基板４との接続に用いる、ＢＧＡ，ＬＧＡ用の電極３端
子を形成している。またメイン回路基板４にも電極端子
３に対向して電極端子５を形成してあり、セラミック多
層基板１とメイン回路基板４とは、半田６を介して接続
している。
【０００４】
【発明が解決しようとする課題】しかしながら上記従来
の半導体実装モジュールにおいては、樹脂製のメイン回
路基板４と、セラミック多層基板１との熱膨張係数が異
なるため次のような問題があった。すなわちヒートサイ
クル試験（例えば−５５℃〜＋１２５℃）を行うと、そ
の応力により、樹脂製のメイン回路基板４に比べ強度の
弱いセラミック多層基板１には、電極端子３の外周端付
近からその内部にわたってクラック７が入ってしまう。
【０００５】そこで本発明は、セラミック基板に形成す
る電極端子の構造を改善することにより、上述のような
クラックの発生を防止することを目的とする。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明のセラミック多層基板は、表面に半導体素子
が実装され、裏面が半田電極を介してメイン回路基板に
接続されるセラミック多層基板において、前記メイン回
路基板との接続のために電極端子を形成したさらにその
上層に、前記電極端子の径小な部分を残して被覆する最
外層を形成したことを特徴とするものである。
【０００７】
【作用】上記構成によれば、セラミック多層基板に形成
する電極端子を、その外周部を被覆することによって、
メイン回路基板との間で熱膨張係数の差から生じる応力
は分散する。このためセラミック多層基板と電極端子と
の接続強度は高まり、クラックの発生を防止できる。
【０００８】
【実施例】以下、本発明のセラミック多層基板の実施例
について、図面を参照しながら説明する。図１は本発明
の一実施例における半導体モジュールの断面図であり、
図２はセラミック多層基板の平面図を示している。
【０００９】本実施例のセラミック多層基板１は、グリ
ーンシート積層体の表面に、メイン回路基板４との接続
に用いる電極端子３を形成した後、さらにその上面に、
電極端子３に対向する位置に、前記電極端子３に比べ径
小な貫通孔を形成したグリーンシートを積層する。
【００１０】そしてこの積層体を脱バインダーし焼成す
ると、外周が被覆されその径小な内部が部分的に露出し
た電極端子３を形成することができる。
【００１１】
【発明の効果】以上の様に本発明のセラミック多層基板
は、電極端子の外周端をさらに最外層により被覆してい
る。このため熱膨張係数の差により、セラミック多層基
板から電極端子を引き離そうとする応力が働いても、電
極端子の端部を把持し補強しているので、クラックなど
は発生せず、信頼性の高い半導体モジュールを提供する
ことができる。
【図面の簡単な説明】
【図１】本発明の一実施例におけるセラミック多層基板
を使用した半導体モジュールの断面図
【図２】同基板の平面図
【図３】従来のセラミック多層基板を使用した半導体モ
ジュールの断面図
【符号の説明】
１ セラミック多層基板 ２ 半導体チップ ３，５ 電極端子 ４ メイン回路基板 ６ 半田 ７ クラック

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】表面に半導体素子が実装され、裏面が半田
    電極を介してメイン回路基板に接続されるセラミック多
    層基板において、前記メイン回路基板との接続のために
    電極端子を形成したさらにその上層に、前記電極端子の
    径小な部分を残して被覆する最外層を形成したことを特
    徴とするセラミック多層基板。
JP7163453A 1995-06-29 1995-06-29 セラミック多層基板 Pending JPH0918145A (ja)

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Application Number Priority Date Filing Date Title
JP7163453A JPH0918145A (ja) 1995-06-29 1995-06-29 セラミック多層基板

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JP7163453A JPH0918145A (ja) 1995-06-29 1995-06-29 セラミック多層基板

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JPH0918145A true JPH0918145A (ja) 1997-01-17

Family

ID=15774179

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JP7163453A Pending JPH0918145A (ja) 1995-06-29 1995-06-29 セラミック多層基板

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JP (1) JPH0918145A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7323770B2 (en) 2001-02-06 2008-01-29 Renesas Technology Corp. Hybrid integrated circuit device, and method for fabricating the same, and electronic device
JP2009246300A (ja) * 2008-03-31 2009-10-22 Tdk Corp 表面実装部品およびその製造方法ならびに実装方法

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